JPH07154253A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JPH07154253A JP6229085A JP22908594A JPH07154253A JP H07154253 A JPH07154253 A JP H07154253A JP 6229085 A JP6229085 A JP 6229085A JP 22908594 A JP22908594 A JP 22908594A JP H07154253 A JPH07154253 A JP H07154253A
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accumulator
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的はＰＬＬによって生じる信号の
特に少しのジッタを得ることができる、ディジタルＰＬ
Ｌで使用される周波数シンセサイザを提供することであ
る。 【構成】 本発明はプログラマブル分周器に供給される
ディジタルデータの最有効ビット、アキュムレータがオ
ーバーフローするときに１つのユニットで分周ランクを
増加するためにプログラマブル分周器を用いて共同する
アキュムレータに供給された少なくとも有効なビット、
ディジタルデータによってプログラマブルされた分周器
に高速クロック信号を供給する発振器を含む同期信号を
供給し、増加する遅延をもつ同期信号のｎ位相を生成す
る生成器と、増加する適切な値のｎレンジを有するアキ
ュムレータの内容を比較する手段と、構成されるアキュ
ムレータの内容の範囲内のレンジのランクに対応するラ
ンクの位相を同期信号として選択する手段とを含む周波
数シンセサイザである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は位相同期ループ（ＰＬ
Ｌ）に関し、特に電圧制御発振器としてディジタル型Ｐ
ＬＬにおいて周波数シンセサイザに関する。
【０００２】
【従来の技術】図１は一般的なＰＬＬの構成を示す図で
ある。ＰＬＬは周波数ＮＦをＮ分周器１２に供給する電
圧制御発振器（ＶＣＯ）１０を含む。位相比較器１４に
は分周器１２からの出力周波数Ｆと基準周波数Ｆref が
入力される。位相比較器１４はフィルタ１６へ位相エラ
ー信号ｅを供給し、フィルタ１６の出力ｃは電圧制御発
振器１０を制御する。信号Ｆの位相と周波数は基準信号
Ｆref に同期される。共通な提案において、テレビの水
平走査を例とすると、走査周波数Ｆはほぼ１５ｋＨｚで
あり、周波数ＮＦはほぼ１２ＭＨｚ（Ｎ＝７６８）であ
り、かつフィルタ１６はカットオフ周波数が数百ヘルツ
である低域フィルタである。実際に、傾向はディジタル
回路の形式でＰＬＬの全構成を実現するためである。
【０００３】これは、ＭＯＳ型又はＣＭＯＳ型の技術で
標準なブロックを使用することを可能にすることによる
所定の動作を簡易化し、プログラムされた構成を与え、
そして集積するために困難である高い値のコンデンサの
使用を避けられる。
【０００４】図２はフィルタ１６がディジタルフィルタ
であり、かつディジタル補正信号Ｃを供給するディジタ
ルＶＣＯ１０の構成を示す図である。制御発振器のディ
ジタル等価が周波数シンセサイザである。通常、信号Ｎ
Ｆを発生するために、信号ＮＦの周波数より高い周波数
を有するクロック信号Ｆｈはプログラマブル分周器１０
−１によって分周される。分周器１０−１にはプログラ
マされた情報としてディジタル補正信号Ｃが供給され
る。同期周波数ＮＦに関してより高い周波数Ｆｈはこの
同期周波数の
【０００５】テレビ水平走査システムにおいて、信号Ｎ
Ｆはほぼ１２ＭＨｚである。共通技術をもって得られる
ことができる高周波数Ｆｈは１００〜３００ＭＨｚの範
囲内である。周波数Ｆｈは特に定常である。高い定周波
数を得るための方法のひとつは、実際に補助アナログＰ
ＬＬである周波数を使用することである。アナログＰＬ
Ｌはプログラマブル分周器１０−１に、かつ分周器１０
−３に周波数Ｆｈを供給する制御発振器１０−２を含
む。位相比較器１０−４には分周器１０−３の出力とク
ォーツ発振器１０−５の出力が供給される。比較器１０
−４の出力ｅ２は制御発振器１０−２に補正信号ｃ２を
供給するフィルタ１０−６に供給される。
【０００６】前述した周波数多重ＰＬＬは特に高い周波
数で動作する。言い換えれば、ＰＬＬの構成に対して必
要とされるコンデンサ、特にフィルタ１０−６のコンデ
ンサは小さいサイズと積分可能なコンデンサである。ク
ロック周波数Ｆｈは分周器１０−３の分周比によって多
重化された発振器１０−５の周波数に等しい。発振器１
０−５は、通常必要でないが全く集積化されない。事
実、この発振器の信号はディジタルＰＬＬを含む集積回
路で大変頻繁に利用できる任意のクロック信号になる。
所望の周波数Ｆｈは分周器１０−３の分周比を適切に選
択することによって得られる。
【０００７】もし良い分解を有する周波数ＮＦを得るこ
とを望むならば分周器１０−１の分周比Ｋは高くなけれ
ばらず、又は代わりに周波数Ｆｈは周波数ＮＦよりかな
り高くしなければならない。しかし、周波数Ｆｈは実際
問題として数百ＭＨｚに限定されており、例えばテレビ
水平走査ＰＬＬでのほぼ１２ＭＨｚの信号ＮＦを得るた
めに１８，１９内に含まれる小さな分周比の使用に関係
するように選択される２２０ＭＨｚに限定される。
【０００８】図３は非整数である数によって高い周波数
Ｆｈを分周することによる通常のディジタル周波数シン
セサイザを示す図である。プログラムされたデータＣは
データＣのいくらか高い重量ビットに対応して、データ
Ｃの低い重量ビットを保持することに対応して端数の部
分Ｆｒａｃ（Ｃ）の中に、そして整数部分のＩｎｔ
（Ｃ）＝Ｋに分割される。整数部分Ｋは加算器２０の第
１の入力に供給される。加算器２０は整数部分Ｋ、及び
第２の加算器２４によって供給される伝送ビット値の和
を通常のプログラマブル分周器２２に供給する。分周器
２２にはＫによって（又はＫに対する比によって）高い
周波数Ｆｈを分周することによって同期されるために信
号ＮＦが供給される。
【０００９】データＣの端数の部分Ｆｒａｃ（Ｃ）は加
算器２４の第１の入力に供給される。レジスタ２５には
加算器２４の出力が供給され、レジスタ２５の内容Ａは
加算器２４の第２の入力に供給される。レジスタ２５は
信号ＮＦの比で動作される。加算器２４とレジスタ２５
は参照番号２６で示すいわゆる「アキュムレータ」を構
成する。
【００１０】はじめに、アキュムレータ２６（レジスタ
２５の内容Ａ）が“０”である。レジスタ２５には信号
ＮＦの比で内容Ａと端数の部分Ｆｒａｃ（Ｃ）の和が供
給される。連続の端数の部分の和が分周比Ｋの１つのユ
ニットに対応する値に達するとオーバーフローできるよ
うにアキュムレータ２６は設計されている。アキュムレ
ータがオーバーフローされる時、プログラマブル分周器
に供給される値Ｋは信号ＮＦの１つのサイクル中で１増
加する。
【００１１】このような構成を用いて、高い周波数Ｆｈ
は時々Ｋによって分周され、時々Ｋ＋１によって分周さ
れ、時の数の間での比率で周波数ＦｈはＫ＋１によって
分周され、時の数でデータＣの端数の部分と等しくＫに
よって分周される。そして、同期信号ＮＦの平均周波数
は所定の端数の数によって分周された周波数Ｆｈに等し
い。
【００１２】ディジタルＰＬＬで図３のシンセサイザの
使用はＰＬＬによって生じる信号Ｆの周波数にとって良
い精度を供給し、信号Ｆ、信号ＮＦ、分周器１２による
高い数（テレビの水平走査の例ではほぼ７６８）によっ
て分周された周波数エラーを得られる。
【００１３】
【発明が解決しようとする課題】しかし、ＰＬＬによっ
て生じる周波数Ｆには高い周波数Ｆｈの期間に等しいジ
ッタが現れる。いくつかの提案において、例えばテレビ
の水平走査でこのジッタは最大２２０ＭＨｚの周波数Ｆ
ｈを有する走査上で見ることはできない。逆に、ＰＬＬ
が高い走査周波数を有するモニタで使用されるならばジ
ッタは見える。
【００１４】次に、本発明の目的はＰＬＬによって生じ
る信号の特に少しのジッタを得ることができる、ディジ
タルＰＬＬで使用される周波数シンセサイザを提供する
ことである。
【００１５】この目的を達成するために、本発明は図３
に示すようなアキュムレータを含むシンセサイザを使用
する。クロック周波数Ｆｈから、ｎ信号は信号ＮＦの位
相として参照し同期される信号ＮＦの周波数に生じる。
位相はｎによって分周されるクロック信号Ｆｈのほぼ期
間中によって連続する１つに関して遅延される。アキュ
ムレータから内容Ａが供給されるｎウィンドウを含む比
較器は出力信号ＮＦとしてアキュムレータの内容を含む
ウィンドウのランクに対応するランクする位相を出力信
号ＮＦとして選択する。
【００１６】
【課題を解決するための手段及び作用】本発明はプログ
ラマブル分周器に供給されるディジタルデータの最有効
ビット、アキュムレータがオーバーフローするときに１
つのユニットで分周ランクを増加するためにプログラマ
ブル分周器を用いて共同するアキュムレータに供給され
た少なくとも有効なビット、ディジタルデータによって
プログラマブルされた分周器に高速クロック信号を供給
する発振器を含む同期信号を供給する周波数シンセサイ
ザである。本発明のシンセサイザは増加する遅延をもつ
同期信号のｎ位相を生成する生成器と、増加する適切な
値のｎレンジを有するアキュムレータの内容を比較する
手段と、構成されるアキュムレータの内容の範囲内のレ
ンジのランクに対応するランクの位相を同期信号として
選択する手段とを含む。
【００１７】本発明に係る実施例としてのシンセサイザ
は同じ周波数を有するクロック位相の加算数ｎを供給
し、各クロック位相から得られる同期信号の位相、クロ
ック期間の１／ｎによる連続に対して１遅延させる発振
器を含む。
【００１８】本発明に係る実施例として、プログラマブ
ル分周器が同期信号の初期位相を供給するので１つのク
ロック位相がプログラマブル分周器に供給され、同期信
号の他の位相は各々残りのクロック位相をもつ同期信号
の初期位相を同期することによって得られ、同期信号の
１位相は前記比較手段によって制御されるマルチプレク
サを介して同期信号として選択される。
【００１９】本発明に係る実施例として、同期信号の位
相はプログラマブル分周器の直後に直列に接続され、ク
ロック位相によってインターリーブモードで割り込みが
なされるフリップフロップを介して得られる。
【００２０】本発明に係る実施例として、ランクｉのフ
リップフロップはランクｎ＋２−ｉ（モジューロｎ）の
クロック位相によって割り込まれ、ｎ−ｉ−１クロック
サイクルの遅延回路を介して同期信号のランクｎ−ｉ
（モジューロｎ）の位相を供給するようにフリップフロ
ップが接続される。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図４には、本質的に図３に示すようなアキュムレ
ーションシンセサイザを含む本発明に係る周波数シンセ
サイザが示されている。シンセサイザに供給するための
クロック周波数Ｆｈは図２に示すような補助ＰＬＬによ
って発生される。図において、同じ参照符号は同じ構成
要素を示す。
【００２２】本発明において、位相生成器２７には分周
器２２の出力が供給される。生成器２７はマルチプレク
サ２８にｎ個の信号ＮＦ１，ＮＦ２，・・・，ＮＦｎを
出力する。信号ＮＦ１〜ＮＦｎはクロック信号Ｆｈの期
間の１／ｎによる連続に関して１遅延されるが同期され
るように信号ＮＦの周波数である。生成器２７は信号Ｎ
Ｆのｎ位相を供給するものである。等業者であれば多種
の方法で例えば遅延回路を用いて連続する１つに関して
１位相遅延することによってこれらの位相を得ることが
できる。一例として以下に詳細に説明する。
【００２３】所定の信号ＮＦに対して同期された信号Ｎ
Ｆの位相エラーを実際に示すアキュムレータ２６の内容
Ａは位相の中から選ばれるようにｎ個のウィンドウ比較
器２９によって使用され、アクティブエッジの位相（例
えば立ち上がりエッジ）は信号ＮＦの所定の立ち上がり
エッジに対して大変接近したものである。比較器２９に
はアキュムレータ２６の内容Ａが供給され、値Ａｍａｘ
／ｎ、２Ａｍａｘ／ｎ、・・・、（ｎ−１）Ａｍａｘ／
ｎはｎ個のウィンドウ（Ａｍａｘはアキュムレータの最
大内容を示す）の中間リミットを定義する。値Ａはラン
クｉ（値（ｉ−１）Ａｍａｘ／ｎとｉＡｍａｘ／ｎによ
って表される）のウィンドウ内に構成され、マルチプレ
クサ２８は位相ＮＦｉを選ぶように制御される。
【００２４】この構成を用いて、シンセサイザを構成す
るＰＬＬによって生じる信号Ｆのジッタはｎによって分
周される。
【００２５】図５は本発明に係る周波数シンセサイザの
一実施例を示す図である。図５の説明は本発明に係るよ
うに使用される信号の多種の位相の信号波形を示す図６
を参照することによってより一層理解できるでろう。
【００２６】図５において、制御発振器１０−２は使用
されるクロック周波数Ｆｈでのｎ＝３のクロック信号
（Ｆｈ１，Ｆｈ２，Ｆｈ３）を供給する。クロック位相
として参照されるクロック信号は、クロック期間の１／
３による連続に関して遅延される。例えば、制御発振器
１０−２は３つのインバータを含むリング発振器であり
電力供給電流が前述した制御信号ｃ２によってセットさ
れる。これらのインバータの出力で、各々のクロック位
相Ｆｈ１，Ｆｈ２，Ｆｈ３は引き出される。位相Ｆｈ１
は図３のシンセサイザの分周器２２に供給される。同期
される信号ＮＦの位相ＮＦ１，ＮＦ２，ＮＦ３を得るこ
とが望まれ、位相ＮＦ２及びＮＦ３はクロック信号Ｆｈ
の期間の各々に１／３及び２／３によって位相ＮＦ１に
関して遅延される。
【００２７】示された実施例において、分周器２２の出
力は信号ＮＦの中間の位相ＮＦ０を得るためにフリップ
フロップ３０を介して位相Ｆｈ１に同期される。位相Ｎ
Ｆ０は位相ＮＦ１を得るためにフリップフロップ３２を
介して位相Ｆｈ３に同期される。位相ＮＦ１は位相ＮＦ
３を得るためにフリップフロップ３４を介して位相Ｆｈ
２に同期される。位相ＮＦ２はフリップフロップ３６を
介して位相Ｆｈ１の１機関によって位相ＮＦ０を遅延す
ることによって得られる。
【００２８】シンセサイザされた信号ＮＦとしてスイッ
チＳ１−Ｓ３によって形成されるマルチプレクサ２８は
位相ＮＦ１−ＮＦ３の中から適切な位相を供給される。
スイッチＳ１−Ｓ３は説明したウィンドウ比較器２９に
よって制御される。
【００２９】第１の単一の比較器３８にはアキュムレー
タ２６で含む個とができる最大値Ａｍａｘの１／３の入
力ａが供給される。入力ｂにはアキュムレータの内容Ａ
が供給される。スイッチＳ１は比較器３８の出力Ａ１に
よって制御される。出力Ａ１はアキュムレータ２６の内
容Ａが最大値の１／３より小さいときに動作される。
【００３０】第２の単一の比較器４０には最大値Ａｍａ
ｘの２／３が入力ａに供給され、アキュムレータ２６の
内容Ａが入力ｂに供給される。スイッチＳ３は比較器４
０の出力Ａ３によって制御される。出力Ａ３はアキュム
レータの内容Ａが最大値の２／３より大きいときに動作
される。スイッチＳ２は信号Ａ１及びＡ３が供給される
ＮＯＲゲート４２の出力Ａ２によって制御される。信号
Ａ２は信号Ａ１及びＡ３が両者不活性なとき動作され、
アキュムレータ２６の内容Ａが最大値Ａｍａｘの１／３
及び２／３内で比較されるときの場合である。構成要素
３８−４２は同じ幅を有する３つのウィンドウを有する
比較器を構成する。
【００３１】信号ＮＦの最後の位相（ＮＦ３）の補数に
よって割り込み可能となるレジスタ４４は、位相ＮＦ１
−ＮＦ３が全て“０”となるとき、位相ＮＦ３の立ち下
がりエッジの後スイッチＳ１−Ｓ３に状態Ａ１−Ａ３を
伝送する。これはスイッチングの速度に関連する問題点
を避けるものである。スイッチングは位相ＮＦ３の立ち
下がりエッジと位相ＮＦ１の次の立ち上がりエッジとの
間からなる時間の大きなレンジ内で任意の時間で生じる
ことができる。もし、スイッチＳ１−Ｓ３が位相ＮＦ３
の立ち下がりエッジより前で切り替わるならば、信号Ｎ
Ｆはスイッチングタイムと新規に選択された位相ＮＦ２
又はＮＦ３の立ち上がりエッジの発生時との間０を通っ
て極端に行ってしますという危険もある。もしスイッチ
ングが同期信号ＮＦの付与された数のサイクルによって
遅延されるのであれば、信号Ａ１−Ａ３は同様に信号Ｎ
Ｆによって割り込み可能であるフリップフロップによっ
て遅延される。
【００３２】図７はアキュムレータ２６の内容Ａの変化
を示し、図４のシンセサイザで得られる対応する変化、
そして同期信号ＮＦの位相エラーｅ（ＮＦ）の変化を示
している。はじめに、定常状態で、レジスタ２５は
“０”で、分周器２２の分周比はＫである。そして、信
号ＮＦに選択された位相はＮＦ１である。信号ＮＦの各
サイクルで、レジスタ２５の内容Ａは増え、同期信号Ｎ
Ｆと所定の信号ＮＦの間の位相エラーｅ（ＮＦ）（位相
前進）が増加するという事実に対応する。さらに、所定
の分周比はＫ及びＫ＋１の範囲で構成され、この場合で
使用される分周比はＫである。
【００３３】レジスタ２５の内容Ａが最大値の１／３に
達すると、次の位相ＮＦ２は信号ＮＦとして選択され
る。このスイッチングの大変すぐに、位相エラーｅ（Ｎ
Ｆ）は補償されるが再び増加する。レジスタ２５の内容
Ａが最大値の２／３に達すると、位相ＮＦ３は信号ＮＦ
として選択される。このスイッチングの大変すぐに、位
相エラーｅ（ＮＦ）は補償されるが再び増加し始める。
レジスタ２５がオーバーフローし、かつ分周器２２の分
周比が信号ＮＦの１サイクル中でＫ＋１であるときの直
後まで増加する。そして、位相ＮＦ１が再び選ばれ、か
つ分周器２２の分周比が再びＫであるときサイクルは繰
り返される。
【００３４】そして、図５のシンセサイザは発振器１０
−２によって供給されるクロック位相の数と同じ数の工
程によって所定の位相を有する同期信号ＮＦの位相を調
整し、クロック位相１０−２の数によって位相エラーを
分周する。ここで、本発明に係るシンセサイザを構成す
るＰＬＬによって生じる信号Ｆのジッタはクロック位相
の数によって分周される。
【００３５】図５において、直列に接続されるフリップ
フロップ３０−３４は「インターリーブ」モードで割り
込み可能であり、例えばクロック位相Ｆｈ３によって割
り込まれるフリップフロップには位相Ｆｈ１（位相Ｆｈ
２の代わりに）によって割り込まれるフリップフロップ
の出力が供給される。そして、フリップフロップの割り
込みが連続するフリップフロップの割り込み後のクロッ
ク期間Ｆｈの２／３を生じるようにフリップフロップは
接続される。もしフリップフロップが非インターリーブ
される方法で接続されるならば、電流フリップフロップ
は連続するフリップフロップの後期間の１／３のみ割り
込まれ、電流フリップフロップが割り込まれる時の直後
に、動作の高い周波数によって、連続するフリップフロ
ップの出力は最後の値に達する時間を有していない。も
ちろん、もし動作周波数が十分に低いならばフリップフ
ロップは非インターリーブモードで接続される。
【００３６】もしプログラマブル分周器２２が各位相Ｆ
ｈ１−Ｆｈ３に対して使用されるならばフリップフロッ
プ３０−３６は省くことができる。しかし、そのような
提案は大きなシリコン表面を占めることとなる。
【００３７】図８は増加する位相シフトのｎクロック位
相Ｆｈ１−Ｆｈｎから同期信号のｎ位相ＮＦ１−ＮＦｎ
を得るためにインターリーブのフリップフロップの構成
を示す図である。分周器２２の出力で、ｎフリップフロ
ップＤ１−Ｄｎは直列に配置される。
【００３８】フリップフロップＤ１には分周器２２の出
力が供給され、ｎ−２フリップフロップＴ１によるｎ−
２クロックサイクルによって遅延された同期信号の位相
ＮＦｎ−１を出力する。フリップフロップＤ１及びＴ１
はクロック位相Ｆｈ１によって割り込まれる。
【００３９】フリップフロップＤｉにはフリップフロッ
プＤｉ−１の出力が供給され、クロック位相Ｆｈn+2-i
によって割り込まれる。フリップフロップＤｉの出力は
同期信号の位相ＮＦn-i を連続する前にｎ−ｉ−１フリ
ップフロップＴｉによるｎ−ｉ−１クロックサイクルに
よって遅延される。フリップフロップＴｉはクロック位
相Ｆｈn+2-i によって割り込まれる。非遅延はフリップ
フロップＤｎ−１とＤｎ（ｎ−ｉ−１≦０）を供給され
る。値ｎ＋２−ｉ及びｎ−ｉは１とｎの間で成り立つ
（それらはモジューロｎと定義される）。
【００４０】この構成を用いて、フリップフロップは連
続クロック期間後の１−１／ｎクロックで割り込まれ、
もち数ｎが重要であるならばスイッチングのためのフリ
ップフロップに対して十分な時間を置く。
【００４１】もちろん、当業者であれば多種のインター
リーブの構成をなすことができるが、効果は少ないであ
ろう。
【００４２】本発明の一実施例から多種の代用、変形及
び改良は当業者であれば簡単に想到し得る。そのような
代用、変形及び改良は明細書に一部に意図されたもので
あり、本発明の技術思想の範囲に意図されている。言い
換えれば、上述の説明は一例に過ぎず、これに限定され
るものではない。本発明は前述の特許請求の範囲の記載
及び同等の記載にのみ限定されるものである。
【図面の簡単な説明】
【図１】従来のＰＬＬの構成を示す図である。
【図２】図１のＰＬＬの制御発振器のディジタル使用に
係る周波数シンセサイザの一例を示す図である。
【図３】端数による分周を実行する周波数シンセサイザ
の一例を示す図である。
【図４】本発明に周波数シンセサイザの一実施例を示す
図である。
【図５】本発明に周波数シンセサイザの別の実施例を示
す図である。
【図６】図４の周波数シンセサイザで使用される多種の
信号波形を示す図である。
【図７】本発明に係る周波数シンセサイザをＰＬＬで使
用することによって得られる多種の位相エラーを示す図
である。
【図８】周波数シンセサイザの出力信号を形成しようと
するｎ信号を得るためのフリップフロップのインターリ
ーブの構成を示す図である。
【符号の説明】
２２ 分周器 ２０，２４ 加算器 ２５ レジスタ ２６ アキュムレータ ２７ 位相生成器 ２８ マルチプレクサ ２９ 比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｚ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブル分周器に供給されるディ
    ジタルデータの最有効ビット（Ｋ）、アキュムレータ
    （２６）がオーバーフローするときに１つのユニットで
    分周ランクを増加するためにプログラマブル分周器を用
    いて共同するアキュムレータ（２６）に供給された少な
    くとも有効なビット、ディジタルデータ（Ｃ）によって
    プログラマブルされた分周器（２２）に高速クロック信
    号（Ｆｈ）を供給する発振器（１０−２）を含み、同期
    信号（ＮＦ）を供給する周波数シンセサイザにおいて、 増加する遅延をもつ同期信号（ＮＦ）のｎ位相（ＮＦ１
    −ＮＦｎ）を生成する生成器（２７）と、 増加する適切な値のｎレンジを有するアキュムレータの
    内容（Ａ）を比較する手段（２９）と、 構成されるアキュムレータの内容の範囲内のレンジのラ
    ンクに対応するランクの位相を、同期信号として選択す
    る手段（２８）とを含むことを特徴とする周波数シンセ
    サイザ。
  2. 【請求項２】 前記発振器（１０−２）は同じ周波数を
    有するクロック位相の加算数ｎを供給し、各クロック位
    相から得られる同期信号の位相、クロック期間の１／ｎ
    による連続に対して１遅延させる請求項１記載の周波数
    シンセサイザ。
  3. 【請求項３】 プログラマブル分周器が同期信号の初期
    位相（ＮＦ０）を供給するので１つのクロック位相（Ｆ
    ｈ１）がプログラマブル分周器に供給され、同期信号の
    他の位相は各々残りのクロック位相をもつ同期信号の初
    期位相を同期することによって得られ、同期信号の１位
    相は前記比較手段（２９）によって制御されるマルチプ
    レクサ（２８）を介して同期信号として選択される請求
    項２記載の周波数シンセサイザ。
  4. 【請求項４】 同期信号の位相（ＮＦ１，ＮＦ２，ＮＦ
    ３）はプログラマブル分周器（２２）の直後に直列に接
    続され、クロック位相（Ｆｈ１，Ｆｈ２，Ｆｈ３）によ
    ってインターリーブモードで割り込みがなされるフリッ
    プフロップ（３０，３２，３４）を介して得られる請求
    項３記載の周波数シンセサイザ。
  5. 【請求項５】 ランクｉ（Ｄｉ）のフリップフロップは
    ランクｎ＋２−ｉ（モジューロｎ）のクロック位相によ
    って割り込まれ、ｎ−ｉ−１クロックサイクルの遅延回
    路（Ｔｉ）を介して同期信号のランクｎ−ｉ（モジュー
    ロｎ）の位相（ＮＦｎ−ｉ）を供給するように前記フリ
    ップフロップが接続される請求項４記載の周波数シンセ
    サイザ。
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