JP2000244315A - ジッタを軽減した位相同期ループ回路 - Google Patents

ジッタを軽減した位相同期ループ回路

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JP2000244315A
JP2000244315A JP2000014778A JP2000014778A JP2000244315A JP 2000244315 A JP2000244315 A JP 2000244315A JP 2000014778 A JP2000014778 A JP 2000014778A JP 2000014778 A JP2000014778 A JP 2000014778A JP 2000244315 A JP2000244315 A JP 2000244315A
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signals
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JP2000014778A
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Andy Turudic
トゥルーディッチ アンディ
David E Mcneill
イー．マクニール デイヴィッド
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Qorvo US Inc
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Triquint Semiconductor Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 （修正有） 【課題】分周比選択に融通性が高く、ジッタの少ない位
相同期ループ回路を提供する。 【解決方法】 可変周波数発振器１２と、基準信号源１
４と、選択信号を発生する制御ブロック２０と、上記二
種の発振器信号の一つを入力信号として受ける周波数分
割器１６とを備える。周波数分割器１６には制御ブロッ
ク２０からの選択信号も供給する。周波数分割器１６は
入力信号に応答して複数の周波数分割出力信号を生じ、
それら周波数分割出力信号の一つを選択信号に応答して
出力信号として通過させる。また、周波数分割器１６は
その出力信号を入力信号に同期させる。この位相同期ル
ープ回路は周波数分割器１６の出力信号と上記二種の発
振器信号の一つを受ける周波数比較器１８をさらに備え
る。この周波数比較器１８は周波数分割器１６の出力信
号を上記発振器信号から抽出した信号と比較し、この比
較の結果を反映したフィードバック信号を可変周波数発
振器１２に供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は論理回路に関し、
特にジッタを軽減した位相同期ループ回路に関する。
【０００２】
【発明が解決しようとする課題】位相同期ループ（ＰＬ
Ｌ）回路は、信号復調、周波数合成、大容量データ記憶
装置からの信号のパルス同期、純正信号の再生など多様
な目的に使われている。通常、ＰＬＬ回路は周波数の変
動する信号を基準信号と比較して両信号間の周波数差を
算定し、その周波数差をその周波数変動信号の信号源に
フィードバックして両信号を同期させるようにする。こ
れら二つの信号の信号源の少なくとも一つと周波数比較
器との間に周波数分割器などの論理回路素子を配置する
ことが多い。再生器として知られるそれら論理回路素子
の各々は出力信号のタイミングに不確定性を伴い、その
ためにＰＬＬ回路における信号タイミング全体の不確定
性の原因となり、ＰＬＬ回路にジッタを生じさせる。
【０００３】ＰＬＬ回路の融通性を高めるには、周波数
比較器用の信号の発生のための分周比に柔軟性をもたせ
る必要がある。そのためには、周波数分割器のあとにマ
ルチプレクサを挿入して所望の分周比の信号を選択する
ようにする必要がある。これらマルチプレクサは再生器
でもあり、したがってＰＬＬ回路のジッタをさらに悪化
させる原因になる。
【０００４】したがって、従来技術における上述の問題
を解消したＰＬＬ回路が必要である。とくに、分周比が
切換可能で、ジッタを軽減したＰＬＬ回路に対する需要
が高まっている。
【０００５】
【課題を解決するための手段】この発明の一つの実施例
の位相同期ループ（ＰＬＬ）回路は、第１の発振器信号
を生ずる可変周波数発振器と、第２の発信器信号を生ず
る基準信号源と、選択信号を生ずる制御ブロックと、前
記第１および第２の発振器信号の一方を入力信号として
受ける周波数分割器とを備える。この周波数分割器は制
御ブロックからの選択信号も受ける。周波数分割器は入
力信号に応答して複数の分周出力信号を発生し、選択信
号に応答してそれら分周出力信号の一つを出力信号とし
て選択する。周波数分割器はその出力信号を入力信号に
同期させる機能も備える。また、位相同期ループ回路は
周波数分割器の出力信号と前記第１および第２の発振器
信号の一つから抽出した抽出信号とを受ける周波数比較
器を含む。この周波数比較器は、周波数分割器の出力信
号と前記第１および第２の発振器信号の一つから抽出し
た抽出信号とを比較し、その比較結果を反映したフィー
ドバック信号を上記可変周波数発振器に供給する。
【０００６】この発明の利点は、プログラム可能な周波
数分割器を位相同期ループ回路の柔軟性の最大化のため
に採用する一方、周波数分割器に伴う再生器の所要個数
を実効的に１に留め、これによって周波数分割器起源の
ジッタを軽減していることである。
【０００７】
【発明の実施の形態】この発明の上記以外の特徴および
利点をさらに明確にするために図面を参照してこの発明
を説明する。
【０００８】図１乃至図３にこの発明の好ましい実施例
を示す。これら図面において、共通の参照数字は共通の
構成要素を示す。
【０００９】図１を参照すると、位相同期ループ（ＰＬ
Ｌ）回路のブロック図が示してある。ＰＬＬ回路１０は
電圧制御発振器（ＶＣＯ）１２、基準クロック信号源１
４、プログラム可能な周波数分割器１６、周波数比較器
１８および制御ブロック２０を含む。
【００１０】基準クロック信号源１４は基準クロック信
号ＲＥＦを周波数比較器に供給する。図２に示した一つ
の実施例では、基準クロック信号源１４は発振器２２と
周波数分割器２４とを含む。周波数分割器２４は発振器
２２の出力信号を所定比で除算する。周波数分割器２４
は後述の周波数分割器１６と同様のプログラム可能な周
波数分割器で構成し、制御ブロック２０から分周比選択
信号ＲＳＥＬ２を受けるようにすることができる。
【００１１】電圧制御発生器（ＶＣＯ）１２は可変周波
数信号Ｓ１を周波数分割器１６に供給する。ＶＣＯ１２
は周知の構成の標準的な電圧制御発振器で構成でき、ま
たそれ以外の制御入力により制御可能な可変周波数発振
器で構成できる。
【００１２】周波数分割器１６はＶＣＯ１２からの信号
の周波数を、制御ブロック２０からの分周比選択信号Ｒ
ＳＥＬ１で定まる分周比によって周波数分割する。この
分周比は、周波数分割器１６の出力信号の周波数を基準
クロック信号源１４からの出力信号周波数またはその高
調波の一つにほぼ一致させる値にするのが好ましい。周
波数分割器１６の出力信号Ｓ２は周波数比較器１８に供
給する。周波数分割器１６の構成および動作は後述す
る。
【００１３】周波数比較器１８は基準クロック信号ＲＥ
Ｆと可変周波数信号Ｓ２とを周波数比較する。この周波
数比較は、位相同期ループ関連技術の当業者に周知の方
法で二信号間の位相比較を継続的に行うことによって達
成する。それ以外の任意の周波数比較手法を用いること
もできる。この比較の結果得られる周波数誤差信号ＦＥ
ＲＲをＶＣＯ１２にフィードバックしてその出力信号の
周波数を調節する。上述の手法で、基準クロック信号Ｒ
ＥＦの周波数の複数倍にできるだけ近い周波数の出力信
号を生ずるようにＶＣＯ１２を制御する。
【００１４】図３を参照すると、周波数分割器１６のブ
ロック図が示してある。周波数分割器１６はオプション
の前置周波数分割ブロック２５と一連の周波数分割ブロ
ック２６ａ乃至２６ｆとを含む。ＶＣＯ１２からの出力
信号Ｓ１を前置周波数分割ブロック２５に供給し、この
信号Ｓ１を所定の分周比で周波数分割する。この例では
分周比４の前置周波数分割ブロック２５を用いてある。
この前置周波数分割ブロック２５がこの発明に必須でな
いことは理解されよう。
【００１５】前置周波数分割ブロック２５の出力信号Ｓ
３を周波数分割ブロック２６ａのデータ入力端子に供給
する。前置周波数分割を必要としない場合は、ＶＣＯ１
２からの出力信号Ｓ１を直接に周波数分割ブロック２６
ａのデータ入力端子に供給する。周波数分割ブロック２
６ａ乃至２６ｆの各々は例えば分周比２で入力信号を周
波数分割して出力信号を生ずる。
【００１６】図３の例において、周波数分割ブロック２
６ａ乃至２６ｆの各々はＱバー出力信号をデータ入力信
号ＤとしたＤフリップフロップで構成する。この構成に
おいて、周波数分割ブロック２６ａ乃至２６ｆの各々は
その段へのクロック入力信号の周波数の半分に等しい周
波数のＱ出力信号を発生する。すなわち、周波数分割ブ
ロック２６ｂ乃至２６ｆはその前段の周波数分割ブロッ
クからＱ出力信号をクロック入力信号として受ける。こ
の例では、周波数分割ブロック２６ｆのＱ出力信号の周
波数は信号Ｓ３の周波数を６４で割った周波数になる。
【００１７】この発明の一つの実施例を説明するのにＤ
フリップフロップ採用の例を述べたが、周波数分割ブロ
ック２６ａ乃至２６ｆの各々を上記以外の論理回路、例
えば入力信号を所定分周比で周波数分割するように構成
したＪＫフリップフロップなどの論理回路で構成できる
ことは理解されよう。
【００１８】一つの代替的実施例では、同期周波数分割
連鎖回路を用いる。その実施例では、周波数分割ブロッ
ク２６ａ乃至２６ｆすべてを信号Ｓ３などの共通クロッ
ク信号でクロック制御する。その場合、周波数分割ブロ
ック２６ｂ乃至２６ｆの各々は、適当な論理回路を用い
て先行周波数分割段全部の出力信号がハイのとき出力を
切り換えるように構成する。当業者に周知のこの種の同
期周波数分割連鎖回路が、その連鎖回路中の各周波数分
割段で分周比２の周波数分割を行うことは認識されよ
う。この発明の利点がその種の同期周波数分割連鎖回路
の採否に関係なく達成できることはもちろんである。
【００１９】各周波数分割ブロックの分周比をそれ以外
の周波数分割ブロック全部の分周比と同じにする必要は
ないことは認識されよう。例えば、周波数分割ブロック
２６ａ乃至２６ｆの一つ以上の分周比を３にすることも
できる。また、例えば周波数分割ブロックの数を、全分
周比をより大きくするように、または周波数分割器１６
を構成する集積回路の数を削減するように、特定の実働
化に合わせて変更することもできる。
【００２０】信号Ｓ３と周波数分割ブロック２６ａ、２
６ｂおよび２６ｃからの出力信号とを４対１マルチプレ
クサ２８のデータ入力端子に供給する。制御ブロック２
０からの選択信号ＲＳＥＬ１（Ａ）およびＲＳＥＬ１
（Ｂ）は入力信号のいずれを通過させてマルチプレクサ
２８の出力にするかを決める。
【００２１】同様に、周波数分割ブロック２６ｄ、２６
ｅおよび２６ｆの出力を４対１マルチプレクサ３０の三
つのデータ入力端子に供給する。制御ブロック２０から
の選択信号ＲＳＥＬ１（Ｃ）およびＲＳＥＬ１（Ｄ）は
入力信号のいずれを通過させてマルチプレクサ３０の出
力にするかを決める。信号伝達経路付与の効率化のため
に信号ＲＳＥＬ１（Ｃ）を信号ＲＳＥＬ１（Ａ）と同一
にし、信号ＲＳＥＬ１（Ｄ）を信号ＲＳＥＬ１（Ｂ）と
同一にすることができることは理解されよう。
【００２２】マルチプレクサ２８および３０の出力信号
路は２対１マルチプレクサ３２の入力に供給する。制御
ブロック２０からの選択信号ＲＳＥＬ１（Ｅ）はこれら
入力信号のいずれを通過させて周波数分割器１６の出力
信号Ｓ２とするかを決める。
【００２３】マルチプレクサ３２の出力はタイミング再
生デバイス３３に供給する。タイミング再生デバイス３
３はマルチプレクサ３２からの入力信号に対応する出力
信号Ｓ２を生ずるフリップフロップほかの信号ラッチ機
構で構成できる。タイミング再生デバイス３３にはクロ
ック信号を供給し、デバイス３３の出力をＶＣＯ１２か
らの信号Ｓ１に同期させる。この例では、タイミング再
生デバイス３３の受けるクロック信号を前置周波数分割
ブロック２５の出力信号Ｓ３としてあるが、この周波数
分割ブロック２５を用いない実施例では、ＶＣＯ１２か
らの信号Ｓ１をクロック信号として使えることは理解さ
れよう。
【００２４】マルチプレクサ２８、３０および３２は、
制御ブロック２０で周波数分割器１６の互いに異なる七
つの分周比の任意の一つを選べるようにする。マルチプ
レックス動作の二つの段階をここに示す。すなわち、集
積回路技術によれば限られた数の論理レベルのスタッキ
ングができるに留まり、そのために単一のマルチプレク
サが４対１または２対１マルチプレクサに限られるから
である。したがって、慣用の集積回路技術以外の技術を
用いてマルチプレクサ２８、３０および３２を単一の８
対１（または７対１）マルチプレクサとすることも可能
であることが理解されよう。また、マルチプレクサ２８
または３０の各々を三つの２対１マルチプレクサで構成
することもできる。具体化の形の如何に関わらず、この
発明のもたらす下記の利点が、同期用クロック信号を最
終段出力マルチプレクサ３２の次のタイミング再生デバ
イス３３に供給することによって得られていることが理
解されよう。
【００２５】周波数分割器１６の出力の同期またはタイ
ミング再生のためにクロック信号を用いることによっ
て、信号Ｓ３と周波数比較器１８との間の再生器の数を
実効的に１に削減でき、すなわちタイミング再生デバイ
ス３３だけにすることができる。前置周波数分割ブロッ
ク２５を用いない実施例では、ＶＣＯ１２と周波数比較
器１８との間の再生器の数は実効的に１に削減される。
これによって、周波数分割器１６からの出力信号Ｓ２の
タイミングの不確定性は著しく抑えられ、したがってＰ
ＬＬ回路１０のジッタが少なくなる。上述のとおりＰＬ
Ｌ回路１０は分周比の選択に融通性をもたらすととも
に、ジッタを低いレベルに抑える利点を備える。
【００２６】ソース結合ＦＥＴ論理回路（ＳＣＦＬ）な
どの論理設計技術を用いた場合は、上述の信号の各々が
論理信号の真補対となることは理解されよう。また、こ
の発明の構成および利点を上に述べてきたが、添付の特
許請求の範囲の欄に記載した発明の真意および範囲を逸
脱することなく種々の変更、置換および改変が可能であ
ることが理解されよう。
【図面の簡単な説明】
【図１】この発明によって構成した位相同期ループ回路
のブロック図。
【図２】この位相同期ループ回路に用いる基準クロック
信号源のブロック図。
【図３】この位相同期ループ回路に用いる周波数分割器
のブロック図。
【符号の説明】
	１０	位相同期ループ（ＰＬＬ）回路 	１２	電圧制御発振器（ＶＣＯ） 	１４	基準クロック信号源 	１６	プログラム可能な周波数分割器 	１８	周波数比較器 	２０	制御ブロック 	２２	発振器 	２４	周波数分割器 	２５	前置周波数分割ブロック 	２６ａ−２６ｆ		周波数分割ブロック 	２８，３０，３２	マルチプレクサ 	３３	タイミング再生デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド イー．マクニール アメリカ合衆国 オレゴン州 97006 ビ ーヴァートン，サウスウェスト ワンハン ドレッドシックスティセブンス プレース 895

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】第１の発振器信号を発生するように動作で
    きる可変周波数発振器と、 第２の発振器信号を発生するように動作できる基準信号
    源と、 選択信号を発生するように動作できる制御ブロックと、 前記第１および第２の発振器信号の一方を入力信号とし
    て受け、前記制御ブロックから前記選択信号を受け、前
    記第１および第２の発振器信号の前記一方に応答して複
    数の周波数分割出力信号を発生し、前記選択信号に応答
    して前記複数の周波数分割出力信号の一つを出力信号と
    して生じ、前記出力信号を前記第１および第２の発振器
    信号の前記一方に同期させるように動作できる周波数分
    割器と、 前記周波数分割器の出力信号を受け、前記第１および第
    ２の発振器信号の他方から抽出した信号を受け、前記周
    波数分割器の出力信号を前記第１および第２の発振器信
    号の前記他方から抽出した前記信号と比較し、前記周波
    数分割器の出力信号と前記第１および第２の発振器信号
    の前記他方から抽出した前記信号との比較の結果に応答
    して前記可変周波数発振器にフィードバック信号を供給
    するように動作できる周波数比較器とを含む位相同期回
    路。
  2. 【請求項２】前記第１および第２の発振器信号の前記他
    方から抽出した前記信号が前記第１および第２の発振器
    信号の前記他方を含む請求項１記載の位相同期回路。
  3. 【請求項３】前記第１および第２の発振器信号の前記他
    方から抽出した前記信号が前記第１および第２の発振器
    信号の前記他方の周波数の約数に等しい周波数を有する
    信号を含む請求項１記載の位相同期回路。
  4. 【請求項４】前記第１および第２の発振器信号の前記他
    方を受け、前記第１および第２の発振器信号の前記他方
    の周波数の約数に等しい周波数を有する信号を発生する
    ように動作できる第２の周波数分割器をさらに含む請求
    項３記載の位相同期回路。
  5. 【請求項５】前記周波数分割器が、 複数の周波数分割ブロックであって、それら周波数分割
    ブロックのうちの第１の周波数分割ブロックが前記第１
    および第２の発振器信号の前記一方を受けるように動作
    でき、それら周波数ブロックのそれ以外の周波数分割ブ
    ロックの各々が直近の前段の周波数分割ブロックから出
    力を受けるように動作できる複数の周波数分割ブロック
    と、 前記複数の周波数分割ブロックの少なくとも一つから出
    力信号を受け、前記制御ブロックから前記選択信号を受
    け、前記第１および第２の発振器信号の前記一方を受
    け、前記選択信号に応答して前記複数の周波数分割ブロ
    ックからの出力信号の一つを前記周波数分割器の出力信
    号として供給し、前記出力信号を前記第１および第２の
    発振器信号の前記一方に同期させるように動作できるマ
    ルチプレクサ手段とを含む請求項１記載の位相同期回
    路。
  6. 【請求項６】前記周波数分割器のマルチプレクサ手段
    が、前記第１および第２の発振器信号の前記一方を受
    け、前記選択信号に応答して前記第１および第２の発振
    器信号の前記一方を前記周波数分割器の出力信号として
    選択するように動作できる請求項５記載の位相同期回
    路。
  7. 【請求項７】可変周波数信号を基準信号に同期させる同
    期方法であって、 前記可変周波数信号を可変周波数発振器によって発生す
    る過程と、 前記可変周波数信号および前記基準信号の一方を周波数
    分割器で受ける過程と、 前記可変周波数信号および前記基準信号の前記一方に応
    答して複数の周波数分割信号を周波数分割器によって発
    生する過程と、 前記周波数分割器において分周比選択信号を受ける過程
    と、 前記分周比選択信号に応答して前記周波数分割器により
    前記複数の周波数分割信号の一つを出力信号として選択
    する過程と、 前記出力信号を前記可変周波数信号および前記基準信号
    の前記一方と前記周波数分割器により同期させる過程
    と、 前記周波数分割器の出力信号と前記可変周波数信号およ
    び前記基準信号の他方との両方を周波数比較器において
    受ける過程と、 前記周波数分割器の出力信号と前記可変周波数信号およ
    び前記基準信号の前記他方とを前記周波数比較器におい
    て周波数比較する過程と、 前記周波数分割器の出力信号と前記可変周波数信号およ
    び前記基準信号の前記他方との周波数比較に応答して前
    記周波数比較器により周波数誤差信号を発生する過程
    と、 前記周波数誤差信号を前記可変周波数発振器において受
    ける過程と、 前記周波数誤差信号に応答して前記可変周波数発振器に
    より前記可変周波数信号の周波数を調節する過程とを含
    む同期方法。
  8. 【請求項８】前記周波数分割器により前記複数の周波数
    分割信号を発生する過程およびそれら周波数分割信号の
    一つを出力信号として選択する過程が、 前記可変周波数信号および前記基準信号の前記一方を前
    記周波数分割器の第１の周波数分割ブロックで受ける過
    程と、 複数の周波数分割ブロックの各々においてそのブロック
    の前段の周波数分割ブロックからの出力信号を入力信号
    として受ける過程と、 前記複数の周波数分割ブロックの各々によりその周波数
    分割ブロックの入力信号の周波数よりも所定の分周比に
    比例して低い周波数の出力信号を発生する過程と、 前記複数の周波数分割ブロックからの複数の周波数分割
    ブロック出力信号をマルチプレクサで受ける過程と、 前記分周比選択信号を前記マルチプレクサで受ける過程
    と、 前記分周比選択信号に応答して前記周波数分割ブロック
    出力信号の一つを前記マルチプレクサにより選択する過
    程とを含む請求項７記載の同期方法。
  9. 【請求項９】前記周波数分割器により前記出力信号を前
    記可変周波数信号および前記基準信号の前記一方と同期
    させる過程が、 前記可変周波数信号および前記基準信号の前記一方を前
    記マルチプレクサにおいてクロック信号として受ける過
    程と、 前記マルチプレクサの出力信号を前記クロック信号に同
    期させる過程とを含む請求項８記載の同期方法。
  10. 【請求項１０】発振入力信号を受けるように動作できる
    入力ポートと、 互いに直列に接続した複数の周波数分割ブロックであっ
    て、それら複数の周波数分割ブロックの第１の周波数分
    割ブロックが前記入力ポートに接続されて前記発振入力
    信号を受けるように動作でき、それら複数の周波数分割
    ブロックの各々がブロック入力信号を受けそのブロック
    入力信号の周波数よりも所定の分周比にしたがって低い
    周波数のブロック出力信号を発生するように動作できる
    複数の周波数分割ブロックと、 複数の前記ブロック出力信号を受け、選択信号を受け、
    その選択信号に応答して前記ブロック出力信号の一つを
    出力信号として生ずるように動作できるマルチプレクサ
    手段と、 前記マルチプレクサ手段に接続され、そのマルチプレク
    サ手段の出力信号を受け、前記発振入力信号および前記
    ブロック出力信号から成る群から選ばれた信号を受け、
    前記マルチプレクサ手段の前記出力信号に対応する周波
    数分割器出力信号、すなわち前記発振入力信号および前
    記ブロック出力信号から成る群から選ばれた前記信号と
    同期した周波数分割器出力信号を発生するように動作で
    きるタイミング再生手段とを含む周波数分割器。
  11. 【請求項１１】前記第１の周波数分割ブロックが分周比
    ３以上の前置周波数分割ブロックを含む請求項１０記載
    の周波数分割器。
  12. 【請求項１２】前記周波数分割ブロックの各々がフリッ
    プフロップを含む請求項１０記載の周波数分割器。
  13. 【請求項１３】前記タイミング再生手段がフリップフロ
    ップを含む請求項１０記載の周波数分割器。
JP2000014778A 1999-02-17 2000-01-24 ジッタを軽減した位相同期ループ回路 Pending JP2000244315A (ja)

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