DE19753473A1 - Frequenzmultiplizierer - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Frequenzmulti­ plizierer und insbesondere auf einen verbesserten Frequenzmulti­ plizierer, der sich durch einen einfachen Aufbau und eine erhöhte Betriebsstabilität durch Verwenden einer verzögerungsverriegelten Schleife (DLL) auszeichnet.

Im allgemeinen werden mit fortschreitender Entwicklung der Tech­ nik zunehmend Schaltungen mit höheren Frequenzen verwendet. Daher wird ein Hochfrequenztaktsignal für Hochfrequenzschaltungen benö­ tigt.

Wenn jedoch ein Hochfrequenzsignal durch eine Kristallschwin­ gungsmethode erzeugt wird, wird zunehmend ein Zittern hervor­ gerufen. Um das oben beschriebene Zitterproblem zu vermeiden, wird eine Methode des Multiplizierens einer Zwischenfrequenz verbreitet nach Ändern der Frequenz auf eine gemeinsame Zwischen­ frequenz eingesetzt.

Der Frequenzmultiplizierer ist eine Schaltung zum Erzeugen eines Hochfrequenztaktsignales und wird in einem Speicher, einem Mikro­ prozessor, einer Videoanwendung, einer Audioanwendung usw. be­ nutzt. Wenn er in diesen eingesetzt wird, so ist er in einem Chip einer Takterholungsschaltung angeschlossen. Daher ist der Frequenzmultiplizierer ein sehr wichtiges Bauteil für die Einfach­ heit des Aufbaues und der Betriebsstabilität der Schaltung.

Gewöhnliche Frequenzmultiplizierer werden in einen Frequenzmulti­ plizierer, der eine phasenverriegelte Schleife (PLL) verwendet, und in einen Frequenzmultiplizierer, der eine verzögerungsverrie­ gelte Schleife (DLL) verwendet, klassifiziert.

Der herkömmliche Frequenzmultiplizierer, der eine PLL verwendet, wie dies in Fig. 1 gezeigt ist, umfaßt einen Phasenfrequenz­ detektor (PFD) 10 zum Erfassen einer Phasen/Frequenzdifferenz zwischen einem Eingangssignal f1 und einem Rückkopplungssignal, ein Schleifenfilter (LF) 11 zum Ausgeben eines Steuersignales gemäß der durch den Phasenfrequenzdetektor 10 erfaßten Differenz, einen spannungsgesteuerten Oszillator 12, der durch das Steuer­ signal von dem Schleifenfilter 11 schwingt, um ein Frequenzsignal auszugeben, und einen Dividierer 13 zum Dividieren der Frequenz des Signales von dem phasengesteuerten Oszillator 12 und zum Rückkoppeln des frequenzgeteilten Signales als das Rückkopplungs­ signal zu dem Phasenfrequenzdetektor 10.

Der Phasendetektor PD wird in einfacher Weise durch ein exklu­ sives ODER-Gatter XOR ausgeführt, und das exklusive ODER-Gatter XOR erfaßt eine Phasendifferenz während der Impulsdauer des Ein­ gangssignales, wenn die Frequenz des Signales nahe zueinander ist.

Da jedoch die meisten Signale, die als ein gemeinsames Eingangs­ signal verwendet werden, nicht ein Tastverhältnis von 50% wäh­ rend der Impulsdauer haben, weist das Ausgangssignal von dem exklusiven ODER-Gatter XOR kein gleichmäßiges oder einheitliches Tastverhältnis auf.

Wenn die gemeinsamen Impulsdauern identisch zueinander sind, da die Impulsdauern zwischen der Anstiegsflanke und der Abfallflanke identisch sind, wird im allgemeinen ein flankengetriggerter Pha­ sendetektor verwendet. Unter diesen wird gewöhnlich ein Phasen­ detektor 10 eingesetzt.

Zusätzlich umfaßt der Dividierer 12 ein T-Flipflop, und das Schleifenfilter 11 hat einen Kondensator aus einem MOS-FET-Gate sowie einen groß bemessenen Kondensator mit einer n-Wanne, um das Zitterproblem zu überwinden.

Der Betrieb des herkömmlichen Frequenzmultiplizierers, der die PLL verwendet, wird nunmehr anhand der begleitenden Zeichnungen beschrieben.

Wenn zunächst ein Signal mit einer Frequenz f1 eingegeben wird, so erfaßt der Phasenfrequenzdetektor 10 die Differenz zwischen der Frequenz f1 des Eingangssignales und des Rückkopplungssigna­ les, und das Schleifenfilter 11 gibt ein Steuersignal entspre­ chend der erfaßten Frequenzdifferenz aus.

Das Phasenfilter 11 wirkt als ein Tiefpaßfilter und dient zum Sicherstellen der Stabilität der Schaltung.

Der spannungsgesteuerte Oszillator 12 schwingt durch das Steuer­ signal von dem Schleifenfilter 11 und gibt ein Signal mit einer dadurch bestimmten Frequenz aus, und der Dividierer 13 teilt die Frequenz des Signales von dem spannungsgesteuerten Oszillator 12 und koppelt das frequenzgeteilte Signal zu dem Phasenfrequenz­ detektor 10 zurück.

Wenn daher das Eingangssignal und das rückgekoppelte Signal genau phasenverriegelt sind, dann ist im Fall eines Einhalb-Dividierers für den Dividierer 13 das Signal von dem spannungsgesteuerten Oszillator 12 von doppelter Frequenz 2f1 im Vergleich mit der Eingangssignalfrequenz f1.

Jedoch erfordert der herkömmliche Frequenzmultiplizierer, der eine PLL verwendet, ein Schleifenfilter zum Stabilisieren der PLL-Schaltung.

Zusätzlich wird ein groß bemessener Kondensator in dem Schleifen­ filter LF verwendet, um die gewünschte Stabilität sicherzustel­ len. Wenn die Kapazität hiervon in erwünschter Weise ansteigt, so nimmt der Kondensator in unerwünschter Weise eine größere Fläche in der Schaltung ein. Daher ist es sehr schwierig, den Multipli­ zierer effektiver zu gestalten.

Zusätzlich benutzt der die PLL verwendende herkömmliche Frequenz­ multiplizierer einen spannungsgesteuerten Oszillator VCO. Der spannungsgesteuerte Oszillator kann aus einem stromarmen Ring­ oszillator, einem Ringoszillator mit veränderlichem Kondensator, einem Ringoszillator mit veränderlichem Widerstand und einem stromgesteuerten Relaxationsoszillator gebildet sein.

Die wesentlichen Eigenschaften in dem spannungsgesteuerten Oszil­ lator sind eine lineare Kennlinie und ein Rauscherzeugungspegel.

Der Betriebsbereich des stromarmen Ringoszillators ist weit, er erfordert jedoch eine Verstärkerschaltung und weist eine schwache Linearität auf. Zusätzlich hat ein Ringoszillator mit veränderli­ chem Kondensator einen Rauschausschlußeffekt, benötigt aber eine zusätzliche Schaltung, wie beispielsweise eine Vorspannspiegel­ schaltung, eine versorgungsunabhängige Schaltung usw.

Daher wird der Aufbau des spannungsgesteuerten Oszillators VCO kompliziert und benötigt weitere Schaltungen für einen stabilen Betrieb, wobei jedoch ein Rauschen auftritt.

Um außerdem die Betriebsstabilität zu sichern und das Auftreten von Rauschen zu verhindern, muß ein Schleifenfilter in den Frequenzmultiplizierer eingeschlossen sein.

Um folglich die strukturelle Komplexität und Rauschprobleme zu überwinden, wird der Frequenzmultiplizierer, der die DLL (verzöge­ rungsverriegelte Schleife) verwendet, als eine wirksame Schaltung angesehen.

Fig. 2 veranschaulicht einen herkömmlichen Frequenzmultiplizie­ rer, der eine DLL benutzt.

Wie dort gezeigt ist, umfaßt der eine DLL verwendende herkömm­ liche Frequenzmultiplizierer einen Phasendetektor (PD) 20 zum Erfassen einer Phasendifferenz zwischen einem Eingangssignal und einem Rückkopplungssignal, ein Schleifenfilter 21 zum Ausgeben eines Steuersignales gemäß der durch den Phasenfrequenzdetek­ tor 20 erfaßten Phasendifferenz und eine spannungsgesteuerte Verzögerungs-(VCD)-Leitung 22 zum Verändern des Verzögerungsver­ hältnisses des Eingangssignales gemäß dem Steuersignal von dem Schleifenfilter 21 und zum Rückkoppeln des verzögerten Signales zu dem Phasendetektor 20.

Die spannungsgesteuerte Verzögerungsleitung 22 umfaßt vier Ein­ heitsverzögerungszellen DC1 bis DC4, die als ein Inverter wirken. Das Eingangssignal und das Ausgangssignal von der ersten Einheits­ verzögerungszelle DC1 liegen an den Eingängen eines exklusiven ODER-Gatters 23.

Der Betrieb des herkömmlichen Frequenzmultiplizierers, der die DLL verwendet, wird nunmehr anhand der begleitenden Zeichnungen beschrieben.

Wenn zunächst ein Signal mit einer Frequenz f1 eingegeben wird, erfaßt der Phasendetektor 20 eine Phasendifferenz zwischen dem Eingangssignal und dem Rückkopplungssignal, und das Schleifen­ filter 21 gibt das Steuersignal entsprechend der erfaßten Phasen­ differenz an die Spannungssteuerverzögerungsleitung 22 aus.

Die vier Einheitsverzögerungszellen DC1 bis DC4 der spannungsge­ steuerten Verzögerungsleitung 22 stellen das Verzögerungsverhält­ nis des Eingangssignales gemäß dem Steuersignal von dem Schleifen­ filter 21 ein, um so die Phase zu verändern.

Insbesondere liefern die vier Einheitsverzögerungszellen DC1 bis DC4 Signale, die durch Viertelteilung des Eingangssignales in einer Periode erzeugt sind. Das Eingangssignal und das Ausgangs­ signal von der Verzögerungszelle DC1 mit einer 1/4-Periodendif­ ferenz werden exklusiv ODER-verknüpft durch das exklusive ODER-Gatter (XOR) 23, um so eine verdoppelte Frequenz 2f1 zu erzeugen.

Das Eingangssignal für das exklusive ODER-Gatter XOR 23 ist nicht auf das Eingangssignal und das Ausgangssignal von der Verzögerung­ szelle DC1 begrenzt. Die Ausgangssignale von den Einheitsverzöge­ rungszellen DC1 bis DC4, die eine 1/4-Periodendifferenz haben, können als das Eingangssignal für das exklusive ODER-Gatter 23 verwendet werden.

Der Aufbau des die DLL verwendenden herkömmlichen Frequenzmulti­ plizierers ist einfach. Es liegt jedoch ein Tastverhältnisproblem aufgrund des exklusiven ODER-Gatters 23 vor.

Zusätzlich tritt ein Zitterproblem aufgrund des Impuls-Tastver­ hältnisses auf, was ein kritisches Problem für das Betriebsver­ halten des Frequenzmultiplizierers ist. Um das Zitterproblem auszuschließen, ist eine zusätzliche Schaltung erforderlich.

Es ist Aufgabe der vorliegenden Erfindung, einen Frequenzmulti­ plizierer zu schaffen, der die beim Stand der Technik auftreten­ den, oben erläuterten Probleme überwindet. Außerdem soll ein verbesserter Frequenzmultiplizierer angegeben werden, der sich durch einen vereinfachten Aufbau und eine gesteigerte Betriebs­ sicherheit durch Verwenden einer DLL (verzögerungsverriegelten Schleife) auszeichnet.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung einen Frequenzmultiplizierer mit den Merkmalen des Patentanspruches 1.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung schafft also einen Frequenzmultiplizierer, der einen Phasendetektor zum Erfassen einer Phasendifferenz zwischen einem Eingangssignal und einem Rückkopplungssignal, ein Schleifen­ filter zum Ausgeben eines Steuersignales aufgrund der durch den Phasendetektor erfaßten Phasendifferenz, eine spannungsgesteuerte Verzögerungsleitung zum Verändern eines Verzögerungsverhältnisses des Eingangssignales und zum Ausgeben eines viertelgeteilten Signales gemäß dem Steuersignal von dem Schleifenfilter, ein erstes SR-Flipflop zum Empfangen eines Paares von früheren Ausgangssignalen, die durch 1/4 und 2/4 geteilt sind, von der spannungsgesteuerten Verzögerungseinheit und zum Ausgeben eines ersten Tastverhältnissignales, ein zweites SR-Flipflop zum Emp­ fangen von zwei Paaren von späteren Ausgangssignalen, die durch 3/4 und 4/4 geteilt sind, von der spannungsgesteuerten Verzöge­ rungseinheit und zum Ausgeben eines zweiten Tastverhältnissigna­ les und ein ODER-Gatter zum ODER-Verknüpfen der Ausgangssignale von den ersten und zweiten SR-Flipflops und zum Ausgeben eines Signales mit einem Tastverhältnis von 50% aufweist.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläu­ tert. Es zeigen:

Fig. 1 ein Blockdiagramm, das einen herkömmlichen Frequenzmulti­ plizierer veranschaulicht, der eine PLL (phasenverriegelte Schleife) verwendet,

Fig. 2 ein Diagramm, das einen herkömmlichen Frequenzmultipli­ zierer veranschaulicht, der eine DLL (verzögerungsverriegelte Schleife) verwendet,

Fig. 3 ein Blockdiagramm, das einen Frequenzmultiplizierer ver­ anschaulicht, der eine DLL gemäß der vorliegenden Erfindung ver­ wendet,

Fig. 4 ein Detailschaltungsdiagramm, das eine differentielle Verzögerungszelle in der Schaltung von Fig. 3 veranschaulicht, und

Fig. 5A und 5B Wellenformdiagramme von Ausgangssignalen von SR-Flipflops und Fig. 5C ein Wellenformdiagramm eines Ausgangs­ signales von einem ODER-Gatter in der Schaltung von Fig. 3.

Fig. 3 veranschaulicht einen erfindungsgemäßen Frequenzmulti­ plizierer, der eine DLL verwendet.

Wie darin gezeigt ist, umfaßt der erfindungsgemäße Frequenzmulti­ plizierer einen Phasendetektor 30 zum Erfassen einer Phasendiffe­ renz zwischen einem Eingangssignal und einem Rückkopplungssignal, ein Schleifenfilter 31 zum Ausgeben eines Steuersignales gemäß der durch den Phasendetektor 30 erfaßten Phasendifferenz, eine Spannungssteuerverzögerungsleitung 32 zum Verändern des Verzögerungsverhältnisses des Eingangssignales und zum Rückkop­ peln des Signales zum Phasendetektor 30 gemäß dem Steuersignal von dem Schleifenfilter 31, ein SR-Flipflop 33 zum Empfangen von zwei Paaren von früheren Ausgangssignalen von der spannungsgesteu­ erten Verzögerungsleitung 32 und zum Ausgeben eines Signales mit einem Tastverhältnis von 25%, ein SR-Flipflop 34 zum Empfangen von zwei Paaren von späteren Ausgangssignalen von der spannungsge­ steuerten Verzögerungsleitung 32 und zum Ausgeben eines Tastver­ hältnissignales von 25% und ein ODER-Gatter 35 zum ODER-Verknüp­ fen des Ausgangssignales von den SR-Flipflops 33 und 34 und zum Ausgeben eines Tastverhältnissignales von 50%.

Wie in Fig. 3 gezeigt ist, umfaßt die spannungsgesteuerte Verzö­ gerungsleitung 32 zwei differentielle Verzögerungszellen DDC1 und DDC2. Wie in Fig. 4 dargestellt ist, sind in jeder der differen­ tiellen Verzögerungszellen DDC1 und DDC2 zwei NMOS-Transistoren 1 und 2 parallel mit einer Stromquelle verbunden, die an Erde ange­ schlossen ist, und PMOS-Transistoren 3 und 4, die durch das Steu­ ersignal von dem Schleifenfilter 31 geschaltet sind, liegen paral­ lel zwischen der Versorgungsspannung Vcc und in Reihe jeweils zu den NMOS-Transistoren 1 und 2. Hier kann das Schleifenfilter 31 durch einen Kondensator ersetzt werden.

Der Betrieb des erfindungsgemäßen Frequenzmultiplizierers wird nunmehr anhand der begleitenden Zeichnungen beschrieben.

Wenn zunächst ein Signal mit einer Frequenz f1 eingegeben wird, so erfaßt der Phasendetektor 30 eine Phasendifferenz zwischen dem Eingangssignal und dem Rückkopplungssignal, und das Schleifen­ filter 31 gibt ein Steuersignal an die Spannungssteuerverzöge­ rungsleitung 32 entsprechend der erfaßten Phasendifferenz aus.

Die differentiellen Verzögerungszellen DDC1 und DDC2 der span­ nungsgesteuerten Verzögerungsleitung 32 sind durch das Steuersi­ gnal von dem Schleifenfilter 21 gesteuert, um so darin einen Grundverzögerungspegel einzustellen, wodurch die Frequenz des Signales von der spannungsgesteuerten Verzögerungsleitung 32 gesteuert wird.

Zusätzlich wird das Ausgangssignal von der spannungsgesteuerten Verzögerungsleitung 32 in den Phasendetektor 30 als das Rückkopp­ lungssignal eingegeben. Die obigen Prozesse werden wiederholt, bis die gesamte Schleife verriegelt ist.

Wenn hier das Eingangssignal und das rückgekoppelte Signal, ins­ besondere das Eingangssignal der differentiellen Verzögerungs­ zelle DDC1 und das Ausgangssignal von der spannungsgesteuerten Verzögerungsleitung 32 in der Phase verriegelt sind, liefert die spannungsgesteuerte Verzögerungsleitung 32 ein Signal, das durch Viertelteilen der Eingangssignalperiode erzeugt ist.

Insbesondere gibt die differentielle Verzögerungszelle DDC1 Signale von 1/4 und 1/2 von einer Eingangssignalperiode an das SR-Flipflop 33 aus, und die differentielle Verzögerungszelle DDC2 liefert Signale von 1/4 und 2/4 einer Eingangssignalperiode an das SR-Flipflop 34.

Zusätzlich empfängt das SR-Flipflop 33 ein Paar von Ausgangssignalen von der differentiellen Verzögerungszelle DDC1 der spannungs­ gesteuerten Verzögerungsleitung 32 und liefert ein Signal mit einem Tastverhältnis von 25%, wie dies in Fig. 5A gezeigt ist, und das SR-Flipflop 34 empfängt ein Paar von Ausgangssignalen von den differentiellen Verzögerungszellen DDC2 der Spannungssteuer­ verzögerungsleitung 32 und gibt ein Signal mit einem Tastverhält­ nis von 25% aus, wie dies in Fig. 5B gezeigt ist.

Daher unterwirft das ODER-Gatter 35 die Ausgangssignale von den SR-Flipflops 33 und 34 einer ODER-Verknüpfung, wobei jedes dieser Signale ein Tastverhältnis von 25% hat, und erzeugt ein in der Frequenz verdoppeltes Signal 2f1 mit einem Tastverhältnis von 50%.

Wie oben beschrieben ist, ist der erfindungsgemäße Frequenzmulti­ plizierer geeignet, den Aufbau der Schaltung zu vereinfachen, indem die DLL-Struktur anstelle der PLL-Struktur verwendet wird, und die Belastung des Schleifenfilters im Zusammenwirken mit der strukturellen Stabilität der DLL-Schaltung im Vergleich zu der zahlreiche Pole aufweisenden PLL zu verringern. Insbesondere ist es möglich, die Layout-Fläche zu reduzieren, indem ein Konden­ sator anstelle des Schleifenfilters verwendet wird.

Da ein spannungsgesteuerter Oszillator bzw. VCO nicht verwendet wird, wird bei der vorliegenden Erfindung zusätzlich der Schal­ tungsaufbau einfach, und Rauschen ist merklich verringert. Es ist möglich, das Tastverhältnisproblem des DLL-Frequenzmultiplizie­ rers zu vermeiden, indem der spannungsgesteuerte Oszillator VCO verwendet wird.

Weiterhin ist die Anzahl der erforderlichen Verzögerungszellen reduziert, indem differentiell Verzögerungszellen gebildet wer­ den, und es ist möglich, durch die differentielle Schaltung ein Versorgungsquellenrauschen auszuschließen.

Die Erfindung ermöglicht also einen Frequenzmultiplizierer, der sich durch einen vereinfachten Aufbau und eine erhöhte Betriebs­ stabilität durch Verwenden einer DLL (verzögerungsverriegelten Schleife) auszeichnet. Der Frequenzmultiplizierer umfaßt einen Phasendetektor zum Erfassen einer Phasendifferenz zwischen einem Eingangssignal und einem Rückkopplungssignal, ein Schleifenfil­ ter zum Ausgeben eines Steuersignales aufgrund der durch den Phasendetektor erfaßten Phasendifferenz, eine spannungsgesteu­ erte Verzögerungseinheit zum Verändern eines Verzögerungsverhält­ nisses des Eingangssignales und zum Ausgeben eines viertelgeteil­ ten Signales gemäß dem Steuersignal von dem Schleifenfilter, ein erstes SR-Flipflop zum Empfangen eines Paares von früheren Aus­ gangssignalen, die in 1/4- und 2/4-Periodensignale geteilt sind, von der spannungsgesteuerten Verzögerungseinheit und zum Ausgeben eines ersten Tastverhältnissignales, ein zweites SR-Flipflop zum Empfangen eines Paares von späteren Ausgangssignalen, die in 3/4- und 4/4-Periodensignale geteilt sind, von der spannungsgesteuer­ ten Verzögerungseinheit und zum Ausgeben eines zweiten Tastver­ hältnissignales und ein ODER-Gatter zum ODER-Verknüpfen der Ausgangssignale von dem ersten bzw. zweiten SR-Flipflop und zum Ausgeben eines Signales mit einem Tastverhältnis von 50%.

Claims (5)

1. Frequenzmultiplizierer, umfassend:
einen Phasendetektor (30) zum Erfassen einer Phasendifferenz zwischen einem Eingangssignal und einem Rückkopplungssignal,
ein Schleifenfilter (31) zum Ausgeben eines Steuersignales auf­ grund der durch den Phasendetektor (30) erfaßten Phasendifferenz,
eine spannungsgesteuerte Verzögerungseinheit (32) zum Verändern eines Verzögerungsverhältnisses des Eingangssignales und zum Ausgeben eines viertelgeteilten Signales gemäß dem Steuersignal von dem Schleifenfilter (31),
ein erstes SR-Flipflop (33) zum Empfangen eines Paares von frü­ heren Ausgangssignalen, die in 1/4 und 2/4 einer Eingangssignal­ periode geteilt sind, von der spannungsgesteuerten Verzögerungs­ einheit (32) und zum Ausgeben eines ersten Tastverhältnissigna­ les,
ein zweites SR-Flipflop (34) zum Empfangen eines Paares von spä­ teren Ausgangssignalen, die in 3/4 und 4/4 einer Eingangssignal­ periode geteilt sind, von der spannungsgesteuerten Verzögerungs­ leitung und zum Ausgeben eines zweiten Tastverhältnissignales, und
ein ODER-Gatter (35) zum ODER-Verknüpfen des ersten und zweiten Tastverhältnissignales von dem ersten bzw. zweiten SR-Flipflop (33, 34) und zum Ausgeben eines Signales mit einem Tastverhältnis von 50%.

2. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß die spannungsgesteuerte Verzögerungseinheit (32) zwei differen­ tielle Verzögerungszellen (DDC1, DDC2) aufweist.

3. Multiplizierer nach Anspruch 2, dadurch gekennzeichnet, daß die differentiellen Verzögerungszellen (DDC1, DDC2) aufweisen:
zwei NMOS-Transistoren (1, 2), die parallel zu einer Stromquelle (VSS) geschaltet sind, und
zwei parallele PMOS-Transistoren (3, 4), die gemäß dem Steuer­ signal von dem Schleifenfilter (31) geschaltet sind und jeweils in Reihe zwischen einer Versorgungsspannung (VCC) und den NMOS-Transistoren (1, 2) liegen.

4. Multiplizierer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Schleifenfilter (31) einen Kondensator aufweist.

5. Multiplizierer nach Anspruch 2, dadurch gekennzeichnet, daß die erste der differentiellen Verzögerungszellen (DDC1, DDC2) das Eingangssignal in 1/4- und 2/4-Periodensignale teilt, und daß die zweite der differentiellen Verzögerungszellen (DDC1, DDC2) das Eingangssignal in 3/4- und 4/4-Periodensignale teilt.