KR20120135805A - 표시장치와 그 구동 방법 - Google Patents

표시장치와 그 구동 방법 Download PDF

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 그 표시장치의 소스 드라이브 IC들 각각은 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하여, 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호를 락 상태의 로직 레벨로 출력한다. 상기 소스 드라이브 IC들 각각은 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 출력한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하여 클럭을 복원하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
소스 드라이브 IC들 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 락 신호를 로우 로직 레벨(Low logic level)로 반전시키고 마지막 소스 드라이브 IC는 반전된 락 신호를 타이밍 콘트롤러에 전송한다. 이 경우에, 타이밍 콘트롤러는 어느 소스 드라이브 IC의 클럭 복원회로가 언락(unlock)되었는지 알 수 없으므로 모든 소스 드라이브 IC들에 클럭 트레이닝 패턴 신호를 전송하여 소스 드라이브 IC들의 클럭 트레이닝을 재개한다.
소스 드라이브 IC들 중 어느 하나라도 내부 클럭에서 위상이 언락되어 락 신호의 논리가 반전되면 타이밍 콘트롤러는 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들에 재전송한다. 따라서, 소스 드라이브 IC들 중 어느 하나라도 위상과 주파수가 언락되면, 타이밍 콘트롤러는 소스 드라이브 IC들의 클럭 트레이닝 동작을 재개시키고 하이 로직 레벨의 락 신호(LOCK)가 피드백 입력되면 콘트롤 데이터와 비디오 데이터의 전송을 재개한다.
정전기(electrostatic discharge, ESD) 혹은 기타 다른 외부 요인에 의해 소스 드라이브 IC들 중 어느 하나라로 클럭 복원회로의 출력이 언락되면, 클럭 트레이닝 과정을 거쳐 클럭 복원회로의 출력이 고정될 때까지 최소 1 수평 기간 이상의 시간이 필요하다. 소스 드라이브 IC들은 클럭 트레이닝 과정에서 비정상적인 출력을 발생한다. 예를 들어, 입력 영상의 원본 이미지가 도 1a와 같을 때, 클럭 트레이닝 과정에서 발생되는 소스 드라이브 IC들의 비정상적인 출력 에 의해 도 1b와 같이 표시 이미지에서 1 수평 라인 이상의 비정상적인 가로 줄무늬 노이즈가 보여질 수 있다.
본 발명은 소스 드라이브 IC의 클럭 트레이닝 과정에서 나타나는 표시품질의 저하를 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러; 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함한다.
상기 소스 드라이브 IC들 각각은 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성한다.
상기 소스 드라이브 IC들 각각은 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하여, 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호를 락 상태의 로직 레벨로 출력한다.
상기 소스 드라이브 IC들 각각은 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 출력한다.
상기 소스 드라이브 IC들 각각은 상기 EPI 클럭과 상기 내부 마스크 신호를 비교하는 제1 비교기; 및 상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 제2 비교기를 포함한다.
상기 제1 비교기는 상기 EPI 클럭과 상기 내부 마스크 신호가 불일치할 때 인에이블 신호를 발생한다. 상기 제2 비교기는 상기 EPI 클럭과 상기 외부 마스크 신호가 불일치할 때 상기 락 신호를 언락 상태의 로직 레벨로 반전시킨다.
상기 소스 드라이브 IC들 각각은 상기 EPI 클럭과 상기 내부 마스크 신호를 비교하는 제1 비교기; 및 상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 제2 비교기를 포함한다.
상기 제1 및 제2 비교기들의 출력을 논리 연산하여 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 반전시킨다.
상기 소스 드라이브 IC들 각각은 상기 외부 마스크 신호와 상기 외부 마스크 신호를 동기시키는 위상차 보상기를 더 포함한다.
상기 외부 마스크 신호는 상기 내부 마스크 신호에 비하여 위상이 빠르다. 상기 소스 드라이브 IC들 각각은 상기 외부 마스크 신호의 위상을 지연시켜 상기 외부 마스크 신호의 위상을 상기 내부 마스크 신호와 동기시키는 위상차 보상기를 더 포함한다.
상기 표시장치의 구동 방법은 상기 소스 드라이브 IC들 각각에서 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성하는 단계; 상기 소스 드라이브 IC들 각각에서 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하는 단계; 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 소스 드라이브 IC들로부터 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호가 락 상태의 로직 레벨로 출력되게 하는 단계; 및 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 소스 드라이브 IC들로부터 상기 락(LOCK) 신호가 언락 상태의 로직 레벨로 출력되게 하는 단계를 포함한다.
본 발명은 EPI 인터페이스를 통해 수신한 EPI 클럭을 내부 마스크 신호와 비교하고 또한, 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 외부 마스크 신호와 비교하여 그 비교 결과에 따라 락 신호를 언락 상태로 반전시킨다. 따라서, 본 발명은 소스 드라이브 IC들 중 어느 하나라도 언락될 때 비교적 긴 시간에 걸쳐 실시되는 소스 드라이브 클럭 트레이닝으로 인하여 표시 품질이 저하되는 현상을 방지할 수 있다. 나아가, 본 발명은 락 피드백 신호 배선과 타이밍 콘트롤러의 락 피드백 신호 입력단자를 제거할 수 있다.
도 1a 및 도 1b는 EPI 인터페이스에서 글리치 파형으로 인하여 표시 이미지에서 나타나는 가로 줄무늬 노이즈의 일예를 보여 주는 도면들이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3은 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC의 CDR 회로를 보여 주는 도면이다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 5는 EPI 프로토콜에서 데이터의 1 패킷 길이를 예시한 도면이다.
도 6은 수평 블랭크 기간 동안 전송되는 EPI 신호들을 보여 주는 파형도이다.
도 7은 도 2에 도시된 소스 드라이브 IC들의 내부 회로 구성을 보여 주는 블록도이다.
도 8은 본 발명의 제1 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법을 보여 주는 파형도이다.
도 9는 본 발명의 제1 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.
도 10은 도 8 및 도 9와 같은 클럭과 마스크 신호 비교 방법에서 나타날 수 있는 표시 이미지의 점 불량을 예시한 도면이다.
도 11은 본 발명의 제2 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법을 보여 주는 파형도이다.
도 12는 본 발명의 제2 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.
도 13은 내부 마스크 신호와 외부 마스크 신호의 위상차 보상 방법을 보여 주는 파형도이다.
도 14 내지 도 16은 마스크 신호의 다양한 예들을 보여 주는 파형도들이다.
도 17은 본 발명의 제1 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 18은 본 발명의 제2 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 19는 본 발명의 제3 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 20은 본 발명의 제4 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 21은 본 발명의 제5 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 22는 본 발명의 제6 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 23은 도 17 내지 도 22에 도시된 비교기의 일 실시예를 상세히 보여 주는 회로도이다.
도 24는 도 17 내지 도 22에 도시된 비교기의 다른 실시예를 상세히 보여 주는 회로도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(PNL), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#4), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(PNL)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(PNL)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.
액정표시패널(PNL)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀의 화소전극에 공급한다. 액정표시패널(PNL)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(PNL)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
도 2에서, 실선은 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 2에서, 점선은 마지막 소스 드라이브 IC(SIC#4)와 타이밍 콘트롤러(TCON) 간에 연결된 락 피드백 신호 배선이다. 본 발명의 표시장치에서, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 클럭 트레이닝 신호 없이 후술하는 내부 클럭이 언락된 직후에 그 내부 클럭과 마스크 신호를 복원하는 기능을 포함한다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)은 클럭 트레이닝 신호를 수신하지 않고 내부 클럭과 마스크 신호를 복원할 수 있다. 그 결과, 도 2에서 점선으로 표시된 락 피드백 신호 배선과 타이밍 콘트롤러의 락 피드백 신호 입력단자가 생략될 수 있다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 접속된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC#1~SIC#4)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#4)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#4)에 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.
락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되는 EPI 클럭이 후술하는 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 중 적어도 하나와 일치할 때, 락 상태의 로직 레벨로 발생된다. 반면에, 락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되는 EPI 클럭이 후술하는 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 모두에 불일치할 때 언락 상태의 로직 레벨로 발생된다. 이하에서, 락 상태의 락 신호 로직 레벨은 하이(High, H) 로직 레벨로, 그리고 언락 상태의 락 신호 로직 레벨은 로우(Low, L) 로직 레벨로 설명된다. 락 상태의 락 신호 로직 레벨은 로우 로직 레벨로, 그리고 언락 상태의 락 신호 로직 레벨은 하이 로직 레벨로 설정될 수도 있다는 것에 주의하여야 한다.
타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면 콘틀롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다. 타이밍 콘트롤러(TCON)에 피드백되는 락 신호는 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로 출력이 언락된 경우에만 로우 로직 레벨로 반전된다.
소스 드라이브 IC들(SIC#1~SIC#4)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 클럭 복원회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 CDR 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC(SIC#1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 이 때문에, 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭이 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(PNL)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 회로는 EPI 클럭을 클럭 복원회로에 입력하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭들을 발생한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭들과 마스크 신호를 출력하고 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(PNL)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 데이터 배선쌍을 통해 수신되는 EPI 클럭의 유효성을 확인하기 위한 마스크 신호를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 마스크 신호의 펄스폭 구간 내에 EPI 클럭의 라이징 에지(rising edge)가 동기되면 그 EPI 클럭을 진위의 EPI 클럭으로 판정하여 그 EPI 클럭을 기준으로 하여 내부 클럭을 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 마스크 신호를 이웃하는 다른 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 이하에서 소스 드라이브 IC들(SIC#1~SIC#4) 각각의 내부에서 발생되는 마스크 신호를 내부 마스크 신호라 칭하고, 이웃한 소스 드라이브 IC로부터 수신된 마스크 신호를 외부 마스크 신호로 칭하기로 한다. 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 내부 마스크 신호와 외부 마스크 신호에 기초하여 타이밍 콘트롤러(TCON)로부터 수신되는 EPI 클럭을 검출한다.
소스 드라이브 IC들(SIC#1~SIC#4) 중 일부가 정전기 등 요부 요인에 의해 락 신호(LOCK)가 로우 로직 레벨로 변할 때 그 직후에 내부 마스크 신호와 외부 마스크 신호에 기초하여 내부 클럭 복원이 재개되고 락 신호(LOCK)를 하이 로직 레벨로 반전하거나 락 신호(LOCK)의 로직 레벨을 하이 로직 레벨로 유지한다. 따라서, 본 발명의 표시장치는 소스 드라이브 IC들(SIC#1~SIC#4) 중 일부라도 내부 클럭 신호가 언락될 때 발생되는 표시 품질 저하를 방지할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(PNL)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
도 3은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다. 도 3에 도시된 소스 드라이브 IC(SIC)는 소스 드라이브 IC들(SIC#1~SIC#4) 중에서 어느 하나를 의미하며 그 내부 회로는 CDR 회로를 나타낸다.
도 3을 참조하면, 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(TCON)는 내부 타이밍 제어신호 발생회로를 이용하여 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 포함한 콘트롤 데이터를 생성한다. 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력되는 클럭과 데이터(RGB)의 Timing을 Source DIC의 Gate IC의 Timing 에 맞게 재배열하고, 또 EPI전송을 위해 Data 신호 사이사이에 Clock을 Embedded하여 차신호쌍으로 변환하여 전송한다. 송신 버퍼(24)를 통해 차신호쌍으로 변환하여 전송한다. 차신호쌍은 데이터 배선쌍을 통해 전송된다.
소스 드라이브 IC(SIC)의 수신 버퍼(25)는 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 전송된 차 신호쌍을 수신한다. 소스 드라이브 IC(SIC)의 클럭 복원회로(26)는 수신된 EPI 클럭으로부터 내부 클럭을 복원하고, 샘플링 회로(27)는 내부 클럭에 따라 콘트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하고 락 피드백 신호 배선을 통해 하이 로직 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지되면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.
도 4에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되기 시작한 후 부터 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로의 출력이 락킹되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다. 1 수평기간은 액정표시패널(PNL)의 1 수평라인에 배열된 액정셀들에 데이터가 기입되는데 필요한 시간이다.
타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 로우 로직 레벨(L)의 락(LOCK) 신호가 입력될 때 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 락 신호와 내부 마스크 신호(IMSK)가 불일치할 때 외부 마스크 신호(EMSK)를 이용하여 내부 클럭의 복원 동작을 신속히 재개하고 락 신호(LOCK)를 하이 로직 레벨(H)로 반전한다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)의 초기화 동작 이후에는 로우 로직 레벨(L)의 락 신호(LOCK)가 타이밍 콘트롤러(TCON)에 피드백 입력되는 경우가 거의 없다.
도 5는 EPI 프로토콜에서 데이터의 1 패킷 길이를 예시한 도면이다.
도 5를 참조하면, EPI 프로토콜에서 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 데이터의 1 패킷은 다수의 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 입력 영상의 디지털 비디오 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간으로서 액정표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.
클럭 비트들은 이웃한 패킷들의 데이터 비트들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 할당될 수 있다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다.
EPI 프로토콜에서, 제1 단계(Phase-Ⅰ) 신호, 제2 단계(Phase-Ⅱ) 신호, 및 제3 단계(Phase-Ⅲ)는 도 6과 같이 수평 블랭크 기간(Horizontal blank period) 마다 소스 드라이브 IC들(SIC#1~SIC#4)에 전송된다. 도 6에서 "DE"는 호스트 시스템으로부터 타이밍 콘트롤러(TCON)로 전송되는 데이터 인에이블 신호(Data enable signal)로서, 그 펄스는 1 수평 기간의 주기를 가진다.
도 7은 소스 드라이브 IC들(SIC#1~SIC#4)의 내부 회로 구성을 보여 준다.
도 7을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 데이터 샘플링 및 직병렬 변환부(71), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(72), 및 출력회로(73) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(71)는 클럭 복원회로를 이용하여 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭(CLK)을 체배하거나 지연시켜 내부 클럭들을 복원하고 그 내부 클럭들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 입력 영상의 RGB 디지털 비디오 데이터 비트를 샘플링한다. 그리고 데이터 샘플링 및 직병렬 변환부(71)는 샘플링된 데이터 비트를 래치한 후에 동시에 출력함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(71)는 도 3에 도시된 CDR 회로를 포함한다. 또한, 데이터 샘플링 및 직병렬 변환부(71)는 마스크 신호를 발생하고 외부 마스크 신호를 이용하여 내부 클럭를 복원하기 위하여 도 17 내지 도 24에 도시된 회로들 중 어느 하나를 더 포함한다. 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 수신되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#4)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 표시장치가 액정표시장치가 아닌 경우에, 극성제어신호(POL)는 생략될 수 있다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(72)는 데이터 샘플링 및 직병렬 변환부(71)로부터 입력된 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(72)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.
출력회로(73)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링(Charge sharing)을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안, 소스 드라이브 IC들(SIC#1~SIC#4)에서 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 데이터라인들(D1~Dk)에 공급한다. 출력회로(73)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.
도 8 및 도 9는 본 발명의 제1 실시예에 따른 클럭과 마스크 신호 비교 방법을 설명하기 위한 도면들이다.
도 8 및 도 9를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4)은 타이밍 콘트롤러(TCON)로부터 EPI 클럭(CLK)이 수신되면 그 EPI 클럭(CLK)을 DLL(or PLL) 등의 Delay를 사용하여 내부 마스크 신호를 생성한다. (S1 및 S2) 이 마스크 신호는 다음 Packet의 EPI CLK을 Masking한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)을 내부 마스크 신호(IMSK)와 비교하여 그 내부 마스크 신호(IMSK)와 다음 Packet의 EPI 클럭(CLK)의 일치 여부를 판정한다.(S3 및 S4) 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 마스크 신호(IMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하면 내부 마스크 신호(IMSK)와 EPI 클럭(CLK)이 일치된 것으로 판단한다.
정전기 등 외부 요인에 의해 내부 마스크 신호(IMSK)가 발생되지 않거나 위상이 변하면, 도 8과 같이 EPI 클럭(CLK)과 내부 마스크 신호(IMSK)가 불일치 될 수 있다. 이 경우 소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)과 외부 마스크 신호(EMSK)를 비교하여 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)의 일치 여부를 판정한다.(S5 및 S6) 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)이 일치되면, 락 신호(LOCK)를 하이 로직 레벨(H)로 유지한다.(S7) 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)이 불일치하면, 내부 마스크 신호(IMSK) 비교 후 외부 마스크 신호(EMSK)도 일치하지 않을 경우에만 락 신호(LOCK)를 로우 로직 레벨(L)로 반전 시킨다.(S8)
한편, 외부 마스크 신호는 다수의 소스 드라이브 IC들로부터 생성된 2 이상의 마스크 신호들일 수 있다. 이 경우에, S5 내지 S8 단계에서 EPI 클럭은 복수의 외부 마스크 신호와 비교된다.
본 발명의 제1 실시예에 따른 클럭과 마스크 신호 비교 방법은 도 8 및 도 9와 같이 EPI 클럭(CLK)과 내부 마스크 신호(IMSK)가 불일치할 때, 그 직후에 EPI 클럭(CLK)과 외부 마스크 신호(EMSK)를 비교하여 내부 클럭 복원 동작을 재개하고 락 신호(LOCK)를 하이 로직 레벨(H)로 반전시킨다. 그 결과, 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 2 패킷 시간 내에서 내부 클럭의 복원이 재개된다. 2 패킷 시간 내에서 도 10의 우측 도면과 같이 표시 이미지에서 점(dot) 불량이 나타날 수 있으나 사용자는 점 불량의 크기가 매우 작고 그 점 불량이 나타나는 시간이 매우 짧기 때문에 거의 인식하지 못한다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 클럭과 마스크 신호 비교 방법을 설명하기 위한 도면들이다.
도 11 및 도 12를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4)은 타이밍 콘트롤러(TCON)로부터 EPI 클럭(CLK)이 수신되면 그 EPI 클럭(CLK)을 기준으로 내부 클럭을 복원하고 그 내부 클럭들을 이용하여 내부 마스크 신호(IMSK)를 생성한다.(S1 및 S2)
소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)을 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 모두와 비교하여 그 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 일치 여부를 판정한다.(S13 및 S14) 소스 드라이브 IC들(SIC#1~SIC#4)은 아래의 표 1과 같이 내부 마스크 신호(IMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하거나 외부 마스크 신호(EMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하거나, 혹은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하면 마스크 신호(IMSK, EMSK)와 EPI 클럭(CLK)이 일치된 것으로 판단한다.
Figure pat00001
소스 드라이브 IC들(SIC#1~SIC#4)은 표 1과 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 불일치하고 또한, EPI 클럭(CLK)이 외부 마스크 신호(EMSK)와 불일치한 경우에만 락 신호(LOCK)를 로우 레벨(L)로 반전시킨다.(S15) 반면에, 소스 드라이브 IC들(SIC#1~SIC#4)은 표 1과 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 EPI 클럭(CLK) 중 어느 하나라도 일치하면 락 신호(LOCK)를 하이 레벨(H)로 유지한다.(S16)
한편, 외부 마스크 신호는 다수의 소스 드라이브 IC들로부터 생성된 2 이상의 마스크 신호들일 수 있다. 이 경우에, S13 내지 S16 단계에서 EPI 클럭은 복수의 외부 마스크 신호와 비교된다.
본 발명의 제2 실시예에 따른 클럭과 마스크 신호 비교 방법은 도 11 및 도 12와 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 중 어느 하나라도 일치하면 내부 클럭의 복원 동작을 유지한다. 이와 동시에, 본 발명의 제2 실시예에 따른 표시장치의 구동 방법은 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 EPI 클럭(CLK) 모두에 불일치한 경우에만 락 신호(LOCK)를 로우 로직 레벨로 반전시킨다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)은 대부분의 경우에서 정상적인 내부 클럭 복원 동작을 수행하고 락 신호를 언락 상태로 전환하지 않는다. 그 결과, 정전기 등에 의해 마스크 신호의 펄스가 발생되지 않거나 위상이 변할 때 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 트레이닝 과정으로 인하여 표시 품질이 저하되는 현상이 최소화될 수 있다.
내부 마스크 신호(IMSK)는 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 생성되는 반면, 외부 마스크 신호(EMSK)는 이웃한 소스 드라이브 IC로부터 수신되는 마스크 신호이다. 예를 들어, N(N은 자연수) 번째 소스 드라이브 IC는 내부 마스크 신호(IMSK)를 생성하고 N+1 번째 또는 N+1 번째 소스 드라이브 IC로부터 외부 마스크 신호(EMSK)를 입력 받는다.
외부 마스크 신호(EMSK)는 도 2와 같이 기생 저항과 기생 용량값을 갖는 전송 라인을 통해 이웃한 다른 소스 드라이브 IC로 전송되므로 내부 마스크 신호(IMSK)에 비하여 지연될 수 있다. 외부 마스크 신호(EMSK)의 전압은 TTL(transistor transistor logic)로 전송되므로 위상 지연이 작지 않다. 소스 드라이브 IC들(SIC#1~SIC#4)을 가깝게 배치하여 전송 라인을 짧게 하면 외부 마스크 신호(EMSK)의 지연을 줄일 수 있다.
EPI 인터페이스는 신호 전송 주파수가 기존의 다른 인터페이스에 비하여 높기 때문에 외부 마스크 신호(EMSK)와 내부 마스크 신호(IMSK)의 위상차가 크다면 그 위상차로 인하여 소스 드라이브 IC들(SIC#1~SIC#4)의 내부 클럭 복원 동작과 락 체크 동작에서 오동작할 수 있다. 따라서, 본 발명은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상차가 큰 경우에 그 위상차를 보상하는 방법을 제안한다.
도 13은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상차 보상 방법을 보여 주는 파형도이다.
도 13을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 내부 마스크 신호(IMSK) 보다 위상이 빠른 펄스를 외부 마스크 신호(EMSK)로서 이웃한 다른 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 내부에서 생성된 내부 마스크 신호(IMSK)보다 위상이 빠른 외부 마스크 신호(EMSK)를 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)의 위상을 내부 마스크 신호(IMSK)와의 위상차 만큼 지연시켜 외부 마스크 신호(EMSK)와 내부 마스크 신호(IMSK)와 동기시킨다.
소스 드라이브 IC들(SIC#1~SIC#4)은 도 14 내지 도 16과 같이 클럭 복원회로에 의해 복원된 내부 클럭들을 이용하여 내부 마스크 신호(IMSK)를 생성할 수 있다.
도 14 내지 도 16은 내부 마스크 신호(IMSK)의 다양한 예들을 보여 주는 파형도들이다.
소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로는 전술한 바와 같이 PLL 또는 DLL과 같은 클럭 발생회로를 포함할 수 있다. 도 14 내지 도 16에 예시된 내부 클럭(DLL CLK, Latch CLK)은 발생회로는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)을 기준으로 생성된 DLL 클럭이다. 내부 클럭은 DLL 클럭으로 한정되는 것이 아니라, PLL 클럭으로 생성될 수 있다는 것에 주의하여야 한다. 예컨대, 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 생성되는 내부 클럭은 EPI 인터페이스를 통해 수신된 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭(CLK)을 기준 클럭으로 DLL 또는 PLL에 입력함으로써 생성될 수 있다.
내부 마스크 신호(IMSK)는 DLL 클럭들 중에서 도 14와 같이 M(M은 자연수)-1 번째 DLL 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 DLL 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-3 번째 DLL 클럭의 라이징 에지에 동기하여 라이징되고, M-1 번째 DLL 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 DLL 클럭들의 위상차에 따라 조절될 수 있고, 도 14와 같이 2 UI로 설정될 수 있다.
본 발명은 콘트롤 데이터와 디지털 비디오 데이터의 샘플링 타이밍이 보다 정확하게 되도록 DLL 클럭을 래치하여 소정 시간 지연시킬 수 있다. DLL 클럭으로부터 지연된 래치 클럭(Latch CLK)의 라이징 에지는 콘트롤 데이터와 디지털 비디오 데이터 비트의 중심(center)에 동기된다. 내부 마스크 신호(IMSK)는 래치 클럭들(Latch CLK) 중에서 도 15와 같이 M-2 번째 래치 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-4 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 라이징되고, M-1 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 래치 클럭들의 위상차에 따라 조절될 수 있고, 도 15와 같이 3 UI로 설정될 수 있다.
내부 마스크 신호(IMSK)는 래치 클럭들(Latch CLK) 중에서 도 16과 같이 M-1 번째 래치 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-3 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 라이징되고, M 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 래치 클럭들의 위상차에 따라 조절될 수 있고, 도 16과 같이 2 UI로 설정될 수 있다.
마스크 신호의 생성 방법은 도 14 내지 도 16에 한정되지 않는다. 예를 들어, 마스크 신호들(IMSK, EMSK)는 DLL 클럭(또는 PLL 클럭) 중 어느 하나와 래치 클럭 중 어느 하나에 기초하여 생성될 수 있다.
도 17은 본 발명의 제1 실시예에 따른 소스 드라이브 IC의 클럭 복원회로(26)를 상세히 보여 주는 블록도이다.
도 17을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 마스크 신호 발생기(104) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력 받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다. 여기서, IMSK(N)은 N 번째 소스 드라이브 IC 내에서 발생되는 내부 마스크 신호를 의미한다. EMSK(N-1)은 N-1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N+1)은 N+1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N-1)와 EMSK(N+1) 중 하나 이상이 외부 마스크 신호로서 비교기(100)에 입력될 수 있다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 도 14와 같은 방법으로 그 내부 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.
도 18은 본 발명의 제2 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 18을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다.
마스크 신호 발생기(104)는 래치 클럭 발생기(106)로부터 래치 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 도 15 또는 도 16과 같은 방법으로 래치 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.
도 19는 본 발명의 제3 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 19를 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다.
마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭을 입력 받고 또한, 래치 클럭 발생기(106)로부터 래치 클럭들을 입력받는다. 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 클럭들 중 선택된 하나의 클럭과, 래치 클럭들 중 선택된 하나의 클럭을 이용하여 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.
도 20 내지 도 22는 도 13과 같은 위상차 보상 방법이 적용된 클럭 복원회로들의 예를 보여 준다.
도 20은 본 발명의 제4 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 20을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다. 여기서, IMSK(N)은 N 번째 소스 드라이브 IC 내에서 발생되는 내부 마스크 신호를 의미한다. EMSK(N-1)은 N-1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N+1)은 N+1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N-1)와 EMSK(N+1) 중 하나 이상이 외부 마스크 신호로서 비교기(100)에 입력될 수 있다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 도 14와 같은 방법으로 그 내부 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 내부 마스크 신호(IMSK(N)) 보다 위상이 빠른 내부 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.
위상차 보상기(108)는 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 입력받고 또한, 이웃한 다른 소스 드라이브 IC로부터 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 입력받는다. 외부 마스크 신호(EMSK(N-1), EMSK(N+1))는 내부 마스크 신호(IMSK(N))에 비하여 위상이 빠른 펄스로서 위상차 보상기(108)에 입력된다. 위상차 보상기(108)는 도 13과 같이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))를 비교하여 그 위상차만큼 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 지연시켜 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))의 위상을 동기시킨다.
도 21은 본 발명의 제5 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 21을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다.
마스크 신호 발생기(104)는 래치 클럭 발생기(106)로부터 래치 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 그 래치 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 내부 마스크 신호(IMSK(N)) 보다 위상이 빠른 내부 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.
위상차 보상기(108)는 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 입력받고 또한, 이웃한 다른 소스 드라이브 IC로부터 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 입력받는다. 외부 마스크 신호(EMSK(N-1), EMSK(N+1))는 내부 마스크 신호(IMSK(N))에 비하여 위상이 빠른 펄스로서 위상차 보상기(108)에 입력된다. 위상차 보상기(108)는 도 13과 같이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))를 비교하여 그 위상차만큼 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 지연시켜 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))의 위상을 동기시킨다.
도 22는 본 발명의 제6 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 22를 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다.
비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.
비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.
래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다.
마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭을 입력 받고 또한, 래치 클럭 발생기(106)로부터 래치 클럭들을 입력받는다. 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 클럭들 중 선택된 하나의 클럭과, 래치 클럭들 중 선택된 하나의 클럭을 이용하여 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 마스크 신호(IMSK) 보다 위상이 빠른 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.
위상차 보상기(108)는 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 입력받고 또한, 이웃한 다른 소스 드라이브 IC로부터 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 입력받는다. 외부 마스크 신호(EMSK(N-1), EMSK(N+1))는 내부 마스크 신호(IMSK(N))에 비하여 위상이 빠른 펄스로서 위상차 보상기(108)에 입력된다. 위상차 보상기(108)는 도 13과 같이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))를 비교하여 그 위상차만큼 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 지연시켜 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))의 위상을 동기시킨다.
도 23은 비교기(100)의 일 실시예를 상세히 보여 주는 회로도이다. 도 23에 도시된 비교기(100)는 도 8 및 도 9와 같이 내부 마스크 신호(IMSK)의 우선 순위를 높게 설정한 비교 방법을 처리한다.
도 23을 참조하면, 비교기(100)는 제1 비교기(110), 제2 비교기(112), OR 게이트(114) 등을 포함한다.
제1 비교기(110)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 내부 마스크 신호(IMSK(N))를 비교한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 OR 게이트(114)의 제1 입력단자에 입력한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 OR 게이트(114)의 제1 입력단자에 입력하고 제2 비교기(112)를 인에이블시키기 위한 인에이블 신호를 제2 비교기(112)의 인에이블 단자에 입력한다.
제2 비교기(112)는 제1 비교기(110)로부터 입력되는 인에이블 신호에 의해 인에이블되어 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 비교한다. 제2 비교기(112)에는 위상차 보상기(108)의 출력이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))으로서 입력될 수 있다.
제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.
OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 내부 클럭 발생기(102)에 입력한다. 따라서, OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 중 어느 하나라도 하이 로직 레벨이면 내부 클럭 발생기(102)의 기준 클럭 입력 단자에 하이 로직 레벨 신호를 입력한다.
도 24는 비교기(100)의 다른 실시예를 상세히 보여 주는 회로도이다. 도 24에 도시된 비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)을 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 모두와 비교하는 비교 방법을 처리한다.
도 24를 참조하면, 비교기(100)는 제1 비교기(110), 제2 비교기(112), 제1 OR 게이트(114), 제2 OR 게이트(116) 등을 포함한다.
제1 비교기(110)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 내부 마스크 신호(IMSK(N))를 비교한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 제1 OR 게이트(114)의 제1 입력단자에 입력한다. 이와 동시에, 제1 비교기(110)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 하이 로직 레벨 신호를 제2 OR 게이트(116)의 제1 입력단자에 입력한다.
제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 제1 OR 게이트(114)의 제1 입력단자에 입력한다. 이와 동시에, 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 제2 OR 게이트(116)의 제1 입력단자에 입력한다.
제2 비교기(112)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 비교한다. 제2 비교기(112)에는 위상차 보상기(108)의 출력이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))으로서 입력될 수 있다.
제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 제1 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 하이 로직 레벨 신호를 제2 OR 게이트(116)의 제2 입력단자에 입력한다.
제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 제1 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 제2 OR 게이트(116)의 제2 입력단자에 입력한다.
제1 OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 내부 클럭 발생기(102)에 입력한다. 따라서, OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 중 어느 하나라도 하이 로직 레벨이면 내부 클럭 발생기(102)의 기준 클럭 입력 단자에 하이 로직 레벨 신호를 입력한다.
제2 OR 게이트(116)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 락 신호(LOCK)로서 출력한다. 따라서, 제2 OR 게이트(116)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 모두가 로우 로직 레벨일 때에만 락 신호(LOCK)를 로우 로직 레벨로 반전시키는 반면, 그 이외의 다른 경우에 락 신호(LOCK)를 하이 로직 레벨로 유지한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC#1~SIC#4 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 100 : 비교기
102 : 내부 클럭 발생기 104 : 마스크 신호 발생기
106 : 래치 클럭 발생기 108 : 위상차 보상기

Claims (9)

  1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널;
    EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러;
    상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하고,
    상기 소스 드라이브 IC들 각각은 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성하고,
    상기 소스 드라이브 IC들 각각은 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하여, 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호를 락 상태의 로직 레벨로 출력하는 반면,
    상기 소스 드라이브 IC들 각각은 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 출력하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 EPI 클럭과 상기 내부 마스크 신호를 비교하는 제1 비교기; 및
    상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 제2 비교기를 포함하고,
    상기 제1 비교기는 상기 EPI 클럭과 상기 내부 마스크 신호가 불일치할 때 인에이블 신호를 발생하고,
    상기 제2 비교기는 상기 EPI 클럭과 상기 외부 마스크 신호가 불일치할 때 상기 락 신호를 언락 상태의 로직 레벨로 반전시키는 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 EPI 클럭과 상기 내부 마스크 신호를 비교하는 제1 비교기; 및
    상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 제2 비교기를 포함하고,
    상기 제1 및 제2 비교기들의 출력을 논리 연산하여 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 반전시키는 것을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 외부 마스크 신호와 상기 외부 마스크 신호를 동기시키는 위상차 보상기를 더 포함하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 외부 마스크 신호는 상기 내부 마스크 신호에 비하여 위상이 빠른 것을 특징으로 하는 표시장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 외부 마스크 신호의 위상을 지연시켜 상기 외부 마스크 신호의 위상을 상기 내부 마스크 신호와 동기시키는 위상차 보상기를 더 포함하는 것을 특징으로 하는 표시장치.
  7. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널, EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러, 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하는 표시장치의 구동 방법에 있어서,
    상기 소스 드라이브 IC들 각각에서 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성하는 단계;
    상기 소스 드라이브 IC들 각각에서 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하는 단계;
    상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 소스 드라이브 IC들로부터 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호가 락 상태의 로직 레벨로 출력되게 하는 단계; 및
    상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 소스 드라이브 IC들로부터 상기 락(LOCK) 신호가 언락 상태의 로직 레벨로 출력되게 하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
  8. 제 7 항에 있어서,
    상기 락(LOCK) 신호가 언락 상태의 로직 레벨로 출력되게 하는 단계는,
    상기 EPI 클럭과 상기 내부 마스크 신호가 불일치할 때 상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 단계;
    상기 EPI 클럭과 상기 외부 마스크 신호가 불일치할 때 상기 락 신호를 언락 상태의 로직 레벨로 반전시키는 것을 특징으로 하는 표시장치의 구동 방법.
  9. 제 7 항에 있어서,
    상기 외부 마스크 신호와 상기 외부 마스크 신호를 동기시키는 단계를 더 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
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