KR20080062810A

KR20080062810A - 데이터 전송 장치 및 이를 이용한 액정 표시 장치

Info

Publication number: KR20080062810A
Application number: KR1020060138933A
Authority: KR
Inventors: 강필성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2006-12-29
Filing date: 2006-12-29
Publication date: 2008-07-03

Abstract

본 발명은 해상도 및 데이터의 비트 수가 증가하게 됨에 따라 늘어나는 신호 전송 라인의 수를 줄이기 위한 데이터 전송 장치 및 이를 이용한 액정 표시 장치를 제공한다. 액정 표시 장치는 게이트 라인들과 데이터 라인들이 서로 교차로 배열된 액정 패널과, 외부로부터 디지털 비디오 데이터를 공급받아 병렬로 출력하는 타이밍 콘트롤러, 타이밍 콘트롤러로부터 출력되는 병렬의 디지털 비디오 데이터를 수신받는 페럴 인터페이스 수신부와, 병렬의 디지털 비디오 데이터를 TTL 인터페이스 방식으로 전환하는 데이터 포맷 전환부, 및 데이터 포맷 전환부를 통해 전환된 디지털 비디오 데이터를 병렬로 송신하는 페럴 인터페이스 송신부를 포함하는 데이터 전송 장치, 및 페럴 인터페이스 송신부로부터 송신받은 디지털 비디오 데이터를 액정 패널의 데이터 라인들에 공급하는 데이터 드라이버를 포함한다.

액정 표시 장치, 데이터 전송 장치, 인터페이스, TTL, LVDS

Description

데이터 전송 장치 및 이를 이용한 액정 표시 장치{APPARATUS FOR TRANSMITTING DATA AND LIQUID CRYSTAL DISPLAY USING THE SAME}

도 1은 종래 기술에 따른 액정 표시 장치를 나타낸 도면이다.

도 2는 종래 기술에 따른 액정 표시 장치에서 데이터 드라이버로 전송되는 비디오 데이터를 TTL 인터페이스 방식으로 전환한 데이터 구조를 나타낸 도면이다.

도 3은 종래 기술에 따른 액정 표시 장치에서 데이터 드라이버로 전송되는 비디오 데이터를 Mini-LVDS 인터페이스 방식으로 전환한 데이터 구조를 나타낸 도면이다.

도 4는 본 발명의 실시예에 따른 데이터 전송 장치를 이용한 액정 표시 장치를 나타낸 구성도이다.

도 5는 본 발명의 실시예에 따른 데이터 전송 장치의 세부 구성도이다.

도 6은 본 발명의 실시예에 따른 데이터 전송 장치의 신호 전송 라인을 나타낸 도면이다.

도 7은 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 10비트 데이터의 전송 포맷을 나타낸 데이터 구조이다.

도 8은 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 12비트 데이터의 전송 포맷을 나타낸 데이터 구조이다.

도 9는 본 발명의 실시예에 따른 데이터 전송 방식과 기존 데이터 전송 방식을 비교하여 나타낸 표이다.

(도면의 주요부분에 대한 부호의 설명)

120: 액정 패널 140: 데이터 드라이버

150: 데이터 전송 장치 152: 페럴 인터페이스 수신부

154: 데이터 포맷 전환부 156: 페럴 인터페이스 송신부

160: 게이트 드라이버 180: 타이밍 콘트롤러

본 발명은 액정 표시 장치에 관한 것으로, 더욱 상세하게는 액정 표시 장치에 인가되는 디지털 비디오 데이터의 전송 방식을 전환하여 데이터 신호 전송 라인의 수를 줄인 데이터 전송 장치 및 이를 이용한 액정 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치(Liquid Crystal Display: LCD)는 전계 생성 전극이 각각 형성되어 있는 상부 기판 및 하부 기판을 서로 대향되게 배치하고, 두 기판 사이에 액정층을 형성한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정층의 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 광 투과율을 조절하여 화상을 표현하는 장치이다.

도 1에 도시된 바와 같이, 액정 표시 장치는 화상을 표시하는 액정 패널(2)과, 액정 패널(2)의 데이터 라인들(DL1 내지 DLm)에 데이터 신호를 공급하기 위한 데이터 드라이버(4), 액정 패널(2)의 게이트 라인들(GL1 내지 GLn)에 스캔 신호를 공급하기 위한 게이트 드라이버(6), 시스템(10)으로부터 공급되는 동기신호들(H,V,DE)을 이용하여 데이터 드라이버(4)와 게이트 드라이버(6)를 제어하기 위한 각각의 제어 신호들을 생성하는 타이밍 콘트롤러(8)로 구성된다.

여기서, 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공되는 데이터 제어신호(DCS)에 응답하여 디지털 비디오 신호(RGB)를 데이터 라인들(DL1 내지 DLm)에 공급한다.

그리고, 시스템(10)은 수평/수직 동기신호(H,V), 클럭신호(CLK) 및 데이터 인에이블 신호(DE) 등을 타이밍 콘트롤러(8)로 공급한다.

이때, 시스템(10)은 저전압 차등 신호(Low Voltage Differential Signal: LVDS) 인터페이스를 이용하여 병렬의 디지털 데이터를 직렬 데이터로 압축한 후 타이밍 콘트롤러(8)로 공급한다.

그러면, 타이밍 콘트롤러(8)는 시스템(10)으로부터 공급된 직렬의 디지털 비디오 데이터를 병렬 데이터(RGB데이터)로 복원하여 데이터 드라이버(4)로 공급한다.

이때, 타이밍 콘트롤러(8)는 시스템(10)으로부터 공급되는 직렬의 디지털 비디오 데이터를 병렬 데이터로 정렬하기 위해 TTL 인터페이스 방식이나, 시리얼 인 터페이스 방식(예컨대, RSDS방식, Mini-LVDS방식, PPDS방식, WhisperBus방식)을 이용할 수 있다.

도 2에 도시된 바와 같이 10비트의 데이터에 대하여 종래 기술에 따른 TTL 인터페이스 방식을 이용하여 전송하게 되면, 클럭(CLK)의 에지(edge)마다 데이터를 래치(latch)하는 포맷을 가지며, 데이터의 신호 전송 라인 하나당 2페어(pair)를 가진다. 그리고, 2클럭마다 2개의 데이터 정보를 모두 래치하는 구조를 갖는다.

즉, R데이터와 G데이터 및 B데이터가 각각 2비트씩 병렬로 정렬되는 구조이다.

이와 같은 TTL 인터페이스 방식을 이용하여 하나의 데이터 정보를 전송하기 위해서는 도시된 바와 같이 클럭(CLK)을 전송하기 위한 하나의 신호 라인을 포함하여 모두 16개의 신호 전송 라인이 구비되어야 한다.

만약, 12비트의 데이터를 종래 기술에 따른 TTL 인터페이스 방식으로 전환하게 되면, 데이터 신호를 전송하기 위한 전송 라인과 클럭(CLK)을 전송하기 위한 전송 라인을 모두 포함하여 총 19개의 신호 전송 라인이 필요하다.

도 3에 도시된 바와 같이 Mini-LVDS 인터페이스 방식은, 2개의 데이터 정보 (또는 2개의 데이터 라인)를 조합하여 구동하는 구조이며, 4클럭 마다 10비트의 데이터를 모두 래치하는 구조이다.

그리고, R데이터와 G데이터 및 B데이터를 전송하기 위한 신호 전송 라인은 차등 신호 구현을 위해 정극성(+) 부극성(-) 2개의 라인으로 구성된다.

따라서, 10비트의 데이터를 종래 기술에 따른 Mini-LVDS 인터페이스 방식에 따라 전환하게 되면, 순수 데이터만을 전송하기 위한 신호 전송 라인 16개와, 순수 데이터를 동기시키기 위해 클럭을 전송하는 신호 전송 라인 2개를 포함하여, 총 18개의 신호 전송 라인이 필요하다.

만약, 12비트의 데이터를 종래 기술에 따른 Mini-LVDS 인터페이스 방식에 따라 전환하게 되면, 데이터 신호를 전송하기 위한 전송 라인과 클럭(CLK)을 전송하기 위한 전송 라인을 모두 포함하여 총 22개의 신호 전송 라인이 구비되어야 할 것이다.

그런데, 최근 들어 액정 표시 장치의 고해상도가 요구됨에 따라, 해상도를 높이기 위해 데이터의 비트 수가 증가하게 될 수 밖에 없다.

데이터 비트 수가 증가하게 되면 데이터 라인 수가 늘어나게 되는데, 앞서 설명한 TTL 인터페이스 방식이나 Mini-LVDS 인터페이스 방식을 이용하면 비트 수가 증가함에 따라 신호 전송 라인이 기하 급수적으로 증가하게 된다.

즉, TTL 인터페이스 방식의 경우, 10비트의 데이터를 전송하기 위한 신호 전송 라인의 수는 16개이고, 12비트의 데이터를 전송하기 위한 신호 전송 라인의 수는 19개이다.

Mini-LVDS 인터페이스 방식의 경우, 10비트의 데이터를 전송하기 위한 신호 전송 라인의 수는 18개이고, 12비트의 데이터를 전송하기 위한 신호 전송 라인의 수는 22개이다.

이와 같이 신호 전송 라인이 증가하게 되면 설계시 설계 면적이 커지게 되고, 단품 저항들을 사용하는 경우 부품수가 증가하게 되는데 비교적 협소한 면적에 이를 수용하기가 제한적인 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 해상도 및 데이터의 비트 수가 증가하게 됨에 따라 늘어나는 신호 전송 라인의 수를 줄이기 위한 데이터 전송 장치 및 이를 이용한 액정 표시 장치를 제공하고자 하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 전송 장치는, 병렬의 디지털 비디오 데이터를 수신받는 페럴 인터페이스 수신부, 상기 병렬의 디지털 비디오 데이터를 TTL 인터페이스 방식으로 전환하되, 상기 병렬의 디지털 비디 오 데이터의 신호 전송 라인 하나당 3페어(pairs)를 이루도록 정렬하는 데이터 포맷 전환부, 및 상기 데이터 포맷 전환부를 통해 전환된 디지털 비디오 데이터를 병렬로 송신하는 페럴 인터페이스 송신부를 포함한다.

이때, 상기 페럴 인터페이스 수신부에 수신되는 디지털 비디오 데이터가 n비트일 경우, 상기 페럴 인터페이스 송신부를 통해 출력되는 디지털 비디오 데이터의 신호 전송 라인의 수는 n+1 개인 것을 특징으로 한다.

상기 데이터 포맷 전환부는 R데이터, G데이터, B데이터를 하나의 신호 전송 라인에 한 비트씩 직렬로 정렬하고, 직렬로 정렬된 R데이터, G데이터, B데이터들을 병렬로 출력하는 것을 특징으로 한다.

상기 페럴 인터페이스 송신부는 3클럭(clock) 주기마다 두 개의 데이터 정보가 출력되는 것을 특징으로 한다.

상기 페럴 인터페이스 송신부는 클럭의 에지(edge)마다 데이터를 래치(latch)하는 것을 특징으로 한다.

상기 페럴 인터페이스 송신부는 상기 디지털 비디오 데이터의 비트 수에 관계없이 동일한 전송 주파수를 갖는 것을 특징으로 한다.

본 발명에 따른 액정 표시 장치는, 게이트 라인들과 데이터 라인들이 서로 교차로 배열된 액정 패널, 외부로부터 디지털 비디오 데이터를 공급받아 병렬로 출력하는 타이밍 콘트롤러, 상기 타이밍 콘트롤러로부터 출력되는 병렬의 디지털 비디오 데이터를 수신받는 페럴 인터페이스 수신부와, 상기 병렬의 디지털 비디오 데이터를 TTL 인터페이스 방식으로 전환하되, 상기 병렬의 디지털 비디오 데이터의 신호 전송 라인 하나당 3페어(pairs)를 이루도록 정렬하는 데이터 포맷 전환부, 및 상기 데이터 포맷 전환부를 통해 전환된 디지털 비디오 데이터를 병렬로 송신하는 페럴 인터페이스 송신부를 포함하는 데이터 전송 장치, 및 상기 페럴 인터페이스 송신부로부터 송신받은 디지털 비디오 데이터를 상기 액정 패널의 데이터 라인들에 공급하는 데이터 드라이버를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 데이터 전송 장치 및 이를 이용한 액정 표시 장치를 설명한다.

본 발명의 실시예에 따른 액정 표시 장치는 화상을 표시하는 액정 패널(120)과, 액정 패널(120)의 데이터 라인들(DL1 내지 DLm)에 데이터 신호를 공급하기 위한 데이터 드라이버(140), 액정 패널(120)의 게이트 라인들(GL1 내지 GLn)에 스캔 신호를 공급하기 위한 게이트 드라이버(160), 외부의 시스템으로부터 공급되는 동기신호들(H,V,DE)을 이용하여 데이터 드라이버(140)와 게이트 드라이버(160)를 제어하기 위한 제어 신호들을 생성하는 타이밍 콘트롤러(180), 및 타이밍 콘트롤 러(180)에서 데이터 드라이버(140)로 전송되는 데이터(R1G1B1)를 소정의 인터페이스 방식으로 재정렬하는 데이터 전송 장치(150)를 포함한다.

액정 패널(120)은 데이터 라인들(DL1 내지 DLm) 및 게이트 라인들(GL1 내지 GLn)의 교차부에 매트릭스 형태로 배치된 다수의 액정셀(Clc)을 구비한다.

그리고, 액정셀(Clc) 각각에 형성된 박막트랜지스터(Thin Film Transistor: TFT)는 게이트 라인들(GL1 내지 GLn)로부터 공급되는 스캔 신호에 응답하여 데이터 라인들(DL1 내지 DLm)로부터 공급되는 데이터 신호를 액정셀(Clc)로 공급한다. 이와 같은 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성되고, 스토리지 캐패시터(Cst)는 액정셀(Clc)의 전압을 일정하게 유지시킨다.

데이터 드라이버(140)는 타이밍 컨트롤러(180)로부터 제공되는 데이터 제어신호(DCS)에 응답하여 디지털 비디오 신호(R1'G1'B1')를 데이터 라인들(DL1 내지 DLm)에 공급한다.

게이트 드라이버(160)는 타이밍 컨트롤러(180)로부터 제공되는 게이트 제어신호(GCS)에 응답하여 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급하여 데이터 신호가 공급된 액정 패널(120)의 수평 라인을 선택한다.

타이밍 콘트롤러(180)는 외부의 시스템으로부터 입력되는 수직/수평 동기신호(H,V), 클럭신호(CLK) 및 데이터 인에이블 신호(DE) 등을 이용하여 게이트 드라이버(160) 및 데이터 드라이버(140)를 제어하기 위한 데이터 제어신호(DCS) 및 게이트 제어신호(GCS)를 생성한다.

그리고, 타이밍 콘트롤러(180)는 외부의 시스템으로부터 공급되는 직렬의 디 지털 비디오 데이터(R0G0B0)들을 병렬의 디지털 비디오 데이터(R1G1B1)들로 변환하여 데이터 드라이버(140) 측으로 공급한다.

데이터 전송 장치(150)는 타이밍 콘트롤러(180)로부터 공급되는 병렬의 디지털 비디오 데이터(R1G1B1)들을 TTL 인터페이스 방식에 따라 전환하되, 병렬의 디지털 비디오 데이터(R1G1B1)들을 전송하기 위한 신호 전송 라인 하나당 3페어(pairs)를 이루도록 정렬한다.

즉, 디지털 비디오 데이터들이 신호 전송 라인 하나당 각 R데이터, G데이터, B데이터의 한 비트씩 3비트가 한 쌍을 이루도록 정렬된다.

따라서, 타이밍 콘트롤러(180)로부터 공급되는 병렬의 디지털 비디오 데이터(R1G1B1)의 비트 수가 n일 때, 데이터 전송 장치(150)를 거쳐 출력되는 디지털 비디오 데이터(R1'G1'B1')의 신호 전송 라인의 수는 (n+1)개가 된다. 이에 대한 상세 설명은 하기에서 설명하기로 한다.

이와 같이 본 발명의 실시예에 따른 액정 표시 장치는 타이밍 콘트롤러(180)와 데이터 드라이버(140) 사이에 데이터 전송 장치(150)를 연계하여 새로운 인터페이스 방식으로 데이터를 전송함으로써, 해상도 및 데이터의 비트 수가 증가함에 따라 늘어나는 신호 전송 라인의 수를 현저히 줄일 수 있다.

도 5를 참조하여 세부적으로 설명하면, 본 발명의 실시예에 따른 데이터 전송 장치(150)는 페럴 인터페이스 수신부(152)와 데이터 포맷 전환부(154) 및 페럴 인터페이스 송신부(156)로 구성된다.

페럴 인터페이스 수신부(152)는 타이밍 콘트롤러(180)로부터 출력되는 디지털 비디오 데이터(R1G1B1)들을 병렬로 수신한다.

데이터 포맷 전환부(154)는 TTL 인터페이스 방식에 따라 병렬로 수신한 디지털 비디오 데이터(R1G1B1)들을 재정렬하되, 한 디지털 비디오 데이터에서 R데이터, G데이터, B데이터를 하나의 신호 전송 라인에 한 비트씩 직렬로 정렬하고, 직렬로 정렬된 R데이터, G데이터, B데이터들을 병렬로 출력하도록 데이터의 포맷을 전환한다.

페럴 인터페이스 송신부(156)는 데이터 포맷 전환부(154)에서 전환된 데이터들을 TTL인터페이스 방식에 따라 동기화한 병렬의 디지털 비디오 데이터(R1'G1'B1')들을 데이터 드라이버(140)의 입력단으로 전송한다.

이때, 페럴 인터페이스 송신부(156)는 클럭의 에지(edge)마다 데이터를 래치하며, 3 클럭마다 두 개의 데이터 정보를 출력한다.

이러한 구성을 갖는 데이터 전송 장치의 신호 전송 라인을 세부적으로 살펴보면, 도 6에 도시된 바와 같다.

즉, 데이터 전송 장치(150)의 출력단에 병렬의 디지털 비디오 데이터(R1'G1'B1')들을 전송하기 위한 신호 전송 라인(D0 내지 Dn)과, 전송시 클럭과 동기화하기 위한 클럭 신호 전송 라인(DCLK)을 포함하여 n+1개의 출력 핀이 구비된다.

여기서, n은 디지털 비디오 데이터의 비트 수이다.

이하, 본 발명의 실시예에 따른 데이터 전송 장치(150)를 이용하여 전환된 디지털 비디오 데이터의 포맷을 비트 수에 따라 설명하기로 한다.

도 7은 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 10비트 데이터의 전송 포맷을 나타낸 데이터 구조이고, 도 8은 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 12비트 데이터의 전송 포맷을 나타낸 데이터 구조이다.

먼저 도 7을 참조하면, 입력되는 디지털 비디오 데이터는 10비트이고, 한 픽셀당 3개의 색상(R,G,B)으로 이루어진다.

클럭(CLK)의 에지(edge)마다 데이터를 래치(latch)하는 포맷을 가지며, 신호 전송 라인 하나당 각 R데이터, G데이터, B데이터의 한 비트씩 3비트가 한 쌍을 이루어 정렬된다.

따라서, 처음 클럭의 라이징(rising) 타임시 R0비트 내지 R9비트가 병렬로 전송되고, 폴링(falling) 타임시 G0비트 내지 G9비트가 병렬로 전송되며, 다음 클럭의 라이징(rising) 타임시에는 B0비트 내지 B9비트가 병렬로 전송된다.

R0 내지 R9비트, G0 내지 G9비트, B0 내지 B9비트는 0 또는 1을 갖는 정보 데이터이다.

이에 따르면, 3클럭을 주기로 하여 2개의 데이터 정보가 모두 래치하는 구조이다.

따라서, 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 10비트의 디지털 비디오 데이터를 전송하기 위한 총 신호 전송 라인의 수는, 비트 수와 대응되는 신호 라인과 클럭 신호 라인을 포함하여 11개가 된다.

그리고, Full HD급(1920*1080)에 사용되는 데이터 전송간 사용주파수가 60Hz 일 경우 본 발명에 따른 인터페이스 방식으로 신호를 전송하게 되면, 대략 111.4MHz 정도의 전송 주파수를 갖는다.

다음으로 도 8을 참조하면, 입력되는 디지털 비디오 데이터는 12비트이고 한 픽셀당 3개의 색상(R,G,B)으로 이루어진다.

또한, 10비트에서와 마찬가지로 클럭(CLK)의 에지(edge)마다 데이터를 래치(latch)하는 포맷을 가지며, 신호 전송 라인 하나당 각 R데이터, G데이터, B데이터의 한 비트씩 3비트가 한 쌍을 이루어 정렬된다.

이에 따라, 처음 클럭의 라이징 타임에는 R0비트 내지 R11비트가 병렬로 전송되고, 폴링 타임에는 G0비트 내지 G11비트가 병렬로 전송되며, 다음 클럭의 라이징 타임에는 B0비트 내지 B11비트가 병렬로 전송된다.

따라서, 본 발명의 실시예에 따른 데이터 전송 장치를 이용하여 12비트의 디지털 비디오 데이터를 전송하기 위한 총 신호 전송 라인의 수는, 비트 수와 대응되는 신호 라인과 클럭 신호 라인을 포함하여 13개가 된다.

그리고, Full HD급(1920*1080)에 사용되는 데이터 전송간 사용주파수가 60Hz일 경우 본 발명에 따른 인터페이스 방식으로 신호를 전송하게 되면, 비트 수가 증가한 만큼 신호 전송 라인이 증가하게 되므로 비트 수에 따른 전송주파수는 항상 동일하게 유지할 수 있다. 즉, 10비트의 전송주파수와 동일하게 대략 111.4MHz 정도의 전송주파수를 사용한다.

도시된 표는 Full HD급(1920*1080)에서 각각의 인터페이스 방식을 이용했을 경우 비트 수에 따른 신호 전송 라인 및 전송주파수를 비교한 것이다.

기존 TTL 인터페이스 방식을 이용하게 되면, 앞서 설명한 바와 같이 10비트 및 12비트의 디지털 비디오 데이터를 전송하기 위한 대한 신호 전송 라인은 각각 16개, 19개가 된다. 그리고, 전송주파수는 74.3MHz 로 동일하게 유지된다.

기존 Mini-LVDS 인터페이스 방식을 이용하게 되면, 10비트 및 12비트의 디지털 비디오 데이터를 전송하기 위한 대한 신호 전송 라인은 각각 18개, 22개가 되며, 전송주파수는 148.6 MHz 로 기존 TTL 인터페이스 방식에 비해 높다.

본 발명에 따른 인터페이스 방식을 이용하게 되면, 10비트 및 12비트의 디지털 비디오 데이터를 전송하기 위한 대한 신호 전송 라인은 11개, 13개이며, 대략 111.4 MHz 의 전송주파수를 사용한다.

표에 나타난 바와 같이, 본 발명에 따른 인터페이스 방식을 이용한 액정 표시 장치는 데이터 비트의 수가 증가함에 따라 비트 수 증가분 만큼의 신호 전송 라인이 늘어나게 되므로, 기존 인터페이스 방식들에 비해서 신호 전송 라인의 수가 현저하게 줄어듬을 알 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

상기한 바와 같이 이루어진 본 발명에 따른 데이터 전송 장치를 이용한 액정 표시 장치는, 해상도 및 데이터의 비트 수가 증가하게 됨에 따라 늘어나는 신호 전송 라인의 수를 현저하게 줄임으로써 고해상도의 액정 표시 장치를 구현함에 있어 설계 면적을 축소시킬 수 있으므로 구현이 용이한 효과가 있다.

또한, 설계시 단품 저항들을 사용하는 경우 부품의 수를 줄일 수 있다.

Claims

병렬의 디지털 비디오 데이터를 수신받는 페럴 인터페이스 수신부;

상기 병렬의 디지털 비디오 데이터를 TTL 인터페이스 방식으로 전환하되, 상기 병렬의 디지털 비디오 데이터의 신호 전송 라인 하나당 3페어(pairs)를 이루도록 정렬하는 데이터 포맷 전환부; 및

상기 데이터 포맷 전환부를 통해 전환된 디지털 비디오 데이터를 병렬로 송신하는 페럴 인터페이스 송신부

를 포함하는 데이터 전송 장치.
제1항에 있어서,

상기 페럴 인터페이스 수신부에 수신되는 디지털 비디오 데이터가 n비트일 경우, 상기 페럴 인터페이스 송신부를 통해 출력되는 디지털 비디오 데이터의 신호 전송 라인의 수는 n+1인 것을 특징으로 하는 데이터 전송 장치.
제1항에 있어서,

상기 데이터 포맷 전환부는 R데이터, G데이터, B데이터를 하나의 신호 전송 라인에 한 비트씩 직렬로 정렬하고, 직렬로 정렬된 R데이터, G데이터, B데이터들을 병렬로 출력하는 것을 특징으로 하는 데이터 전송 장치.
제1항에 있어서,

상기 페럴 인터페이스 송신부는 3클럭(clock) 주기마다 두 개의 디지털 비디오 데이터 정보가 출력되는 것을 특징으로 하는 데이터 전송 장치.
제1항에 있어서,

상기 페럴 인터페이스 송신부는 클럭의 에지(edge)마다 데이터를 래치(latch)하는 것을 특징으로 하는 데이터 전송 장치.
제1항에 있어서,

상기 페럴 인터페이스 송신부는 상기 디지털 비디오 데이터의 비트 수에 관계없이 동일한 전송 주파수를 갖는 것을 특징으로 하는 데이터 전송 장치.
게이트 라인들과 데이터 라인들이 서로 교차로 배열된 액정 패널;

외부로부터 디지털 비디오 데이터를 공급받아 병렬로 출력하는 타이밍 콘트롤러;

상기 타이밍 콘트롤러로부터 출력되는 병렬의 디지털 비디오 데이터를 수신받는 페럴 인터페이스 수신부와, 상기 병렬의 디지털 비디오 데이터를 TTL 인터페이스 방식으로 전환하되, 상기 병렬의 디지털 비디오 데이터의 신호 전송 라인 하나당 3페어(pairs)를 이루도록 정렬하는 데이터 포맷 전환부, 및 상기 데이터 포맷 전환부를 통해 전환된 디지털 비디오 데이터를 병렬로 송신하는 페럴 인터페이스 송신부를 포함하는 데이터 전송 장치; 및

상기 페럴 인터페이스 송신부로부터 송신받은 디지털 비디오 데이터를 상기 액정 패널의 데이터 라인들에 공급하는 데이터 드라이버

를 포함하는 액정 표시 장치.
제7항에 있어서,

상기 데이터 전송 장치에서, 상기 페럴 인터페이스 수신부에 수신되는 디지털 비디오 데이터가 n비트일 경우, 상기 페럴 인터페이스 송신부를 통해 출력되는 디지털 비디오 데이터의 신호 전송 라인의 수는 n+1인 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,

상기 데이터 전송 장치는 R데이터, G데이터, B데이터를 상기 데이터 신호의 전송 라인에 한 비트씩 직렬로 정렬하고, 직렬로 정렬된 R데이터, G데이터, B데이터들을 병렬로 출력하는 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,

상기 데이터 전송 장치는 3클럭(clock) 주기마다 두 개의 데이터 정보가 출력되는 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,

상기 데이터 전송 장치는 클럭의 에지(edge)마다 데이터를 래치(latch)하는 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,

상기 데이터 전송 장치는 상기 디지털 비디오 데이터의 비트 수에 관계없이 동일한 전송 주파수를 갖는 것을 특징으로 하는 액정 표시 장치.