KR20120019838A - 액정표시장치 - Google Patents

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Abstract

본 발명은 이용한 액정표시장치에 관한 것으로, 타이밍 콘트롤러는 미리 설정된 스크램블 기준 데이터 패턴들을 RGB 디지털 비디오 데이터와 배타적 논리합 연산하여 스크램블된 RGB 디지털 비디오 데이터를 발생하고, 상기 RGB 디지털 비디오 데이터와 배타적 논리합 연산이 시작되는 스크램블 기준 데이터 패턴을 지시하는 스크램블 스타트 정보를 상기 스크램블된 RGB 디지털 비디오 데이터와 함께 데이터 배선쌍을 통해 상기 소스 드라이브 IC들로 직렬 전송한다. 소스 드라이브 IC들은 상기 스크램블 스타트 정보에 따라 상기 스크램블 기준 데이터 패턴을 선택하고 선택된 스크램블 기준 데이터 패턴 이후의 스크램블 기준 데이터 패턴들과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하여 상기 RGB 디지털 비디오 데이터를 복원한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 데이터 스크램블 기능을 갖는 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인트라 인터페이스(Intra Interface)를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환을 제어하기 위한 제어배선들, 및 클럭 전송배선들을 포함한 많은 배선들이 필요하다.
mini-LVDS 인터페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터가 8bit 데이터일 때 12 개의 RGB 데이터배선들과 2 개의 클럭 전송 배선들을 합한 최소 14 개의 배선들이 필요하고, 이 배선들 이외에도 소스 출력 인에이블 신호와 극성 제어신호들을 전송하기 위한 제어배선들이 더 필요하다. RGB 데이터가 10bit 데이터이면 최소 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
액정표시장치는 대면적화와 고해상도로 급격히 발전하고 있다. 이러한 추세에 따라 타이밍 콘트롤러로부터 소스 드라이브 IC들로 전송되는 데이터양이 증가하고 있고 그 만큼 데이터 전송 주파수가 높아지고 있다. 이 경우에, 문서 작업이나 CAD(Computer Aided Design) 작업과 같이 255 계조(111111112)나 0 계조(000000002) 데이터가 반복되면, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에서 데이터 전송 라인들에 직류 전하들(DC charge)이 충전될 수 있다. 이 경우에 데이터 전송 라인들에 충전된 잔류 전하로 인하여 디지털 비디오 데이터의 트랜지션(transition) 에러가 발생될 수 있고 그 결과, 소스 드라이브 IC들의 데이터 샘플링 과정에서 데이터 망실 등의 데이터 샘플링 오류가 발생할 수 있다. 현재, 이러한 DC 불균형(DC unbalancing) 문제를 mini LVDS 인터페이스 방식에서 해결할 수 있는 방법이 없다. DC 불균형 문제를 해결하기 위해서는, 데이터 스크램블 방법을 mini LVDS 인터페이스 방식에 적용하는 방법을 고려할 수 있으나, 소스 드라이브 IC들에서 어느 데이터가 어떻게 스크램블되었는지 인식될 수 없다. 이를 해결하기 위하여 어느 데이터가 어떻게 스크램블되었는지를 알려 주는 신호를 소스 드라이브 IC들에 전송하여야 하는데, 이를 위하여 별도의 신호 전송 라인이 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 추가로 형성되어야 한다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 형성되는 신호 전송 라인들의 개수를 최소화하고 데이터 스크램블이 가능한 액정표시장치를 제공한다.
본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다.
상기 타이밍 콘트롤러는 미리 설정된 스크램블 기준 데이터 패턴들을 RGB 디지털 비디오 데이터와 배타적 논리합 연산하여 스크램블된 RGB 디지털 비디오 데이터를 발생하고, 상기 RGB 디지털 비디오 데이터와 배타적 논리합 연산이 시작되는 스크램블 기준 데이터 패턴을 지시하는 스크램블 스타트 정보를 상기 스크램블된 RGB 디지털 비디오 데이터와 함께 상기 데이터 배선쌍을 통해 상기 소스 드라이브 IC들로 직렬 전송한다.
상기 소스 드라이브 IC들은 상기 스크램블 스타트 정보에 따라 상기 스크램블 기준 데이터 패턴을 선택하고 선택된 스크램블 기준 데이터 패턴 이후의 스크램블 기준 데이터 패턴들과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하여 상기 RGB 디지털 비디오 데이터를 복원한다.
상기 타이밍 콘트롤러는 상기 스크램블 기준 데이터 패턴들과 상기 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 제1 배타적 논리합 게이트를 포함한다.
상기 소스 드라이브 IC들 각각은 상기 스크램블 기준 데이터 패턴들과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 제2 배타적 논리합 게이트를 포함한다.
상기 타이밍 콘트롤러는 상기 스크램블 기준 데이터 패턴들을 상기 데이터 배선쌍을 통해 전송한다.
상기 소스 드라이브 IC들은 상기 데이터 배선쌍을 통해 수신된 스크램블 기준 데이터 패턴을 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산한다.
상기 소스 드라이브 IC들은 메모리에 저장된 스크램블 기준 데이터 패턴을 독출하여 그 스크램블 기준 데이터 패턴과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산한다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하고 클럭신호를 소스 드라이브 IC들에 캐스 캐이드 형태로 전송하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 나아가, 본 발명은 타이밍 콘트롤러 내에서 배타적 논리합 연산으로 입력 영상의 데이터를 스크램블하고 소스 드라이브 IC들 내에서 스크램블된 데이터를 복원하여 데이터 배선쌍 내에서의 잔류 직류 전하로 인한 데이터 트랜지션 에러를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 타이밍 콘트롤러로부터 차신호쌍으로 발생되는 외부 클럭신호와 데이터를 보여 주는 타이밍도이다.
도 3은 도 1에 도시된 소스 드라이브 IC의 회로 구성을 보여 주는 타이밍도이다.
도 4는 데이터 배선쌍을 통해 전송되는 신호들을 보여 주는 도면이다.
도 5는 콘트롤 데이터 패킷에 정의된 콘트롤 신호들의 일 예를 보여 주는 도면이다.
도 6은 콘트롤 데이터의 각 비트별 제어 정보를 보여 주는 도면이다.
도 7은 타이밍 콘트롤러 내의 스크램블 동작 예를 보여 주는 도면이다.
도 8은 소스 드라이브 IC 내에서 스크램블된 데이터의 복원 동작 예를 보여 주는 도면이다.
도 9 내지 도 10은 데이터 스크램블 동작의 다양한 예들을 보여 주는 도면들이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 TFT 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 비디오 소스를 포함한 외부 SoC(System On Chip)로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 형태로 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다.
타이밍 콘트롤러(TCON)는 콘트롤 데이터 패킷, RGB 디지털 비디오 데이터 등의 데이터들을 차신호쌍(differential signal pair)으로 발생한다. 콘트롤 데이터 패킷은 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터 패킷은 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터를 포함할 수 있다. 이와 다른 방법으로, 타이밍 콘트롤러(TCON)는 외부 Soc부터 입력되는 타이밍 신호들을 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 별도의 게이트 콘트롤 신호들을 발생하고, 그 게이트 콘트롤 신호들을 데이터 배선쌍과 분리된 별도의 게이트 콘트롤 배선(도시하지 않음)을 통해 게이트 드라이브 IC들(GIC)로 전송할 수 있다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SIC#1~SIC#8)을 초기화하기 위한 프리앰블 신호(Preamble signal)를 콘트롤 데이터 패킷과 RGB 디지털 비디오 데이터 패킷에 앞서 소스 드라이브 IC들(SIC#1~SIC#8)로 전송한다.
타이밍 콘트롤러(TCON)는 프리앰블신호, 콘트롤 데이터 패킷, RGB 디지털 비디오 데이터 패킷 등의 데이터를 실선으로 나타낸 데이터 배선쌍을 통해 동시에 소스 드라이브 IC들(SIC#1~SIC#8)에 직렬로 전송한다. 타이밍 콘트롤러(TCON)는 외부 클럭신호(EXTCLK)를 차신호쌍으로 발생하고, 그 외부 클럭신호(EXTCLK)를 점선으로 나타낸 클럭신호 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 외부 클럭신호는 프레임기간 내에서 데이터가 존재하는 구간에 발생되는 노멀 클럭들과, 노멀 클럭보다 주기가 긴 스페셜 코드들(Special code)을 포함한다. 외부 클럭신호(EXTCLK)의 노멀 클럭들과 스페셜 코드들(Special code)은 RGB 디지털 비디오 데이터의 전송 주파수보다 낮은 전송 주파수로 전송된다. 스페셜 코드는 1 프레임기간이 시작되기 직전의 블랭크기간에 발생된다. 스페셜 코드는 노멀 클럭과 다른 주기를 가지며, 그 이후에 데이터가 소스 드라이브 IC들(SIC#1~SIC#8)로 전송된다는 것을 소스 드라이브 IC들(SIC#1~SIC#8)에 알리는 역할을 한다.
외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 도 2와 같이 1 클럭당 1 개의 서브픽셀(sub-pixel) 데이터가 전송될 때 데이터 전송 주파수의 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮고, 1 클럭당 1 개의 픽셀(pixel) 데이터가 전송될 때 1/(N*3, 3은 1 픽셀에 포함된 서브픽셀의 개수) 예를 들어, 1 클럭당 10 bit의 서브픽셀 데이터가 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/10로 낮다. 또한, 1 클럭당 30 bit의 R, G 및 B 서브픽셀 데이터들이 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/30로 더 낮아지게 된다.
소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다.
소스 드라이브 IC들(SIC#1~SIC#8)과 타이밍 콘트롤러(TCON)는 클럭신호 배선쌍을 통해 캐스 캐이드(Cascade) 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 프리앰블 신호, RGB 디지털 비디오 데이터와 콘트롤 데이터를 입력받고, 클럭신호 배선쌍을 통해 외부 클럭신호쌍을 입력받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 클럭신호 배선쌍을 통해 입력되는 외부 클럭신호쌍을 이웃한 소스 드라이브 IC로 전달한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 외부 클럭신호쌍으로부터 외부 클럭신호(EXTCLK)를 복원하고, 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 외부 클럭신호(Clcok) 보다 높은 주파수의 내부 클럭신호들을 발생한다. 소스 드라이브 IC들에 내장된 PLL이나 DLL은 프리엠블 신호에 응답하여 출력 주파수와 위상을 고정(Lock) 시킨 후에 외부 클럭신호를 복원하고 내부 클럭신호를 발생한다. 내부 클럭신호는 외부 클럭신호 한 개 당 RGB 디지털 비디오 데이터의 비트수×2 개로 발생된다. 그리고 소스 드라이브 IC들(SIC#1~SIC#8)은 복원된 내부 클럭신호들을 이용하여 RGB 디지털 비디오 데이터 패킷과 콘트롤 데이터 패킷의 데이터를 샘플링하고 샘플링한 RGB 디지털 비디오 데이터를 병렬 데이터 체계로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터 패킷의 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다.
타이밍 콘트롤러(TCON)는 내장 레지스터에 미리 저장된 하나 이상의 스크램블 기준 데이터와 RGB 디지털 비디오 데이터를 배타적 논리합(XOR) 연산하여 그 결과로 RGB 디지털 비디오 데이터에서 0과 1을 스크램블(scramble)하고, RGB 디지털 데이터와 배타적 논리합 연산되는 스크램블 기준 데이터를 지시하는 스크램블 스타트(Scramble start) 정보를 발생한다. 따라서, 데이터 배선쌍을 통해 전송되는 RGB 디지털 비디오 데이터는 타이밍 콘트롤러(TCON)에 의해 0과 1이 비슷한 개수로 랜덤하게 혼합된 형태로 변조된다. 타이밍 콘트롤러(TCON)에 입력되는 영상 데이터가 문서 데이터나 CAD 데이터와 같이 0이 반복되거나 1이 반복되더라도 타이밍 콘트롤러(TCON)로부터 출력되는 RGB 디지털 비디오 데이터는 거의 같은 개수의 0과 1을 랜덤하게 포함하도록 스크램블된다. 스크램블 스타트 정보는 콘트롤 데이터 패킷의 특정 위치에 코딩되어 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8)에 전송된다.
소스 드라이브 IC들(SIC#1~SIC#8)은 타이밍 콘트롤러(TCON)에 의해 스크램블된 RGB 디지털 비디오 데이터 패킷의 데이터를 스크램블 스타트 정보가 지시하는 스크램블 기준 데이터와 배타적 논리합(XOR) 연산하기 시작하여 스크램블되기 전의 원 데이터(original data)로 복원한다. 이를 위하여, 타이밍 콘트롤러(TCON)과 소스 드라이브 IC들(SIC#1~SIC#8)에 동일한 스크램블 기준 데이터 패턴들이 로딩되어야 한다.
스크램블 기준 데이터 패턴들은 타이밍 콘트롤러(TCON)의 내장 레지스터에 저장되고, 프리앰블신호와 콘트롤 데이터 패킷 사이에 할당되어 프리앰블신호에 이어서 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8)로 전송될 수 있다. 다른 방법으로 스크램블 기준 데이터 패턴들은 타이밍 콘트롤러(TCON)의 내장 레지스터에 저장되고, 소스 드라이브 IC들(SIC#1~SIC#8)에 접속된 메모리(MEM) 예를 들어, EEPROM(electrically erasable and programmable ROM)에 저장될 수 있다. 따라서, 소스 드라이브 IC들은 타이밍 콘트롤러(TCON)로부터 수신된 기준 데이터 패턴이나 메모리(MEM)로부터 읽어 들인 스크램블 기준 데이터 패턴을 이용하여 스크램블된 RGB 디지털 비디오 데이터를 복원할 수 있다.
도 3은 소스 드라이브 IC들(SIC#1~SIC#8)의 내부 회로 구성을 보여 주는 블록도이다.
도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 수신된 RGB 디지털 비디오 데이터들을 스크램블 기준 데이터 패턴과 배타적 논리합 연산하여 RGB 디지털 비디오 데이터를 복원하는 데이터 수신부(30)를 포함한다. 데이터 샘플링 및 직병렬 변환부(21)는 PLL 또는 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다. 또한, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 소스 콘트롤 데이터로부터 복원된 극성제어신호(POL)는 데이터라인들(D1~Dm)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 콘트롤 데이터로부터 복원된 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어한다. 콘트롤 데이터 패킷에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시킨다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
도 4는 데이터 배선쌍을 통해 전송되는 신호들을 보여 주는 도면이다. 도 5는 콘트롤 데이터 패킷에 정의된 콘트롤 신호들의 일 예를 보여 주는 도면이다.
도 4 및 도 5를 참조하면, 타이밍 콘트롤러(TCON)는 프리앰블신호, 콘트롤 데이터 패킷, RGB 디지털 비디오 데이터 패킷들의 순으로 데이터들을 데이터 배선쌍을 통해 소스 드라이브 IC들에 전송한다.
콘트롤 데이터 패킷은 콘트롤 데이터 패킷의 시작을 지시하는 CTR_Start, RGB 디지털 비디오 데이터 패킷들의 시작 위치를 지시하는 DATA_Start, 소스 출력 인에이블신호(SOE)의 라이징 타임을 지시하는 SOE_Start, 소스 출력 인에이블신호(SOE)의 펄스 폭(Pulse Width)을 지시하는 SOE_Width를 포함한다. 그리고 콘트롤 데이터 패킷은 SOE_Width에 이어서 할당된 콘트롤 데이터를 포함한다. 콘트롤 데이터는 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 포함할 수 있고, 도 6과 같이 각 비트마다 소스 드라이브 IC들(SIC#1~SIC#8)과 게이트 드라이브 IC(GIC)의 각종 기능을 제어하는 콘트롤 정보들을 포함한다. 콘트롤 데이터의 제11 내지 제17 비트 CTR[17:11]에는 스크램블된 RGB 디지털 비디오 데이터와 배타적 논리합 연산이 시작될 스크램블 기준 데이터 패턴을 지시하는 스크램블 스타트 정보(SCR_Start)를 포함한다.
콘트롤 데이터는 POL, MODE, H2DOT, INVC1, INVC2, PWRC1/C2, CHMODE1/2, GSP 등의 제어 정보들을 더 포한한다. POL은 극성제어신호(POL)의 타이밍 정보이며, MODE는 소스 출력 인에이블신호(SOE)의 하이논리 기간 동안 차지쉐어전압 출력을 인에이블할 것인지 아니면 디스에이블할 것인지 결정하는 차지쉐어링 옵션 정보이다. H2DOT는 소스 드라이브 IC들(SIC#1~SIC#8)에서 출력되는 정극성/부극성 아날로그 비디오 데이터전압의 수평극성 반전 주기를 제어하는 수평 극성 패턴 옵션 정보이다. PWRC1/2는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 버퍼 증폭비를 조정하여 소스 드라이브 IC들(SIC#1~SIC#8)의 파워용량을 선택할 수 있게 하는 옵션 정보이다. CHMODE1/2는 표시패널의 데이터라인들 개수에 맞게 소스 드라이브 IC들(SDIC#1~SDIC#8)의 출력 채널 수를 선택하는 멀티 채널 옵션 정보이다. GSP는 게이트 스타트 펄스(GSP)의 타이밍 정보이다.
INVC1/2는　패널에 따라 데이터 전압의 극성 반전을 제어하는 제어 정보이다. 액정표시패널(LCP)은 일반 패널, 1 도트(dot) Z　인버젼 및 2 도트(dot) Z 인버젼 등의 Z 인버젼 구동 패널, 및 DRD(DRD : Double Rate Driving) 패널 등 다양한 패널 구조로 나뉘어 질 수 있다. 일반 패널은 패널에 충전되는 데이터 전압의 극성이 수직 1 도트(또는 1 액정셀) 또는 수직 2 도트 형태로 반전되고, 소스 드라이브 IC(SIC#1~SIC#8)은 극성제어신호(POL)에 응답하여 수직 1 도트 또는 2 도트 인버젼으로 극성이 반전되는 데이터전압을 출력한다. 1 도트 Z 인버젼 패널은 수직 1 도트 인버젼으로 액정셀들에 충전되는 데이터전압이 1 도트 단위로 극성이 반전되고, 소스 드라이브 IC(SIC#1~SIC#8)는 동일한 출력 채널을 통해 출력되는 데이터전압의 극성을 1 프레임기간 동안 동일한 극성으로 유지하는 컬럼 인버젼(Column inversion) 형태의 데이터전압을 출력한다. 소스 드라이브 IC(SIC#1~SIC#8)은 컬럼 인버젼 구동을 하면 데이터전압의 스윙폭이 작아지므로 발열양이 줄어 들어 저온 구동(Low Temperature Drive, LTD)한다. 2 도트 Z 인버젼도 마찬가지로 패널에 충전되는 데이터전압의 극성이 수직 2 도트 단위로 반전되고, 소스 드라이브 IC(SIC#1~SIC#8)은 컬럼 인버젼 구동된다. DRD 패널은 패널에 충전되는 데이터전압의 극성이 수직 1 도트 단위로 반전되고, 소스 드라이브 IC(SIC#1~SIC#8)은 수직 2 도트 인버젼 형태로 극성이 반전되는 데이터 전압들을 출력한다. 표 1은 INVC1/2에 따른 패널 인버젼을 나타낸다. 　
INVC1 INVC2
L(Low) L(Low) Normal panel : 1, 2 dot inversion
L(Low) H(High) LTD panel : 1 dot inversion,
H(High) L(Low) LTD panel : 2 dot inversion
H(High) H(High) DRD Panel : 1 dot inversion
도 7은 타이밍 콘트롤러(TCON) 내의 데이터 스크램블 동작 예를 보여 주는 도면이다. 도 8은 소스 드라이브 IC(SIC#1~SIC#8) 내에서 스크램블된 데이터의 복원 동작 예를 보여 주는 도면이다.
도 7 및 도 8을 참조하면, 타이밍 콘트롤러(TCON)는 배타적 논리합 게이트(XOR)를 이용하여 RGB 디지털 비디오 데이터를 미리 설정된 스크램블 기준 데이터 패턴(REFP)과 배타적 논리합 연산하여 데이터를 스크램블한다. 타이밍 콘트롤러(TCON)는 스크램블 기준 데이터 패턴(REFP)을 지시하는 스크램블 스타트 정보를 콘트롤 데이터 패킷 내에 삽입하여 스크램블된 RGB 디지털 비디오 데이터와 함께 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8)로 전송한다. 도 7과 같이 98 번째 스크램블 기준 데이터 패턴(REFP)이 RGB 디지털 비디오 데이터와 배타적 논리합 연산되었다면, 콘트롤 데이터의 CTR[17:11]에는 스크램블된 RGB 디지털 비디오 데이터와 배타적 논리합 연산될 98 번째 스크램블 기준 데이터 패턴(REFP)을 지시하는 스크램블 스타트 정보(SCR_Start)를 포함한다.
소스 드라이브 IC(SIC#1~SIC#8)는 스크램블된 RGB 디지털 비디오 데이터와 스크램블 기준 데이터 패턴(REFP)를 입력 받는다. 소스 드라이브 IC(SIC#1)은 콘트롤 데이터 패킷의 스크램블 스타트 정보(SCR_Start)를 읽어 스크램블된 RGB 디지털 비디오 데이터와 배타적 논리합 연산될 스크램블 기준 데이터 패턴(REFP)이 어느 것인지 판단한다. 스크램블 스타트 정보(SCR_Start)를 읽은 결과, 소스 드라이브 IC(SIC#1)는 프래앰블신호에 이어서 98 번째로 입력된 데이터 패턴, 또는 메모리(MEM)에서 98 번째 어드레스에 저장된 기준 데이터 패턴을 스크램블된 RGB 디지털 비디오 데이터와 배타적 논리합 연산이 시작될 첫 번째 기준 데이터 패턴(REFP)으로 판단한다. 그 결과, 소스 드라이브 IC(SIC#1)는 배타적 논리합 게이트(XOR)를 이용하여 콘트롤 데이터 패킷에 이어서 첫 번째 입력된 RGB 디지털 비디오 데이터를 98 번째 스크램블 기준 데이터 패턴(REFP)과 배타적 논리합 연산하여 제1 RGB 디지털 비디오 데이터를 복원한다. 이어서, 소스 드라이브 IC(SIC#1)는 배타적 논리합 게이트(XOR)를 이용하여 콘트롤 데이터 패킷에 이어서 두 번째 입력된 RGB 디지털 비디오 데이터를 99 번째 스크램블 기준 데이터 패턴(REFP)과 배타적 논리합 연산하여 제2 RGB 디지털 비디오 데이터를 복원한다. 이어서, 소스 드라이브 IC(SIC#1)는 배타적 논리합 게이트(XOR)를 이용하여 콘트롤 데이터 패킷에 이어서 세 번째 입력된 RGB 디지털 비디오 데이터를 100 번째 스크램블 기준 데이터 패턴(REFP)과 배타적 논리합 연산하여 제3 RGB 디지털 비디오 데이터를 복원한다. 이와 같은 과정을 반복하여, 소스 드라이브 IC(SIC#1)는 직렬로 입력되는 스크램블된 RGB 디지털 비디오 데이터들을 스크램블 기준 데이터 패턴들(REFP)과 배타적 논리합 연산으로 복원한다.
도 9 내지 도 10은 데이터 스크램블 동작의 다양한 예들을 보여 주는 도면들이다. 도 9는 타이밍 콘트롤러(TCON) 내에서 25 번째 스크램블 기준 데이터 패턴(REFP)부터 RGB 디지털 비디오 데이터를 스크램블하는 과정이고, 도 10은 도 9와 같은 방법으로 스크램블된 데이터들이 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#8)로 전송되는 데이터 스트림을 보여 준다. 도 11은 도 10과 같은 데이터 스트림이 소스 드라이브 IC들(SIC#1~SIC#8)에 입력될 때 소스 드라이브 IC들(SIC#1~SIC#8)의 스크램블 기준 데이터 패턴 인식 예를 보여 주는 도면이다. 도 12는 도 11과 같은 스크램블된 RGB 디지털 비디오 데이터들의 복원 방법을 보여 주는 도면이다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 샘플링 및 직병렬 변환부
22 : 디지털 아날로그 변환기(DAC) 23 : 출력회로

Claims (4)

  1. 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러;
    상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들;
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비하고,
    상기 타이밍 콘트롤러는 미리 설정된 스크램블 기준 데이터 패턴들을 RGB 디지털 비디오 데이터와 배타적 논리합 연산하여 스크램블된 RGB 디지털 비디오 데이터를 발생하고, 상기 RGB 디지털 비디오 데이터와 배타적 논리합 연산이 시작되는 스크램블 기준 데이터 패턴을 지시하는 스크램블 스타트 정보를 상기 스크램블된 RGB 디지털 비디오 데이터와 함께 상기 데이터 배선쌍을 통해 상기 소스 드라이브 IC들로 직렬 전송하며,
    상기 소스 드라이브 IC들은 상기 스크램블 스타트 정보에 따라 상기 스크램블 기준 데이터 패턴을 선택하고 선택된 스크램블 기준 데이터 패턴 이후의 스크램블 기준 데이터 패턴들과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하여 상기 RGB 디지털 비디오 데이터를 복원하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는 상기 스크램블 기준 데이터 패턴들과 상기 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 제1 배타적 논리합 게이트를 포함하고,
    상기 소스 드라이브 IC들 각각은 상기 스크램블 기준 데이터 패턴들과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 제2 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는 상기 스크램블 기준 데이터 패턴들을 상기 데이터 배선쌍을 통해 전송하고,
    상기 소스 드라이브 IC들은 상기 데이터 배선쌍을 통해 수신된 스크램블 기준 데이터 패턴을 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 소스 드라이브 IC들은 메모리에 저장된 스크램블 기준 데이터 패턴을 독출하여 그 스크램블 기준 데이터 패턴과 상기 스크램블된 RGB 디지털 비디오 데이터를 배타적 논리합 연산하는 것을 특징으로 하는 액정표시장치.
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