KR20120022470A

KR20120022470A - 액정표시장치

Info

Publication number: KR20120022470A
Application number: KR1020100086079A
Authority: KR
Inventors: 임종진; 김기상; 이부열; 이상용; 박홍준
Original assignee: 엘지디스플레이 주식회사; 포항공과대학교 산학협력단
Priority date: 2010-09-02
Filing date: 2010-09-02
Publication date: 2012-03-12
Also published as: KR101681782B1

Abstract

본 발명은 액정표시장치에 관한 것으로, 상기 액정표시장치의 소스 드라이브 IC들 각각은 상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호의 지터를 저감시키는 PLL; 상기 PLL로부터 출력되는 클럭신호를 지연시켜 상기 데이터와 동기되는 기준 내부 클럭을 발생하는 제1 DLL; 상기 기준 내부 클럭을 지연시켜 상기 기준 내부 클럭의 한 주기 내에서 N(N은 상기 데이터의 비트 수×3) 등분된 내부 클럭신호들을 발생하는 제2 DLL; 상기 제2 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 데이터를 샘플링하는 샘플러; 상기 PLL로 입력되기 전의 외부 클럭신호를 입력 받아 그 외부 클럭신호를 지연시켜 외부 클럭신호의 한 주기 내에서 균일하게 N 등분된 내부 클럭신호들을 발생하는 제3 DLL; 및 상기 제3 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 외부 클럭신호의 노이즈 구간을 검출하는 ESD 검출기를 포함한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.

액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.

타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.

타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환을 제어하기 위한 제어배선들, 및 클럭 전송배선들을 포함한 많은 배선들이 필요하다.

mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인터페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터가 8bit 데이터일 때 12 개의 RGB 데이터배선들과 2 개의 클럭 전송 배선들을 합한 최소 14 개의 배선들이 필요하고, 이 배선들 이외에도 소스 출력 인에이블 신호와 극성 제어신호들을 전송하기 위한 제어배선들이 더 필요하다. RGB 데이터가 10bit 데이터이면 최소 18 개의 배선들이 필요하다. 해상도와 프레임 레이트(Frame rate)가 증가하는 추세에서, mini-LVDS 인터페이스 방식에 필요한 신호 전송 배선라인들의 개수는 더 늘어날 것이다. 예를 들어, FHD(Full High Definition) 240Hz에서 필요한 신호 전송 배선들의 개수는 28 개로 증가된다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.

본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있는 액정표시장치를 제공한다.

본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하며, 상기 외부 클럭신호의 노이즈 구간을 검출하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다.

상기 소스 드라이브 IC들 각각은 상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호의 지터를 저감시키는 PLL; 상기 PLL로부터 출력되는 클럭신호를 지연시켜 상기 데이터와 동기되는 기준 내부 클럭을 발생하는 제1 DLL; 상기 기준 내부 클럭을 지연시켜 상기 기준 내부 클럭의 한 주기 내에서 N(N은 상기 데이터의 비트 수×3) 등분된 내부 클럭신호들을 발생하는 제2 DLL; 상기 제2 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 데이터를 샘플링하는 샘플러; 상기 PLL로 입력되기 전의 외부 클럭신호를 입력 받아 그 외부 클럭신호를 지연시켜 외부 클럭신호의 한 주기 내에서 균일하게 N 등분된 내부 클럭신호들을 발생하는 제3 DLL; 및 상기 제3 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 외부 클럭신호의 노이즈 구간을 검출하는 ESD 검출기를 포함한다.

본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하고 클럭신호를 소스 드라이브 IC들에 캐스 캐이드 형태로 전송하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 나아가, 본 발명의 소스 드라이브 IC들 각각은 위상 고정 루프(PLL)와 지연 락 루프(DLL)의 조합으로 타이밍 콘트롤러로부터 입력되는 외부 클럭신호의 지터를 저감시켜 데이터 샘플링을 위한 내부 클럭신호를 발생하고, ESD 검출회로를 이용하여 ESD로 인하여 외부 클럭신호에 노이즈가 혼입되면 지연 락 루프를 초기화함으로써 소스 드라이브 IC의 동작을 안정화할 수 있다.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 타이밍 콘트롤러로부터 차신호쌍으로 발생되는 외부 클럭신호와 데이터를 보여 주는 타이밍도이다.
도 3은 도 1에 도시된 소스 드라이브 IC의 회로 구성을 보여 주는 타이밍도이다.
도 4는 도 3에 도시된 데이터 샘플링 및 직병렬 변환부를 상세히 보여 주는 회로도이다.
도 5는 도 5에 도시된 위상 고정 루프(PLL)의 지터 저감 효과를 보여 주는 도면이다.
도 6은 위상 고정 루프(PLL)의 회로 구성을 보여 주는 회로도이다.
도 7 및 도 8은 위상 고정 루프(PLL)의 입출력 특성을 보여 주는 도면들이다.
도 9는 ESD 발생 상황에서 제3 DLL을 리셋시키는 과정을 보여 주는 파형도이다.
도 10은 제1 및 제2 DLL들의 리셋 과정을 보여 주는 파형도이다.
도 11은 도 4에 도시된 ESD 검출기의 회로 구성을 상세히 보여 주는 회로도이다.
도 12는 도 10에 도시된 하모닉 락 검출기의 동작을 예시한 파형도이다.
도 13은 도 4에 도시된 제2 DLL의 동작을 예시한 파형도이다.
도 14는 도 4에 도시된 샘플러의 동작을 예시한 파형도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다.

액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.

액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.

공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.

본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 비디오 소스를 포함한 외부 SoC(System On Chip)로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 형태로 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다.

타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터들을 차신호쌍(differential signal pair)으로 발생한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터를 포함할 수 있다. 이와 다른 방법으로, 타이밍 콘트롤러(TCON)는 외부 Soc부터 입력되는 타이밍 신호들을 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 별도의 게이트 콘트롤 신호들을 발생하고, 그 게이트 콘트롤 신호들을 데이터 배선쌍과 분리된 별도의 게이트 콘트롤 배선(도시하지 않음)을 통해 게이트 드라이브 IC들(GIC)로 전송할 수 있다.

타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터를 실선으로 나타낸 데이터 배선쌍을 통해 동시에 소스 드라이브 IC들(SIC#1~SIC#8)에 직렬로 전송한다. 타이밍 콘트롤러(TCON)는 외부 클럭신호(EXTCLK)를 차신호쌍으로 발생하고, 그 외부 클럭신호(EXTCLK)를 점선으로 나타낸 클럭신호 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 외부 클럭신호(EXTCLK)는 프레임기간 내에서 데이터가 존재하는 구간에 발생되는 노멀 클럭들과, 노멀 클럭보다 주기가 긴 스페셜 코드들(Special code)을 포함한다. 외부 클럭신호(EXTCLK)의 노멀 클럭들과 스페셜 코드(Special code)은 RGB 디지털 비디오 데이터의 전송 주파수보다 낮은 전송 주파수로 전송된다. 스페셜 코드는 1 프레임기간이 시작되기 직전의 블랭크기간에 발생된다. 스페셜 코드는 노멀 클럭과 다른 주기를 가지며, 그 이후에 데이터가 소스 드라이브 IC들(SIC#1~SIC#8)로 전송된다는 것을 소스 드라이브 IC들(SIC#1~SIC#8)에 알리는 역할을 한다.

외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 도 2와 같이 1 클럭당 1 개의 서브픽셀(sub-pixel) 데이터가 전송될 때 데이터 전송 주파수의 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮고, 1 클럭당 1 개의 픽셀(pixel) 데이터가 전송될 때 1/N*3(3은 1 픽셀에 포함된 서브픽셀의 개수) 예를 들어, 1 클럭당 10 bit의 서브픽셀 데이터가 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/10로 낮다. 또한, 1 클럭당 30 bit의 R, G 및 B 서브픽셀 데이터들이 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/30로 더 낮아지게 된다.

소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다.

소스 드라이브 IC들(SIC#1~SIC#8)과 타이밍 콘트롤러(TCON)는 클럭신호 배선쌍을 통해 캐스 캐이드(Cascade) 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 RGB 디지털 비디오 데이터와 콘트롤 데이터를 입력받고, 클럭신호 배선쌍을 통해 외부 클럭신호쌍을 입력받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 클럭신호 배선쌍을 통해 입력되는 외부 클럭신호쌍을 이웃한 소스 드라이브 IC로 전달한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 외부 클럭신호쌍으로부터 외부 클럭신호(EXTCLK)를 복원하고, 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 외부 클럭신호(EXTCLK)를 지연하여 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭신호들을 발생한다. 그리고 소스 드라이브 IC들(SIC#1~SIC#8)은 복원된 내부 클럭신호들을 이용하여 RGB 디지털 비디오 데이터와 콘트롤 데이터를 샘플링하고 샘플링한 RGB 디지털 비디오 데이터를 병렬 데이터 체계로 변환한다.

소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.

게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다.

도 3은 소스 드라이브 IC들(SIC#1~SIC#8)의 내부 회로 구성을 보여 주는 블록도이다.

도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.

소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.

데이터 샘플링 및 직병렬 변환부(21)는 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다. 또한, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 극성제어신호(POL)는 데이터라인들(D1~Dm)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.

DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시킨다.

출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.

도 4는 데이터 샘플링 및 직병렬 변환부(21)를 상세히 보여 주는 도면이다.

도 4를 참조하면, 데이터 샘플링 및 직병렬 변환부(21)는 위상 고정 루프(Phase Lock Loop, 이하 "PLL"이라 함)(32), 제1 DLL(34), 제2 DLL(35), 샘플러(39), 데이터 타이밍 재조정부(data retimer)(40), 제3 DLL(45), 정전기(Electrostatic Discharge, 이하, "ESD") 검출기(46), 및 스페셜 코드 검출기(47)를 구비한다.

PLL(32)은 클럭 배선쌍과 OTA(Operational transconductance amplifier, 31)를 통해 고속의 외부 클럭신호(EXTCLK)를 입력 받아 그 외부 클럭신호(EXTCLK)의 지터를 저감시켜 제1 DLL(34)에 공급한다.

제1 DLL(34)은 디스큐(Deskew) DLL로서, PLL(32)로부터 외부 클럭신호(EXTCLK)을 입력 받고 또한, 선형 등화기(Linear equalizer, 37)와 OTA(38)를 포함한 전치 증폭기를 통해 RGB 디지털 비디오 데이터를 입력받는다. 제1 DLL(34)은 외부 클럭신호(Clok)의 위상을 지연시켜 도 5와 같이 데이터의 라이징 에지와 동기되는 기준 내부 클럭(도 13에 도시된 C0)을 발생한다. 따라서, 제1 DLL(34)은 데이터와 기준 내부 클럭(C0)을 동기시킴으로써 데이터 전송채널과 클럭 신호 전송 채널 상에서 발생한 스큐(skew)를 보정한다. 제1 DLL(34)로부터 출력된 기준 내부 클럭(C0)과 데이터의 라이징 에지를 동기시키기 위하여, RGB 디지털 비디오 데이터도 외부 클럭(EXTCLK)과 같은 형태로 발생되어야 한다. 이를 위하여, 타이밍 콘트롤러(TCON)는 콘트롤/비디오 데이터를 전송하기 전에 클럭과 동일한 파형의 프리엠블(Preamble) 신호를 데이터 배선쌍을 통해 전송한다. 제1 DLL(34)은 데이터와 클럭의 위상 고정 동작이 완료된 후에, 외부 클럭신호(EXTCLK)을 지연시키는 코드(Deskew_LOCK)를 특정 논리값으로 고정시킨다. LDO(Low Drop-Out) 레귤레이터(33)는 제1 DLL(34)의 구동 전원을 발생하고, 그 구동 전원의 노이즈를 제거하여 제1 DLL(34)의 동작을 안정화시킨다.

제2 DLL(35)은 멀티페이즈 DLL(Multi-phase DLL)로서, 데이터(프리엠블신호)와 클럭의 동기여부를 알려 주는 위상 고정 코드(Deskew_LOCK)와 기준 내부 클럭(C0)을 입력받는다. 제2 DLL(35)은 제1 DLL(34)로부터 입력된 기준 내부 클럭(C0)을 순차 지연시킴으로써 상기 기준 내부 클럭의 한 주기 내에서 N(N은 상기 데이터의 비트 수×3) 등분된 내부 클럭신호들(MC0~MC23)을 발생한다. 예를 들어, 제2 DLL(35)은 제1 DLL(34)로부터 입력된 기준 내부 클럭(C0)을 순차 지연시킴으로써 RGB 각각 8 bit 데이터일 때 도 13과 같이 기준 내부 클럭(C0)의 한 주기를 24 등분하여 24 개의 내부 클럭신호들(MC0~MC23)을 발생한다. 제2 DLL(35)은 RGB 각각 10 bit 데이터일 때 기준 내부 클럭(C0)의 한 주기를 30 등분하여 30 개의 내부 클럭신호들을 발생한다. 내부 클럭신호들(MC0~MC23) 각각은 도 14와 같이 RGB 디지털 비디오 데이터의 센터와 동기된다. 제2 DLL(35)로부터 발생되는 내부 클럭신호들(MC0~MC23)은 클럭 버퍼(36)를 통해 외부의 다른 회로로 출력될 수 있다. 따라서, 제2 DLL(35)에 의해 기준 내부 클럭(C0)의 한 주기 내에서 발생되는 내부 클럭신호들의 개수는 데이터의 비트 수에 따라 달라진다.

샘플러(39)는 제2 DLL(35)로부터 발생된 제1 내지 제24 내부 클럭신호(MC0~MC23)과 OTA(38)를 통해 증폭된 RGB 디지털 비디오 데이터를 입력 받는다. 샘플러(39)는 데이터 각각을 샘플링하기 위한 다수의 플립 플롭(Flip flop)을 포함한다. 샘플러(39)는 도 14와 같이 데이터의 센터와 동기되는 제1 내지 제24 내부 클럭신호(MC0~MC23) 를 기준으로 RGB 디지털 비디오 데이터 각각을 샘플링하여 데이터를 복원한다.

제2 DLL(35)로부터 순차적으로 지연된 내부 클럭신호들(MC1~MC20)을 기준으로 데이터가 복원되면, 데이터 타이밍 재조정부(40)에 입력되는 직렬 데이터들은 내부 클럭신호들 간의 시간차만큼 순차적으로 위상이 지연된다. 데이터 타이밍 재조정부(40)는 샘플러(39)로부터 입력된 데이터를 래치한 후에 동시에 출력하여 위상이 동기된 병렬 데이터를 출력하고, 그 병렬 데이터를 DAC(22)로 출력한다.

제3 DLL(45)은 외부 클럭신호(EXTCLK)을 입력 받아, 그 외부 클럭신호(EXTCLK)를 순차적으로 지연시켜 도 12와 같이 외부 클럭신호(EXTCLK)의 한 주기 내에서 24 등분된 내부 클럭신호들(C0~C23)을 발생한다. 외부 클럭신호(EXTCLK)로부터 24 번째로 지연된 제24 내부 클럭신호(C23)의 라이징 에지는 외부 클럭신호(EXTCLK)의 라이징 에지와 동기된다. 제3 DLL(45)은 도 11과 같이 외부 클럭신호(EXTCLK)의 라이징 에지와 제24 내부 클럭신호(C23)의 라이징 에지를 동기시키기 위하여 제24 내부 클럭신호(C23)를 피드백 입력 받고, 외부 클럭신호(EXTCLK)의 라이징 에지와 제24 내부 클럭신호(C23)의 라이징 에지가 동기될 때 위상 고정 코드(Phase_Lock)를 하이 논리값(정상 상태)으로 발생한다. 제3 DLL(45)은 제2 DLL(35)와 공통의 회로들을 공유하여 제2 DLL(35)과 통합될 수 있다.

ESD 검출기(46)는 제3 DLL(45)에 의해 발생된 내부 클럭신호들을 입력받는다. ESD 검출기(46)는 도 11과 같이 하모닉 락 검출기(Harmonic lock detector,71), 트랜지션 검출기(Transition detector, 72), 인버터(73), 및 AND 게이트(74)를 이용하여 ESD로 인한 외부 클럭신호(EXTCLK)의 노이즈 구간을 검출한다. 하모닉 락 검출기(71)는 제3 DLL(45)로부터 입력된 클럭신호들을 입력으로 하여 외부 클럭신호(EXTCLK)를 샘플링한다. 외부 클럭신호(EXTCLK)의 1 주기(T) 내에서 외부 클럭신호(EXTCLK)와 제3 DLL(45)로부터의 내부 클럭신호들(C0~C23)의 위상이 고정(lock)되었을 때, 하모닉 락 검출기(71)는 도 12와 같이 외부 클럭신호(EXTCLK)의 1T 내에서 외부 클럭신호(EXTCLK)의 트랜지션 발생위치를 1개 또는 2개 검출할 수 있다. 외부 클럭신호(EXTCLK)의 1T 내에서 트랜지션 위치가 3개 이상이 되면, 하모닉 락 검출기(71)는 1.5T 이상에서 외부 클럭신호(EXTCLK)와 제3 DLL(45)로부터의 내부 클럭신호들(C0~C23)의 위상이 고정되었음을 알 수 있고 외부 클럭신호(EXTCLK)의 1 주기 내에서 트랜지션이 없으면 0.5T 이하에서 외부 클럭신호(EXTCLK)와 내부 클럭신호들(C0~C23)의 위상이 고정이 되었음을 알 수 있다. 하모닉 락 검출기(71)는 내부 클럭신호들이 외부 클럭신호(EXTCLK)의 1T 내에 위상이 고정되었을 경우에 출력(H_Lock)을 로우 논리값(정상 상태)으로 발생하고 그 이외의 경우에 출력을 하이 논리값(ESD 상태)으로 발생한다.

트랜지션 검출기(72)는 제3 DLL(45)로부터의 내부 클럭신호들(C0~C23)을 기준으로 외부 클럭신호(EXTCLK)을 샘플링하여 외부 클럭신호(EXTCLK)의 1T 내에서 외부 클럭신호(EXTCLK)이 모두 0이나 1로 검출될 때 출력(T_Lock)을 로우 논리(ESD 상태)로 반전시킨다.

인버터(73)는 하모닉 락 검출기(71)의 출력(H_Lock)을 반전시켜 AND 게이트(74)로 출력한다. AND 게이트(74)는 제3 DLL(45), 하모닉 락 검출기(71), 및 트랜지션 검출기(72)의 출력들(Phase_Lock, H_Lock, T_Lock)을 논리곱(AND) 연산하여 그 결과를 최종 위상 고정 락(LOCKE) 신호로서 출력한다. AND 게이트(74)의 출력(LOCKE)은 제3 DLL(45)의 리셋단자에 입력된다. 아래의 표 1은 정상 상태에서 제3 DLL(45), 하모닉 락 검출기(71), 및 트랜지션 검출기(72)의 출력 논리값을 나타낸다. AND 게이트(74)의 출력이 하이 논리값이면 외부 클럭신호(EXTCLK)이 정상적으로 입력되는 경우이다. 이에 비하여, ESD의 영향으로 Phase_Lock이나 T_Lock이 로우 논리로, 혹은 H_Lock이 하이 로우 논리로 발생되면, AND 게이트(74)의 출력(LOCKE)이 로우 논리로 발생된다. AND 게이트(74)의 출력이 로우 논리일 때, 제3 DLL(45)은 리셋(reset)되어 외부 클럭신호(EXTCLK)와 내부 클럭신호들(C0~C24)의 위상을 고정시킨다.

	정상 상태
Phase_Lock	High
H_Lock	Low
T_Lock	High

스페셜 코드 검출기(47)는 하나의 D 플립 플롭으로 구현될 수 있다. D 플립 플롭의 입력단자(D)에는 외부 클럭신호(EXTCLK)가 입력되고, D 플립 플롭의 클럭 단자에는 3T/4 만큼 지연된 외부 클럭신호(EXTCLK)가 입력된다. D 플립 플롭은 외부 클럭신호(EXTCLK)를 지연된 외부 클럭신호(EXTCLK+3T/4)의 라이징 에지에 샘플링하여 그 샘플링 결과를 출력한다. 스페셜 코드의 하이 논리 구간(또는 펄스폭 기간)은 외부 클럭신호(EXTCLK)의 노멀 클럭의 주기(T)보다 1.5 배 이상 길다. 따라서, 스페셜 코드가 입력되면 D 플립 플롭은 2T 이상의 하이 논리값으로 스페셜 코드 검출신호(SCDE)를 출력한다.

데이터 샘플링 및 직병렬 변환부(21)는 ESD 검출기(46)와 스페셜 코드 검출기(47)의 출력을 입력 받는 AND 게이트(48)와, AND 게이트(48)의 출력과 반전 파워 온 리셋신호(/Power on Reset)를 입력 받는 NOR 게이트(49)를 더 포함한다.

AND 게이트(48)는 ESD 검출기(46)의 출력과 스페셜 코드 검출기(47)의 출력을 논리곱 연산하여 그 결과를 NOR 게이트(49)에 입력한다. AND 게이트(48)는 ESD 검출기(46)의 출력이 하이 논리값이고 스페셜 코드 검출기(47)의 출력이 하이 논리값일 때, 즉, ESD가 발생하지 않은 정상 상태이고 다음 프레임기간이 시작되기 직전의 블랭크 타임일 때 하이 논리값을 출력한다. NOR 게이트(49)는 AND 게이트(48)의 출력과 반전 파워 온 리셋(/Power on Reset) 신호를 부정 논리합 연산하여 그 결과를 리셋신호(/Reset)로서 제1 및 제2 DLL(34, 35)의 리셋 단자에 입력한다. 파워 온 리셋신호(Power on Reset)는 액정표시장치의 전원이 입력되거나 SoC에서 강제 리셋 모드에서 발생되는 파워 업 시퀀스(Power up sequence) 과정에서 발생된다. 제1 및 제2 DLL(34, 35) 각각은 자신의 리셋 단자에 로우 논리값의 리셋신호(/Reset)가 입력될 때 리셋된다. 따라서, AND 게이트(48)와 NOR 게이트(49)는 ESD가 발생되지 않은 정상 상태에서 다음 프레임 기간이 시작되기 직전의 블랭크 타임일 때(리셋 조건 1), 파워 온 리셋신호가 발생될 때(리셋조건 2), 그리고 리셋조건 1과 리셋조건 2가 모두 발생될 때 제1 및 제2 DLL(34, 35)를 리셋시키는 제1 DLL 리셋 제어기 역할을 한다.

데이터 샘플링 및 직병렬 변환부(21)는 PLL(32)의 출력 단자와 제3 DLL(45)의 리셋단자 사이에 직렬 접속된 카운터(41), 비교기(42), NAND 게이트(43), 및 NOR 게이트(44)를 더 포함한다.

카운터(41)는 PLL(32)에 의해 지터가 경감된 외부 클럭신호(EXTCLK)를 입력 받아 그 클럭의 카운트 결과를 비교기(42)에 입력한다. 비교기(42)는 카운터(41)의 출력과 소정의 기준 시간을 비교하여 일정 시간 주기로 하이 논리의 출력을 반복적으로 발생한다. 비교기(42)의 출력은 제3 DLL(45)의 리셋 동작에 필요한 시간만큼 충분히 긴 시간 동안 하이 논리값을 유지한다. NAND 게이트(43)는 ESD 검출기(46)의 반전 출력(/LOCKE)과 비교기(42)의 출력을 논리곱 연산한다. NAND 게이트(48)의 출력(LockEP)은 ESD 검출기(46)의 출력이 로우 논리값(ESD 발생 상태)이고 비교기(42)의 출력이 하이 논리값일 때 로우 논리값을 갖고, ESD 검출기(46)의 출력이 하이 논리값(정상 상태)이거나 비교기(42)의 출력이 로우 논리값일 때 하이 논리값을 갖는다. 따라서, 카운터(41), 비교기(42) 및 NAND 게이트(43)는 일정 시간 간격으로 ESD 발생 여부를 검출하여 그 결과를 NOR 게이트(44)에 입력한다.

NOR 게이트(44)는 NAND 게이트의 반전 출력(/LockEP)과 파워 온 리셋신호(Power on Reset)을 논리합 연산하고, 그 반전 출력(/Reset)은 리셋 신호로서 제3 DLL(45)의 리셋 단자에 입력된다. 따라서, 제3 DLL(45)은 ESD가 발생되거나 파워 온 리셋신호(Power on Reset)가 발생되면 리셋된다.

데이터 샘플링 및 직병렬 변환부(21)는 콘트롤 데이터 복원부(51)를 더 구비한다. 콘트롤 데이터 복원부(51)는 코드 맵핑 테이블을 저장하고, 그 코드 맵핑 테이블에서 정의된 시간 정보에 기초하여 데이터 배선쌍을 통해 입력된 콘트롤 데이터를 복원한다.

데이터 샘플링 및 직병렬 변환부(21)는 클럭 송신부(50)를 더 구비한다. 클럭 송신부(50)는 외부 클럭신호(EXTCLK)를 낮은 전압의 차신호쌍으로 변환하여 이웃한 다른 소스 드라이브 IC로 전달한다.

DLL은 입력 클럭의 듀티비를 조절할 수 있지만 지터를 그대로 통과하는 반면에, PLL은 입력 클럭의 듀티비가 50%로 고정되어 있는 대신 지터를 저감하는 능력이 탁월하다. 이러한 특성을 이용하여 PLL(32)을 통해 지터가 저감된 듀티비 50%의 클럭은 제1 DLL(34)로 입력된다. 한편, PLL(32)을 통과한 클럭은 스페셜 코드가 노말 클럭과 동일하게 변하여 듀티비가 고정되므로 ESD 검출이나 스페셜 코드를 검출할 수 없다. 또한, PLL(32)을 통과한 클럭은 듀티비가 고정되므로 다음 단의 소스 드라이브 IC에 스페셜 코드를 전달할 수 없다. 따라서, 제3 DLL(45)과 클럭 송신부(50)의 버퍼에는 PLL(32)을 통과하지 않은 외부 클럭신호(EXTCLK)가 직접 입력되어야 한다.

도 5 내지 도 8은 PLL(32)의 회로 구성과 그 입출력 특성을 보여 주는 도면들이다.

도 5 내지 도 8을 참조하면, PLL(32)은 위상 주파수 검출기(Phase Frequency Detector, 이하 "PFD"라 함)(61), 펄스-전압 변환기(Pulse to voltage convertor), 및 전압 제어 발진기(Voltage Controlled Oscillator, 이하 "VCO"라 함)(63)을 비교한다.

VCO(63)는 전압 제어 단자에 입력되는 아날로그 전압의 전압 레벨에 대응하는 주파수를 갖는 펄스신호를 출력한다. PFD(61)는 PLL 입력 클럭신호와 VCO(63)로부터 피드백 입력된 펄스신호를 비교하여 그 위상차에 해당하는 펄스를 출력한다. 펄스-전압 변환기는 차지 펌프(Charge Pump, CP)(62)와 저역 통과 필터(Low Pass Filter, LPF)를 이용하여 PFD(61)로부터 입력된 펄스 신호를 아날로그 전압으로 변환하여 VCO(63)에 입력한다. 따라서, PLL(32)은 VCO(63)의 출력 클럭과 PLL 입력 클럭의 위상차만큼 VCO(63)의 위상과 주파수를 조정하여 PLL 출력 클럭의 지터를 저감시킨다. 예를 들어, 소스 드라이브 IC들(SIC#1~SIC#8)에서 데이터 샘플링과 복원 동작에 문제가 없는 지터는 3Gpbs의 외부 클럭 신호 전송 속도에서 1UI(Unit Interval)이 약 333ps(pico second)이고 입력 클럭에서 0.5UI인 약 167ps까지의 지터가 허용된다. 실험 결과에 의하면, PLL(32)은 도 5와 같이 3Gpbs의 외부 클럭 신호 전송 속도에서 외부 클럭신호(EXTCLK)의 지터가 저감되어 제1 DLL(34) 부터 약 83ps까지 지터가 허용되어 외부 클럭신호(EXTCLK)의 고속 전송에 유리하다.

PLL(32)의 출력 지터는 입력신호의 대역폭(bandwidth)을 감소시킬 수록 저감된다. PLL 대역폭은

rad/sec로 정해진다. 여기서, K_D = I_p/2π, Ip는 차지 펌프 전류, K_O는 VCO 이득(gain), C는 차지 펌프의 커패시터(capacitor)을 의미한다. 도 7 및 도 8에서, Cp는 저역 통과 필터(LPF)의 커패시터, Rp는 저역 통과 필터(LPF)의 저항, S는 라플라스 변환 함수의 S 도메인, K_VCO는 VCO 이득, K_VCO/S는 VCO 모델링, φ_in은 PLL의 입력 위상(input phase), φ_out은 PLL의 출력 위상(Output phase), φ_VCO는 VCO 위상 잡음(Phase noise)을 각각 의미한다.

도 9는 ESD 발생 상황에서 제3 DLL(45)을 리셋시키는 과정을 보여 주는 파형도이다.

도 9를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#8)이 ESD 영향을 받으면 ESD 검출기(46)의 출력(LOCKE)이 로우 논리값으로 발생된다. 비교기(42)는 일정 시간 주기로 하이 논리값의 출력을 반복적으로 발생한다. 비교기(42)의 출력에서 하이 논리 구간은 제3 DLL(45)의 리셋에 필요한 시간으로 설정되고, 제3 DLL(45)DL ESD 영향에서 벗어나 안정화될 수 있는 시간 후에 반복적으로 발생된다. 여기서, 비교기(42)의 출력에서 하이 논리 구간과 로우 논리 구간은 PLL(32)로부터 출력된 클럭신호를 기준으로 설정된다. 비교기(42)의 출력에서 하이 논리 구간은 약 4 클럭으로, 비교기(42)의 출력에서 로우 논리 구간은 약 4000 클럭 시간으로 설정될 수 있다. NAND 게이트(43)는 ESD 검출기(46)의 출력(LOCKE)이 로우 논리값이고 비교기(42)의 출력이 하이 논리값일 때 로우 논리값으로 출력(LockEP)을 발생한다. 제3 DLL(45)은 파워 온 리셋신호(/Power on Reset)가 입력되거나 ESD가 발생할 때 (LockEP = Low)일 때 리셋된다. 제3 DLL(45)이 리셋되어 ESD 영향에서 벗어나 정상 동작되면, ESD 검출기(46)의 출력(LOCKE)은 하이 논리로 반전된다.

도 10은 제1 및 제2 DLL들(34, 35)의 리셋 과정을 보여 주는 파형도이다.

도 10을 참조하면, 제1 및 제2 DLL(34, 35)은 제3 DLL(45)이 ESD에 의해 리셋된 후에 리셋된다. 이는 AND 게이트(48)에 의해 제3 DLL(45)이 리셋 후에 정상 동잘 할 때만(LOCKE = high), 제1 및 제2 DLL(34, 35)이 리셋할 수 있는 조건이 성립하기 때문이다. AND 게이트(48)는 LOCKE = high 이고, 스페셜 코드가 검출될 때(SCDE = 2T 이상의 high) SCD_Valid = high를 출력하여 제1 및 제2 DLL(34, 35)을 리셋시킨다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 샘플링 및 직병렬 변환부
22 : 디지털 아날로그 변환기(DAC) 23 : 출력회로
32 : PLL 34 : 제1 DL
35 : 제2 DLL 39 : 샘플러
40 : 데이터 타이밍 재조정부 41 : 카운터
42 : 비교기 43 : NAND 게이트
44, 49 : NOR 게이트 45 : 제3 DLL
46 : ESD 검출기 47 : 스페셜 코드 검출기
48 : AND 게이트 51 : 콘트롤 데이터 복원부

Claims

데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러;
상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하며, 상기 외부 클럭신호의 노이즈 구간을 검출하는 하나 이상의 소스 드라이브 IC들;
상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및
상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비하고,
상기 소스 드라이브 IC들 각각은,
상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호의 지터를 저감시키는 PLL;
상기 PLL로부터 출력되는 클럭신호를 지연시켜 상기 데이터와 동기되는 기준 내부 클럭을 발생하는 제1 DLL;
상기 기준 내부 클럭을 지연시켜 상기 기준 내부 클럭의 한 주기 내에서 N(N은 상기 데이터의 비트 수×3) 등분된 내부 클럭신호들을 발생하는 제2 DLL;
상기 제2 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 데이터를 샘플링하는 샘플러;
상기 PLL로 입력되기 전의 외부 클럭신호를 입력 받아 그 외부 클럭신호를 지연시켜 외부 클럭신호의 한 주기 내에서 균일하게 N 등분된 내부 클럭신호들을 발생하는 제3 DLL; 및
상기 제3 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 외부 클럭신호의 노이즈 구간을 검출하는 ESD 검출기를 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 PLL로 입력되기 전의 외부 클럭신호는 상기 데이터의 전송 주파수보다 낮은 주파수의 노멀 클럭과, 상기 노멀 클럭의 주기보다 긴 주기를 갖는 스페셜 코드를 포함하고,
상기 스페셜 코드는 상기 데이터에 앞서 상기 소스 드라이브 IC들로 전송되는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 제3 DLL로부터 출력되는 내부 클럭신호들에 기초하여 상기 스페셜 코드를 검출하는 스페셜 코드 검출기를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 ESD 검출기의 출력과 상기 스페셜 코드 검출기의 출력을 논리곱 연산하는 AND 게이트;
상기 AND 게이트의 출력과 상기 액정표시장치의 전원이 턴-온될 때 발생되는 반전 파워 온 리셋 신호를 부정 논리합 연산하여 그 결과로 상기 제1 및 제2 DLL들을 리셋시키는 제1 NOR 게이트를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 PLL로부터 출력되는 클럭신호를 카운트하는 카운터;
상기 카운터의 출력과 소정의 기준 시간을 비교하여 일정 시간 주기로 하이 논리의 출력을 반복적으로 발생하는 비교기;
상기 ESD 검출기의 반전 출력과 상기 비교기(42)의 출력을 논리곱 연산하는 NAND 게이트;
상기 NAND 게이트의 반전 출력과 상기 반전 파워 온 리셋신호를 논리합 연산하여 그 결과로 상기 제3 DLL을 리셋시키는 제2 NOR 게이트를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 샘플러로부터 입력된 데이터를 래치한 후에 동시에 출력하여 위상이 동기된 병렬 데이터를 출력하는 데이터 타이밍 재조정부를 더 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 데이터는 R 데이터, G 데이터 및 B 데이터를 포함한 비디오 데이터와, 상기 소스 드라이브 IC들의 동작을 제어하기 위한 콘트롤 정보를 포함한 콘트롤 데이터를 포함하고,
상기 소스 드라이브 IC들 각각은,
상기 콘트롤 정보를 복원하여 상기 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 소스 출력 인에이블 신호와, 상기 소스 드라이브 IC로부터 출력되는 데이터전압의 극성을 제어하는 극성제어신호를 발생하는 콘트롤 데이터 복원부를 더 포함하는 것을 특징으로 하는 액정표시장치.