KR20120126312A - 표시장치와 그 구동 방법 - Google Patents

표시장치와 그 구동 방법 Download PDF

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 그 표시장치는 락 피드백 신호 배선을 통해 수신되는 락 신호의 로직 레벨이 제1 로직 레벨일 때 데이터 배선쌍을 통해 클럭 트레이밍 패턴 신호를 소스 드라이브 IC들에 전송하고, 상기 락 신호의 로직 레벨이 제2 로직 레벨일 때 상기 데이터 배선쌍을 통해 콘트롤 데이터와 상기 입력 영상의 비디오 데이터를 상기 소스 드라이브 IC들에 전송하는 타이밍 콘트롤러; 및 상기 락 피드백 신호 배선과 상기 타이밍 콘트롤러의 락 신호 입력단 사이에 접속되어 상기 락 피드백 신호 배선을 통해 입력되는 상기 제1 로직 레벨의 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 상기 제1 로직 레벨의 파형이 글리치 파형인가를 판단하는 글리치 필터회로를 포함한다. 상기 글리치 필터회로는 상기 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 상기 글리치 파형을 제거한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)를 위한 내부 클럭 발생회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 트레이닝 패턴(clock training pattern) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 내부 클럭 발생회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생하고 그 내부 클럭의 위상과 주파수가 고정(Lock)되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 내부 클럭 발생회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
소스 드라이브 IC들 중 어느 하나라도 내장된 내부 클럭 발생회로의 출력 위상과 주파수가 언락(Unlock)되면, 락 신호를 로우 로직 레벨(Low logic level)로 반전시키고 마지막 소스 드라이브 IC는 반전된 락 신호를 타이밍 콘트롤러에 전송한다. 이 경우에, 타이밍 콘트롤러는 어느 소스 드라이브 IC의 내부 클럭 발생회로가 언락되었는지 알 수 없으므로 모든 소스 드라이브 IC들에 클럭 트레이닝 패턴 신호를 전송하여 소스 드라이브 IC들의 클럭 트레이닝을 재개한다.
소스 드라이브 IC들 중 어느 하나라도 내부 클럭에서 위상이 언락(Unlock)되어 락 신호의 논리가 반전되면 타이밍 콘트롤러는 프리엠블 신호를 소스 드라이브 IC들에 재전송한다. 따라서, 소스 드라이브 IC들 중 어느 하나라도 위상과 주파수가 언락되면, 타이밍 콘트롤러는 소스 드라이브 IC들의 클럭 트레이닝 동작을 재개시키고 하이 로직 레벨의 락 신호(LOCK)가 피드백 입력되면 다시 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
EPI 인터페이스 프로토콜에서, 소스 드라이브 IC들로 콘트롤 데이터와 비디오 데이터가 정상적으로 전송되는 중 어느 시점에서 소스 드라이브 IC들 중 어느 하나라도 내부 클럭 발생회로의 출력 위상과 주파수가 불안정한 언락 상태로 전환되면, 타이밍 콘트롤러에 입력되는 락 신호는 로우 로직 레벨로 반전된다. 한편, 타이밍 콘트롤러에 락 신호를 피드백 입력하기 위한 락 피드백 신호 배선에는 외부 원인에 의해 글리치(glitch) 파형이 혼입될 수 있다.
락 피드백 신호 배선과 다른 외부 신호 배선과의 커플링(Coupling)이나 정전기 등에 의해 순간적으로 로우 로직 레벨로 떨어지는 글리치 파형이 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 입력될 수 있다. 이러한 글리치 파형은 모든 소스 드라이브 IC들의 내부 클럭 발생회로의 출력 위상과 주파수가 안정되게 고정되어 모든 소스 드라이브 IC들이 정상적으로 CDR 동작을 하더라도 락 피드백 배선을 통해 타이밍 콘트롤러에 입력될 수 있다. 이와 같이 락 피드백 신호를 통해 타이밍 콘트롤러에 글리치 신호가 입력되면, 타이밍 콘트롤러는 클럭 트레이닝을 위한 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들은 클럭 트레이닝 패턴 신호가 입력되면 입력 영상의 비디오 데이터 전압을 출력하지 않고 클럭 트레이닝 과정을 재개한다. 클럭 트레이닝 과정에서, 소스 드라이브 IC들로부터 입력 영상의 비디오 데이터 전압과 무관한 비정상적인 데이터(abnormal data) 전압이 출력될 수 있다. 예를 들어, 글리치 파형으로 인하여 소스 드라이브 IC들이 클럭 트레이닝을 재개하면, 그 클럭 트레이닝 재개 시점에서 표시패널에 표시된 원본 이미지(도 1a)에서 도 1b와 같이 비정상적인 가로 줄무늬 노이즈가 보여질 수 있다.
본 발명은 락 피드백 배선을 통해 타이밍 콘트롤러에 입력되는 글리치 파형으로 인하여 표시품질이 저하되는 현상을 방지할 수 있는 표시장치와 그 구동방법을 제공한다.
본 발명의 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; CDR(Clok and Data Recovery)를 위한 내부 클럭 발생회로를 포함하여 입력 영상의 비디오 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들; 락 피드백 신호 배선을 통해 수신되는 락 신호의 로직 레벨이 제1 로직 레벨일 때 데이터 배선쌍을 통해 클럭 트레이밍 패턴 신호를 상기 소스 드라이브 IC들에 전송하고, 상기 락 신호의 로직 레벨이 제2 로직 레벨일 때 상기 데이터 배선쌍을 통해 콘트롤 데이터와 상기 입력 영상의 비디오 데이터를 상기 소스 드라이브 IC들에 전송하는 타이밍 콘트롤러; 및 상기 락 피드백 신호 배선과 상기 타이밍 콘트롤러의 락 신호 입력단 사이에 접속되어 상기 락 피드백 신호 배선을 통해 입력되는 상기 제1 로직 레벨의 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 상기 제1 로직 레벨의 파형이 글리치 파형인가를 판단하는 글리치 필터회로를 포함한다.
상기 글리치 필터회로는 상기 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 상기 글리치 파형을 제거한다.
상기 글리치 필터회로는 상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하여 상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형을 제거한다.
상기 글리치 필터회로는 상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하여 상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형 대신에 상기 제2 로직 레벨의 신호를 상기 락 피드백 신호 배선을 통해 상기 타이밍 콘트롤러에 전송한다.
상기 문턱값은 0 보다 크고 5 μsec 이하의 시간을 지시하는 카운트값이다.
상기 표시장치의 구동 방법은 상기 락 피드백 신호 배선을 통해 입력되는 상기 제1 로직 레벨의 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 상기 제1 로직 레벨의 파형이 글리치 파형인가를 판단하는 단계; 및 상기 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 상기 글리치 파형을 제거하는 단계를 포함한다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC 사이에서 EPI 인터페이스를 통해 신호가 전송되는 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC 사이에 연결된 락 피드백 신호 배선을 통해 흐르는 글리치 파형을 검출하여 그 글리치 파형을 제거한다. 그 결과, 본 발명은 락 피드백 배선을 통해 타이밍 콘트롤러에 입력되는 글리치 파형으로 인하여 표시품질이 저하되는 현상을 방지할 수 있다.
도 1a 및 도 1b는 EPI 인터페이스에서 글리치 파형으로 인하여 표시 이미지에서 나타나는 가로 줄무늬 노이즈의 일예를 보여 주는 도면들이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3은 도 2에 도시된 소스 드라이브 IC들의 내부 회로 구성을 보여 주는 블록도이다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 5는 본 발명의 실시예에 따른 글리치 필터회로를 나타내는 도면이다.
도 6은 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 입력되는 글리치 파형의 일예를 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 표시장치의 구동 방법을 단계적으로 보여 주는 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#6), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(LCP)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
도 2에서, 실선은 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 2에서, 점선은 소스 드라이브 IC들(SIC#1~SIC#6) 간에 연결된 락 피드백 신호 배선이다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 인터페이스를 통해 소스 드라이브 IC들(SIC#1~SIC#6) 각각에 직렬로 접속되된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC#1~SIC#6)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#6)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#6)에 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#6)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#6)로 전송되는 신호들에는 외부 클럭신호가 포함된다.
타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 신호에서 로우 로직 레벨 신호를 카운트하여 그 카운트 결과에 따라 글리치 파형 여부를 판단한다. 타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호가 글리치 파형으로 판단되면, 그 글리치 파형을 무시하여 클럭 트레이닝 패턴 신호를 전송하지 않는다. 정상 동작 상태에서, 로우 로직 레벨의 락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#6)의 CDR 동작이 불안정할 때부터 클럭 트레이닝 동작이 완료되어 CDR 동작이 안정화될 때까지 로우 로직 레벨을 유지하므로 수십 μsec 이상이다. 이에 비하여, 외부 원인에 의해 발생되는 로우 로직 레벨의 글리치 신호는 정상 동작 상태에서 발생되는 로우 로직 레벨의 락 신호(LOCK)에 비하여 매우 짧다.
타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호를 카운트하여 그 시간이 정상 동작 상태에서 발생되는 로우 로직 레벨의 락 신호(LOCK)에 비하여 짧으면 그 때의 로우 로직 레벨 신호를 글리치 파형으로 판단하여 무시한다. 따라서, 본 발명은 락 피드백 배선을 통해 타이밍 콘트롤러에로우 로직 레벨의 글리치 파형이 입력되더라도 그 글리치 파형으로 인하여 타이밍 콘트롤러(TCON)로부터 클럭 트레이닝 패턴 신호가 전송되어 소스 드라이브 IC들(SIC#1~SIC#6)이 클럭 트레이닝 동작을 재개하는 오동작을 방지할 수 있다. 본 발명은 글리치 파형으로 인하여 소스 드라이브 IC들(SIC#1~SIC#6)로부터 비정상적인 노이즈 전압이 출력되는 현상을 예방하여 표시품질의 저하를 방지할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#6)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 내부 클럭 발생회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 CDR 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC(SIC#1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 이 때문에, 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC들(SIC#6)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, 외부 클럭신호가 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#6) 각각에 직렬로 전송한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#6)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#6) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 외부 클럭신호가 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 입력 받는다. 소스 드라이브 IC들(SIC#1~SIC#6)은 외부 클럭신호를 내부 클럭 발생회로에 입력하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭신호들을 발생한다. 내부 클럭 발생회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭신호들을 출력한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 내부 클럭신호 타이이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#6)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
도 3은 소스 드라이브 IC들(SIC#1~SIC#6)의 내부 회로 구성을 보여 준다.
도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#6) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#6) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 내부 클럭 발생회로를 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 입력 영상의 RGB 디지털 비디오 데이터 비트를 샘플링한다. 그리고 데이터 샘플링 및 직병렬 변환부(21)는 샘플링된 데이터 비트를 래치한 후에 동시에 출력함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 수신되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#6)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 표시장치가 액정표시장치가 아닌 경우에, 극성제어신호(POL)는 생략될 수 있다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터 입력된 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링(Charge sharing)을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안, 소스 드라이브 IC들에서 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 데이터라인들에 인가된다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.
도 4는 도 2에 도시된 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#6) 사이의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송하고 락 피드백 신호 배선을 통해 하이 로직 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지하면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다.
타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 또는 제3 단계(Phase-Ⅲ)의 신호 전송 중에 락 피드백 신호 배선을 통해 로우 로직 레벨 신호가 미리 정해진 소정 시간보다 긴 시간으로 입력되면 그 신호를 로우 로직 레벨의 락 신호(LOCK)로 판단한다. 타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호가가 정상 동작 상태의 로우 로질 레벨의 락 신호(LOCK)로 판단되면 소스 드라이브 IC들(SIC#1~SIC#6)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송한다. 반면에, 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 또는 제3 단계(Phase-Ⅲ)의 신호 전송 중에 락 피드백 신호 배선을 통해 로우 로직 레벨 파형 신호가 소정 시간 이하로 짧게 입력되면, 그 신호를 글리치 파형 신호로 판단하여 그 글리치 파형을 무시하여 제1 단계(Phase-Ⅰ)로 이행하지 않고 현재의 신호 전송 동작 상태를 유지한다.
글리치 파형을 판단하기 위하여, 본 발명의 표시장치는 도 5와 같은 글리치 필터회로(51)를 포함한다. 글리치 필터회로(51)는 타이밍 콘트롤러(TCON)에 내장되거나, 타이밍 콘트롤러(TCON)와는 독립된 회로로 구현되어 락 피드백 신호 배선과 타이밍 콘트롤러(TCON)의 락 신호 입력단 사이에 연결될 수 있다.
도 5 및 도 6을 참조하면, 타이밍 콘트롤러(TCON)는 데이터 스위치회로(52)를 포함한다. 데이터 스위치회로(52)는 글리치 필터회로(51)에 접속되어 글리치 필터회로(51)로부터 입력되는 락 신호(LOCK)에 응답하여 입력 데이터들을 선택한다. 데이터 스위치회로(52)는 글리치 필터회로(51)를 통해 입력되는 하이 로직 레벨의 락 신호(LOCK)에 응답하여 제2 단계(Phase-Ⅱ)의 콘트롤 데이터(CTRL) 또는 제3 단계(Phase-Ⅲ)의 입력 영상 데이터(RGB)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다. 데이터 스위치회로(52)는 글리치 필터회로(51)를 통해 입력되는 로우 로직 레벨의 락 신호(LOCK)에 응답하여 제1 단계(Phase-Ⅰ)의 클럭 트레이닝 패턴 신호(CLKTR)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다.
글리치 필터회로(51)는 락 피드백 신호 배선을 통해 입력되는 언락 로직 레벨 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 언락 로직 레벨 파형이 글리치 파형인가를 판단한다. 이를 위하여, 글리치 필터회로(51)는 락 피드백 신호 배선과 데이터 스위치회로(52)의 락 신호 입력단 사이에 접속된다. 글리치 필터회로(51)는 락 피드백 신호 배선을 통해 입력되는 파형을 카운트하기 위한 카운터를 포함한다. 글리치 필터회로(51)에는 글리치 파형 판단에 기준이 되는 소정의 문턱값(THt)이 미리 저장되어 있다. 문턱값은 0 보다 크고 5 μsec 이하의 짧은 시간을 지시하는 카운트값으로 설정된다. 글리치 필터회로(51)의 카운터는 타이밍 콘트롤러(TCON) 내에 내장된 발진기의 클럭을 입력받아 그 클럭 단위로 입력 신호 파형의 로우 로직 레벨 파형 시간을 카운트한다. 글리치 필터회로(51)의 카운터는 호스트 시스템으로부터 입력되는 메인 클럭(CLK) 단위로 입력 신호 파형의 로우 로직 레벨 파형 시간을 카운트할 수도 있다.
글리치 필터회로(51)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 파형을 카운트하고, 도 6과 같이 그 카운트 결과(t)와 문턱값(THt)을 비교하여 카운트 결과(t)가 문턱값(THt) 이하이면 현재 입력되는 로우 로직 레벨 신호의 파형을 글리치 파형으로 판단하여 그 파형을 제거하여 입력 신호를 데이터 스위치회로(52)에 전송한다. 글리치 필터회로(51)는 글리치 파형 대신에 하이 로직 레벨 신호를 데이터 스위치회로(52)에 전송할 수 있다.
도 7은 본 발명의 실시예에 따른 표시장치의 구동 방법을 단계적으로 보여 주는 흐름도이다. 이 구동 방법은 타이밍 콘트롤러(TCON)과 글리치 필터회로(51)에 의해 제어된다.
도 7을 참조하면, 본 발명의 실시예에 따른 표시장치의 구동 방법은 소스 드라이브 IC들(SIC#1~SIC#6)의 CDR 기능을 안정화하기 위하여 타이밍 콘트롤러(TCON)로부터 발생된 제1 단계(Phase-Ⅰ)의 클럭 트레이닝 패턴 신호(CLKTR)를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송한다.(S1)
클럭 트레이닝 패턴 신호(CLKTR)이 소스 드라이브 IC들(SIC#1~SIC#6)에 입력되면, 소스 드라이브 IC들(SIC#1~SIC#6)의 CDR 기능이 순차적으로 안정화된다. 마지막 소스 드라이브 IC(SIC#6)의 CDR 기능이 안정화되면, 그 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 콘트롤러(TCON)에 전송한다.(S2 및 S3)
타이밍 콘트롤러(TCON)는 하이 로직 레벨의 락 신호(LOCK)를 수신하면, 제2 단계(Phase-Ⅱ)의 콘트롤 데이터(CTRL)과 제3 단계(Phase-Ⅲ)의 입력 영상 비디오 데이터(RGB)를 소스 드라이브 IC들(SIC#1~SIC#6)에 순차적으로 전송한다.(S4 내지 S9)
타이밍 콘트롤러(TCON)로부터 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터가 출력되는 과정에서, 락 피드백 신호 배선을 통해 입력되는 신호가 로우 로직 레벨로 반전되면 글리치 필터회로(51)는 그 로우 로직 레벨 파형 신호가 글리치 파형인가를 판단한다. 글리치 필터회로(51)는 전술한 바와 같이 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 파형 신호를 카운트하고 그 카운트 결과(t)가 미리 설정된 문턱값(THt) 이하이면 현재 입력되는 로우 로직 레벨 파형 신호를 제거한다. 따라서, 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호가 문턱값(THt) 이하의 시간이면, 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터 전송을 수행한다.
타이밍 콘트롤러(TCON)로부터 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터가 출력되는 과정에서, 락 피드백 신호 배선을 통해 입력되는 신호가 로우 로직 레벨로 반전되면 글리치 필터회로(51)는 그 로우 로직 레벨 파형 신호가 글리치 파형인가를 판단한다. 글리치 필터회로(51)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 파형 신호를 카운트하고 그 카운트 결과(t)가 미리 설정된 문턱값(THt) 보다 크면 현재 입력되는 로우 로직 레벨 파형 신호를 소스 드라이브 IC들(SIC#1~SIC#6) 중 적어도 어느 하나의 CDR 기능이 불안정할 때 발생되는 정상적인 로우 로직 레벨의 락 신호(LOCK)로 판단한다. 글리치 필터회로(51)는 정상적인 로우 로직 레벨의 락 신호(LOCK)를 그대로 타이밍 콘트롤로(TCON)에 전달한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터 전송 중에 정상적인 로우 로직 레벨의 락 신호(LOCK)를 수신하면 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호(CLKTR)를 소스 드라이브 IC들(SIC#1~SIC#6)에 재전송한다.(S5 내지 S7, S1) 타이밍 콘트롤러(TCON)는 모든 소스 드라이브 IC들(SIC#1~SIC#6)의 CDR 기능이 다시 안정화되면, 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)로 순차적으로 이행하여 콘트롤 데이터(CTRL)과 입력 영상 비디오 데이터(RGB)의 전송을 재개한다.(S4 내지 S9)
전술한 실시예에 소스 드라이브 IC들(SIC#1~SIC#6)은 CDR 기능이 안정화될 때 하이 로직 레벨의 락 신호(락 로직 레벨의 LOCK)를 타이밍 콘트롤러(TCON)에 피드백 입력하는 반면에, CDR 기능이 불안정하게 될 때 로우 로직 레벨의 락 신호(언락 로직 레벨의 LOCK)를 타이밍 콘트롤러(TCON)에 피드백 입력한다. 그리고 타이밍 콘트롤러(TCON)는 로우 로직 레벨의 락 신호(언락 로직 레벨의 LOCK)가 수신되면 제1 단계(Phase-Ⅰ)의 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송하는 반면에, 하이 로직 레벨의 락 신호(락 로직 레벨의 LOCK)가 수신되면 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터 전송을 계속하였다. 본 발명은 이에 한정되지 않는다. 예를 들어, 소스 드라이브 IC들(SIC#1~SIC#6)은 CDR 기능이 안정화될 때 로우 로직 레벨의 락 신호(락 로직 레벨의 LOCK)를 타이밍 콘트롤러(TCON)에 피드백 입력하는 반면에, CDR 기능이 불안정하게 될 때 하이 로직 레벨의 락 신호(언락 로직 레벨의 LOCK)를 타이밍 콘트롤러(TCON)에 피드백 입력하도록 설계될 수 있다. 이 경우에, 타이밍 콘트롤러(TCON)는 전술한 실시예와 반대로 하이 로직 레벨의 락 신호(언락 로직 레벨의 LOCK)가 수신되면 제1 단계(Phase-Ⅰ)의 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송하는 반면에, 로우 로직 레벨의 락 신호(락 로직 레벨의 LOCK)가 수신되면 제2 단계(Phase-Ⅱ)와 제3 단계(Phase-Ⅲ)의 데이터 전송을 계속하도록 설계된다. 이 경우에, 글리치 필터회로(51)는 하이 로직 레벨 파형을 카운트하여 그 하이 로직 레벨 파형의 글리치 파형 여부를 판단하도록 설계된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC#1~SIC#6 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 51 : 글리치 필터회로
52 : 데이터 스위치회로

Claims (8)

  1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널;
    CDR(Clok and Data Recovery)를 위한 내부 클럭 발생회로를 포함하여 입력 영상의 비디오 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들;
    락 피드백 신호 배선을 통해 수신되는 락 신호의 로직 레벨이 제1 로직 레벨일 때 데이터 배선쌍을 통해 클럭 트레이밍 패턴 신호를 상기 소스 드라이브 IC들에 전송하고, 상기 락 신호의 로직 레벨이 제2 로직 레벨일 때 상기 데이터 배선쌍을 통해 콘트롤 데이터와 상기 입력 영상의 비디오 데이터를 상기 소스 드라이브 IC들에 전송하는 타이밍 콘트롤러; 및
    상기 락 피드백 신호 배선과 상기 타이밍 콘트롤러의 락 신호 입력단 사이에 접속되어 상기 락 피드백 신호 배선을 통해 입력되는 상기 제1 로직 레벨의 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 상기 제1 로직 레벨의 파형이 글리치 파형인가를 판단하는 글리치 필터회로를 포함하고,
    상기 글리치 필터회로는 상기 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 상기 글리치 파형을 제거하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 글리치 필터회로는,
    상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하여 상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형을 제거하는 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 글리치 필터회로는,
    상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하여 상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형 대신에 상기 제2 로직 레벨의 신호를 상기 락 피드백 신호 배선을 통해 상기 타이밍 콘트롤러에 전송하는 것을 특징으로 하는 표시장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 문턱값은,
    0 보다 크고 5 μsec 이하의 시간을 지시하는 카운트값인 것을 특징으로 하는 표시장치.
  5. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널, CDR(Clok and Data Recovery)를 위한 내부 클럭 발생회로를 포함하여 입력 영상의 비디오 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들, 및 락 피드백 신호 배선을 통해 수신되는 락 신호의 로직 레벨이 제1 로직 레벨일 때 데이터 배선쌍을 통해 클럭 트레이밍 패턴 신호를 상기 소스 드라이브 IC들에 전송하고, 상기 락 신호의 로직 레벨이 제2 로직 레벨일 때 상기 데이터 배선쌍을 통해 콘트롤 데이터와 상기 입력 영상의 비디오 데이터를 상기 소스 드라이브 IC들에 전송하는 타이밍 콘트롤러를 포함하는 표시장치의 구동 방법에 있어서,
    상기 락 피드백 신호 배선을 통해 입력되는 상기 제1 로직 레벨의 파형 시간과 미리 설정된 문턱 시간을 비교하여 현재 입력되는 상기 제1 로직 레벨의 파형이 글리치 파형인가를 판단하는 단계; 및
    상기 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 상기 글리치 파형을 제거하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
  6. 제 5 항에 있어서,
    상기 글리치 파형을 제거하는 단계는,
    상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하는 단계; 및
    상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형을 제거하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
  7. 제 6 항에 있어서,
    상기 글리치 파형을 제거하는 단계는,
    상기 제1 로직 레벨의 파형을 카운트하고, 그 카운트 결과와 미리 설정된 문턱값을 비교하는 단계; 및
    상기 카운트 결과가 문턱값 보다 크면 상기 제1 로직 레벨의 파형 대신에 상기 제2 로직 레벨의 신호를 상기 락 피드백 신호 배선을 통해 상기 타이밍 콘트롤러에 전송하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 문턱값은,
    0 보다 크고 5 μsec 이하의 시간을 지시하는 카운트값인 것을 특징으로 하는 표시장치의 구동 방법.
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