CN114078439A - 显示装置及其驱动方法 - Google Patents

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Abstract

本公开的实施例涉及一种显示装置和驱动方法，在第一优化模式下，控制器将具有多个脉冲波形的第一锁定信号传输到多个源极驱动器电路中的第一源极驱动器电路，从接收第一锁定信号的最后一个源极驱动器电路接收具有多个脉冲波形的第二锁定信号，并且当接收到第二锁定信号时，将用于恢复在每个源极驱动器电路的操作中使用的时钟的频率和相位的多个相环固定数据发送到每个源极驱动器电路，并且在显示模式下，控制器将具有预设电压电平的第一锁定信号传输到第一源极驱动器电路，从接收第一锁定信号的最后一个源极驱动器电路接收具有多个预设电压电平的第二锁定信号，并且当接收到第二锁定信号时，将图像信号和控制数据提供给每个源极驱动器电路。

Description

显示装置及其驱动方法
相关申请的交叉引用
本申请要求于2020年8月19日向韩国提交的韩国专利申请No.10-2020-0104122的权益和优先权，出于所有目的，该申请的全部内容通过引用并入本文，如同在本文中完全阐述一样。
技术领域
本公开涉及一种显示装置及其驱动方法。
背景技术
随着信息社会的发展，对用于显示图像的显示装置的需求以各种形式在增加。使用了各种类型的显示装置作为显示装置，例如液晶显示装置(LCD)和电致发光显示装置(ELD)。
电致发光显示装置(ELD)可以包括包含量子点的量子点发光显示装置、无机发光显示装置和有机发光显示装置。
上述的显示装置可以包括用于将数据电压提供给数据线以显示图像的源极驱动器电路。
可以有与显示装置的分辨率和尺寸相对应的多个源极驱动器电路。源极驱动器电路可能彼此具有特性差异，并且从源极驱动器电路输出的信号根据源极驱动器电路被布置到显示装置的位置而失真，因此会出现显示装置可能无法稳定操作的问题。另外，如果信号具有高频，则这种失真会变得更大。
发明内容
本公开的实施例涉及一种能够高速传输信号并且稳定地操作的显示装置，以及该显示装置的驱动方法。
另外，本公开的实施例涉及一种能够减小控制多个源极驱动器电路中的每一个的操作时序的时钟之间的频率和相位偏差的显示装置，以及该显示装置的驱动方法。
另外，本公开的实施例涉及一种能够改善图像质量的显示装置，以及该显示装置的驱动方法。
在一个方面，提供了一种显示装置，包括：控制器，在第一优化模式下操作，并且在第一优化模式之后在显示模式下操作；以及多个源极驱动器电路，连接到控制器并且由该控制器控制。
在第一优化模式下，控制器可以将具有多个脉冲波形的第一锁定信号传输到多个源极驱动器电路中的第一源极驱动器电路，从最后一个源极驱动器电路(其接收以级联方式从第一源极驱动电路传输到最后一个源极驱动电路的第一锁定信号)接收具有多个脉冲波形的第二锁定信号，并且当接收到第二锁定信号时，将用于恢复在每个源极驱动器电路的操作中使用的时钟的频率和相位的多个相环固定数据发送到每个源极驱动器电路。
在显示模式下，控制器可以将具有预设电压电平的第一锁定信号传输到第一源极驱动器电路，从最后一个源极驱动器电路(其接收以级联方式从第一源极驱动电路传输到最后一个源极驱动电路的第一锁定信号)接收具有多个预设电压电平的第二锁定信号，并且当接收到第二锁定信号时，将图像信号和控制数据提供给每个源极驱动器电路。
在另一方面，提供了一种显示装置的驱动方法，包括：从控制器向多个源极驱动器电路提供具有预设图案和多个脉冲波形的第一锁定信号和多个相环固定数据；以及在多个源极驱动器电路的每一个中设置通过相环固定数据恢复的时钟的频率和相位；以及当将具有预设的第一电压的第一锁定信号提供给多个源极驱动器电路时，响应于相环固定数据恢复时钟，并且将图像信号传输给每个源极驱动器电路。
根据本公开的实施例，可以提供一种能够高速传输信号并且稳定地操作的显示装置，以及该显示装置的驱动方法。
另外，根据本公开的实施例，可以提供一种能够通过向每个源极驱动器电路发送可用于设置频率和相位的相环固定数据减小控制多个源极驱动器电路中的每一个的操作时序的时钟之间的频率和相位偏差的显示装置，以及该显示装置的驱动方法。
另外，根据本公开的实施例，可以提供一种能够通过抑制在传输图像信号时发生传输错误来改善图像质量的显示装置，以及该显示装置的驱动方法。
附图说明
根据以下结合附图的详细描述，本公开的上述和其他方面、特征和优点将变得更加明显，其中：
图1是示出根据实施例的显示装置的平面图；
图2是示出根据实施例的像素的电路图；
图3是示出根据实施例的显示装置中的控制器与多个源极驱动器电路之间的连接的平面图；
图4是示出图3中所示的控制器与源极驱动器电路之间的操作的时序图；
图5是用于说明差分信号的EYE特性的概念图；
图6示出了图4中所示的控制器与包括在多个源极驱动器电路中的连接的锁定电路之间的连接关系；
图7是示出图6中所示的控制器和源极驱动器电路在第一优化模式下操作的时序图；
图8是示出根据一个实施例的在图7所示的第一优化模式下转换相环固定数据的处理的时序图；
图9是示出根据另一实施例的在图7所示的第一优化模式下转换相环固定数据的处理的时序图；
图10和图11是示出在根据实施例的显示装置中将第一锁定信号和相环固定数据传送到多个源极驱动器电路的处理的时序图；
图12是示出图4所示的空白时段的实施例的时序图；
图13是示出图4所示的第二优化模式的实施例的时序图；
图14是示出根据实施例的控制器的结构的结构图；
图15是示出根据实施例的改善显示装置中的源极驱动器电路的噪声的框图；
图16是示出根据实施例的驱动显示装置的方法的流程图。
具体实施方式
在本公开的示例或实施例的以下描述中，将参考附图，在附图中通过图例示出了可以实现的特定示例或实施例，并且在附图中(即使在彼此不同的附图中示出)相同的参考数字和符号可以用于指定相同或相似的部件。此外，在本公开的示例或实施例的以下描述中，当确定对并入本文的公知功能和部件的详细描述可能使本公开的一些实施例中的主题不清楚时，将省略该描述。本文使用的诸如“包括”、“具有”、“包含”、“构成”、“组成”和“形成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式。
可以在本文中使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”的术语来描述本公开的元件。这些术语中的每一个都不用于限定元件的本质、顺序、次序或数量等，而仅用于将相应的元件与其他元件区分开。
当提到第一元件“连接或耦接到”第二元件或与第二元件“接触或重叠”时，应被解释为不仅第一元件可以“直接连接或耦接到”第二元件或与第二元件“直接接触或重叠”，还可以在第一元件与第二元件之间“插设”有第三元件，或者第一元件和第二元件可以经由第四元件彼此“连接或耦接”“接触或重叠”等。这里，第二元件可以被包括在彼此“连接或耦接”“接触或重叠”等的两个以上元件中的至少一个中。
当使用与时间相关的术语，例如“之后”、“随后”、“接下来”、“之前”等，来描述元件或配置的处理或操作，或操作、处理、制造方法中的流程或步骤时，这些术语可用于描述非连续或非顺序的处理或操作，除非这些术语与术语“直接”或“立即”一起使用。
另外，当提到任何尺寸、相对大小等时，应考虑即使未指定相关描述，元素或特征的数值或相应信息(例如水平、范围等)也包括可能由各种因素(例如，过程因素、内部或外部冲击、噪声等)引起的公差或误差范围。此外，术语“可以”完全涵盖术语“能够”涵盖的所有含义。
图1是示出根据本公开的实施例的显示装置100的平面图。
参考图1，显示装置100可以包括显示面板110、数据驱动器电路120、栅极驱动器电路130和控制器140。
显示面板110可以包括多个像素101。多个像素101可以以矩阵形式排列在显示面板110内，但是本发明不限于此。多个像素101中的每一个可以发射诸如红色、绿色或蓝色的各种颜色的光。然而，从每个像素发射的光的颜色不限于此。
在显示面板110上可以布置多条栅极线GL1至GLn和多条数据线DL1至DLm。多个像素101可以连接到栅极线GL1至GLn和数据线DL1至DLm。每个像素101可以响应于通过栅极线GL1至GLn中的相应栅极线传输的栅极信号来接收通过数据线DL1至DLm中的相应数据线传输的数据信号。另外，在显示面板110上可以布置多条发光控制线EML1至EMLn。发光控制线EML1至EMLn将发光控制信号传输至多个像素101，从而可以控制多个像素101发光的时间。
数据驱动器电路120可以电连接到多条数据线DL1至DLm，以通过数据线DL1至DLm将数据信号传输至像素101。这里，尽管示出了一个数据驱动器电路120，但不限于此。另外，数据驱动器电路120可以包括多个源极驱动器电路。源极驱动器电路的数量可以根据显示面板110的分辨率和尺寸来确定。
栅极驱动器电路130可以电连接到多条栅极线GL1至GLn，并且可以通过多条栅极线GL1至GLn将栅极信号提供给多个像素101。这里，极驱动器电路130被示出为设置在显示面板110的一侧，但不限于此，并且可以设置在显示面板110的两侧。一个栅极驱动器电路可以连接到奇数的栅极线，另一栅极驱动器电路可以连接到偶数的栅极线。另外，显示装置100可以不包括单独的栅极驱动器电路，可以包括以栅极产生电路类型(称为GIP(面板内栅极)类型)设置在显示面板110中的栅极驱动器电路130。
控制器140可以控制数据驱动器电路120和栅极驱动器电路130。控制器140可以将图像信号RGB和数据控制信号DCS提供给数据驱动器电路120，并且可以将栅极控制信号GCS提供给栅极驱动器电路130。
图2是示出根据实施例的像素的电路图。
参考图2，像素101可以包括通过接收驱动电流Id而发光的发光器件ED，以及将驱动电流Id提供给发光器件ED的像素电路101p。像素电路101p可以包括第一晶体管M1、第二晶体管M2和电容器Cst。像素电路101p可以进一步包括第三晶体管M3。第一晶体管M1可以响应于数据信号Vdata将驱动电流提供给发光器件ED。第二晶体管M2可以响应于第一栅极信号GATE1从数据线DL向第一晶体管M1提供数据信号Vdata。电容器Cst可以保持提供给第一晶体管M1的数据信号Vdata。
在第一晶体管M1中，第一电极连接到第一节点N1，该第一节点N1连接到第一电源线VL1，第一电压EVDD供应到第一电源线VL1，栅极连接到第二节点N2，第二电极连接到第三节点N3。第一晶体管M1可以根据提供至第二节点N2的数据信号的电压电平允许电流从第一节点N1流向第三节点N3。第一晶体管M1的第一电极可以是漏极，第二电极可以是源极。然而，本公开不限于此。从第一节点N1流向第三节点N3的电流对应于等式1。
等式1
Id＝k(VGS-Vth)2
这里，Id表示从第一节点N1流向第三节点N3的电流值，k表示晶体管的电子迁移率，VGS表示第一晶体管M1的栅极和源极之间的电压差，Vth表示第一晶体管M1的阈值电压。
第二晶体管M2可以包括连接到数据线DL的第一电极，连接到第二节点N2的第二电极以及连接到第一栅极线GL1的栅极。第二晶体管M2可以响应于传输到第一栅极线GL1的第一栅极信号GATE1将流经数据线DL的数据信号Vdata提供至第三节点N3。
电容器Cst可以包括连接到第一节点N1的第一电极和连接到第二节点N2的第二电极。电容器Cst可以保持第一节点N1与第二节点N2之间的电压。因此，电容器Cst可以保持传输到第二节点N2的数据信号Vdata的电压电平。
在发光器件ED中，阳极可以电连接到第一节点N1，阴极可以电连接到第二电源电压EVSS。发光器件ED可以包括发光层，该发光层通过从阳极流向阴极的电流发光。发光层可以包括无机层或有机层。另外，发光层可以包括多个层。发光二极管ED可以发射红光、绿光和蓝光。然而，本公开不限于此，发光二极管ED可以发射白光。
第三晶体管M3可以包括第一电极和第二电极，第一电极连接到提供参考电压Vref的第二电源线EL2，第二电极连接到第一节点N1。栅极连接到提供感测信号SENSE的感测信号线SSL。第二电源线可以连接到模数转换器220。
另外，第三晶体管M3可以响应于感测信号SENSE将第一节点N1的电压电平提供给模数转换器220。模数转换器220可以将第一节点N1的电压电平转换为数字信号。模数转换器220可以被包括在图1所示的数据驱动器电路120中。
图3是示出根据实施例的显示装置中的控制器与多个源极驱动器电路之间的连接的平面图。
参考图3，在显示面板110的一侧布置有多个膜120a。显示面板110和多个膜120a可以彼此连接。每个膜120a可以是柔性电路膜。
另外，源极驱动器电路120b中的每一个可以设置在多个膜120a中的每一个上。源极驱动器电路120b可以被实现为集成电路。设置在每个膜120a上的源极驱动器电路120b可以对应于图1中所示的数据驱动器电路120。源极驱动器电路120b向显示面板110提供信号和/或电压。
另外，控制印刷电路板140a可以连接到每个膜120a。控制器140可以设置在控制印刷电路板140a上。控制器140可以通过控制印刷电路板140a连接到多个膜120a。
传输锁定信号的锁定信号线以及多条数据传输线EPI可以设置在控制印刷电路板140a与膜120a之间。锁定信号线可以包括锁定输入线LOCK IN、级联线CCL和锁定输出线LOCK OUT。
锁定输入线LOCK IN可以连接控制器140和设置在膜120a中的最左侧位置处的第一膜121a上的源极驱动器电路121b。另外，锁定输出线LOCK OUT可以连接控制器140和设置在膜120a中的最右侧位置处的第六膜126a上的源极驱动器电路121b。另外，第一锁定信号通过锁定输入线LOCK IN从控制印刷电路板140a传输到第一膜121a，第二锁定信号通过锁定输出线LOCK OUT从控制印刷电路板140a传输到第六膜126a。第一锁定信号可以是输入到源极驱动器电路120b的信号，第二锁定信号可以是响应于第一锁定信号而从源极驱动器电路120b输出的信号。
另外，设置在每个膜120a上的多个源极驱动器电路120b可以通过级联线CCL以级联方式连接到相邻的源极驱动器电路120b。即，从一个源极驱动器电路输出的信号被传输到相邻的源极驱动器电路，并且从相邻的源极驱动器电路接收的信号可以被传输到另一相邻的源极驱动器电路，从而多个源极驱动器电路120b可以顺序地接收信号。
由于第一锁定信号在多个源极驱动器电路120b之间以级联方式传输，所以从控制器140输出的第一锁定信号通过锁定输入线LOCK IN传输到一个源极驱动器电路121b，然后通过级联线CCL从第一源极驱动器电路121b顺序地传输到第六源极驱动器电路126b。第二锁定信号可以通过锁定输出线LOCK OUT从第六源极驱动器电路126b(其为最后接收到第一锁定信号的最后一个源极驱动电路)传输到控制器140。
另外，多条数据传输线EPI可以连接控制器140和多个源极驱动器电路120b。即，控制器140可以通过每个源极驱动器电路120a和数据传输线EPI并联连接。
锁定输入线LOCK IN和锁定输出线LOCK OUT中的每一者可以包括一条线。级联线CCL可以包括连接各个源极驱动器电路120b的一条线。在多条数据传输线EPI中，可以将一对线连接到一个膜120a。通过多条数据传输线EPI传输的信号可以是差分信号。
图4是示出图3所示的控制器与源极驱动器电路之间的操作的时序图。图5是用于说明差分信号的EYE特性的概念图。
参考图4，可以通过将操作模式划分为上电复位模式POWER ON RESET、第一优化模式(初始PLL设置，以下称为IPS)和显示模式DISPLAY来操作控制器140和源极驱动器电路120b。控制器140和源极驱动器电路120b可以被设计为在执行上电复位模式POWER ONRESET之后以第一优化模式IPS和显示模式DISPLAY的顺序操作。另外，控制器140可以在第二优化模式(自动EQ模式(Auto EQ mode)，以下称为AEQ)下操作，并且第二优化模式AEQ可以在第一优化模式IPS与显示模式DISPLAY之间执行。然而，控制器140的上述模式的顺序不限于此。
上电复位模式POWER ON RESET是初始化供应至包括控制器140和多个源极驱动器电路120b的显示装置100的电力的时段。可以在将电力供应到显示装置100时执行上电复位模式POWER ON RESET，并且当执行上电复位模式POWER ON RESET时，电力被供应到控制器140和源极驱动器电路120b。当上电复位模式POWER ON RESET被维持预设时间或更长时间时，控制器140和源极驱动器电路120b可以开始操作。
第一优化模式IPS是设置多个源极驱动器电路120b的内部操作的时钟的频率和/或相位的时段。
在第一优化模式IPS下，控制器140将多个相环固定数据CFG提供给多个源极驱动器电路120b，并且多个源极驱动器电路120b可以使用多个相环固定数据CFG中的一个来设置时钟的频率和相位。
第二优化模式AEQ是调节从控制器140输出的数据的电压电平以减小从控制器140向多个源极驱动器电路120b发送的数据的传输错误率的时段。在第二优化模式AEQ下，控制器140分别向多个源极驱动器电路120b发送多个错误检测数据，然后测量与每个错误检测数据相对应的每个传输错误率。
另外，多个源极驱动器电路120b中的每一个可以将传输错误率发送到控制器140。因此，控制器140以低传输错误率跟踪电压电平(EQ跟踪)。另外，控制器140可以通过根据接收到的传输错误率选择具有低传输错误率的电压电平来输出图像信号RWGB。
显示模式DISPLAY是图像信号RWGB和控制数据CTRS被提供给多个源极驱动器电路120b从而图像被显示在图1所示的显示面板110上的时段。由于控制器140通过接收时钟来操作，但是多个源极驱动器电路120b不接收时钟，所以多个源极驱动器电路120b恢复并使用时钟来执行正常操作。此外，在显示模式DISPLAY下，多个源极驱动器电路120b通过使用在第一优化模式IPS中提供的相环固定数据CFG来恢复时钟，并且图像信号RWGB可以被处理以产生数据信号并且被提供给显示面板110。
另外，在显示模式DISPLAY下，图像信号可以被提供为对应于在第二优化模式AEQ中设置为具有低传输错误率的电压电平的电压电平。
在上电复位模式POWER ON RESET下，第一驱动电源VCC启动。第一驱动电力VCC被提供给控制器140和/或源极驱动器电路120b。在上电复位模式POWER ON RESET下，第一锁定信号LOCK1可以处于低态。另外，第一锁定信号LOCK1开始被传输到多个源极驱动器电路120b，并且在时段Tpor期间(第一锁定信号LOCK1尚未被传输到最后一个源极驱动电路126b)第二锁定信号LOCK2的输出状态可以是不确定的。
当第一锁定信号LOCK1被传输到第六源极驱动器电路126b时，从第六源极驱动器电路126b输出的第二锁定信号LOCK2可以在低态下被传输到控制器140。另外，在上电复位模式POWER ON RESET中通过数据传输线EPI传输到源极驱动器电路120b的数据可以是0。
在第一优化模式IPS下，第一锁定信号LOCK1可以被提供为具有预设图案的多个脉冲波形。在第一优化模式ISP中提供的第一锁定信号LOCK1可以用作第一优化模式ISP中的时钟。由于从接收第一锁定信号LOCK1的源极驱动器电路120b输出第二锁定信号LOCK2，所以在第一优化模式IPS下输入第一锁定信号LOCK1并且经过了预设时间之后，第二锁定信号LOCK2可以被输出为具有与第一锁定信号LOCK1相同的图案的脉冲波形。
在第一优化模式IPS下，可以将相环固定数据CFG发送到数据传输线EPI。在第一优化模式IPS开始然后经过预定时间之后，可以通过数据传输线EPI将相环固定数据CFG并行地提供给多个源极驱动器电路120b。
控制器140可以根据时钟来操作，控制数据CTRS和图像信号RGB与时钟同步，并且可以从控制器140被提供到多个源极驱动器电路120b。多个源极驱动器电路120b可以处理控制数据CTRS和图像信号RGB以在图1所示的显示面板110上显示图像。
为了使源极驱动器电路120b正常显示图像，其可以与控制器140操作的时钟同步地操作。然而，由于在控制器140与多个源极驱动器电路120b之间未布置向其发送时钟的时钟用线，所以多个源极驱动器电路120b恢复时钟，然后使用恢复的时钟。通过处理控制数据CTRS和图像信号RGB，可以在显示面板110上显示图像。
当恢复时钟时，多个源极驱动器电路120b使用相环固定数据。源极驱动器电路120b具有不同的环境并且它们之间具有硬件差异。另外，当多个源极驱动器电路120b通过使用设定的相环固定数据恢复时钟时，由于多个源极驱动器电路120b的不同环境和它们之间的硬件差异，从源极驱动器电路120b输出的时钟的相位和频率会彼此不同。例如，由于在显示装置100中设置多个源极驱动器电路120b的位置的差异，可能导致源极驱动器电路120b之间的环境不同。
然而，当将相环固定数据CFG发送到每个源极驱动器电路120b时，每个源极驱动器电路120b可以根据相环固定数据CFG来设置时钟的相位和频率并且输出时钟。由于可以将相环固定数据CFG发送到每个源极驱动器电路120b，所以每个源极驱动器电路120b接收并使用所需的相环固定数据CFG而不使用设定的相环固定数据。
另外，如果从每个源极驱动器电路120b输出的时钟由于接收到的相环固定数据CFG而具有相位和频率偏差，则从可以通过将另一相环固定数据CFG发送到源极驱动器电路120b而改变从源极驱动器电路120b输出的时钟的相位和频率。
由于与上述相同的原因，可以抑制从每个源极驱动器电路120b输出的时钟的相位和频率偏差。
如上所述，由于不具有连接控制器140和多个源极驱动器电路120b的时钟线，因此当在第一优化模式IPS中将相环固定数据CFG从控制器140发送到多个源极驱动器电路120b时所使用的时钟可以通过除了时钟线以外的线来发送。为了使源极驱动器电路120b在第一优化模式IPS下使用时钟，可以将第一锁定信号LOCK1用作时钟。
通过将控制器140连接到设置在多个源极驱动器电路120b中的最左侧的源极驱动器电路121b的锁定输入线LOCK IN，可以提供具有多个脉冲波形的第一锁定信号LOCK1。由于第一锁定信号LOCK1可以通过级联线CCL顺序地传输到所有源极驱动器电路120b，所以多个源极驱动器电路120b顺序地接收第一锁定信号LOCK1。因此，锁定输入线LOCK IN和级联线CCL可以是用于在第一优化模式IPS中发送时钟的线。
当与来自接收第一锁定信号LOCK1的最后一个源极驱动器电路126b的第一锁定信号LOCK1相对应的第二锁定信号LOCK2通过锁定输出线LOCK OUT传输到控制器140时，控制器140可以向每个源极驱动器电路120b并行地提供相环固定数据CFG。
控制器140可以将相环固定数据CFG发送到每个源极驱动器电路120b，并且多个源极驱动器电路120b中的每一个可以根据相环固定数据CFG设置源极驱动器电路120b中使用的时钟的相位和频率。为此，在源极驱动器电路120b的制造过程中，每个源极驱动器电路120b不通过预设的相环固定数据CFG来设置时钟的相位和频率，而是通过第一优化模式(IPS)将相环固定数据CFG发送到每个源极驱动器电路120b，并且可以通过所接收到的相环固定数据来设置从源极驱动器电路120b输出的时钟的相位和频率。
如果在源极驱动器电路120b使用通过接收到的相环固定数据CFG设置了相位和频率的时钟操作的同时显示面板110上的图像正常显示，则源极驱动器电路120b可以在不改变接收到的相环固定数据CFG的情况下通过接收到的相环固定数据CFG所产生的时钟来操作。
然而，在源极驱动器电路120b响应于具有通过接收到的相环固定数据CFG设置的相位和频率的时钟而操作时，如果显示面板110上的图像不能正常显示，再次执行第一优化模式IPS，从而可以将另一相环固定数据CFG发送到源极驱动器电路120b。可以通过新发送的相环固定数据CFG在源极驱动器电路120b中设置时钟的相位和频率。
在第二优化模式AEQ下，可以调节通过数据传输线EPI从控制器140输出到多个源极驱动器电路120b的数据的电压电平。控制器140与多个源极驱动器电路之间的距离可以根据膜120a附接到显示面板110的位置(如图3所示)而变化。特别地，随着显示面板110的尺寸增加，控制器140与多个源极驱动器电路120b之间的差异可能会增加。如果连接控制器140和多个源极驱动器电路120b的数据传输线EPI的长度不同，则在数据传输线EPI之间可能会出现诸如电阻的阻抗分量的差异。因此，对于多个源极驱动器电路120b中的每一个，从控制器140传输到多个源极驱动器电路120b中的每一个的数据的传输错误率会不同。随着从控制器140到多个源极驱动器电路120b中的每一个的距离增加，从控制器140传输到多个源极驱动器电路120b中的每一个的数据的传输错误率会增加。
控制器140可以将用于确定第二优化模式AEQ下的数据的传输错误率的多个错误检测数据BERT发送到多个源极驱动器电路120b中的每一个。另外，多个源极驱动器电路120b中的每一个可以检测与多个发送的错误检测数据BERT相对应的数据的传输错误率。另外，多个源极驱动器电路120b中的每一个可以将数据传输错误率发送到控制器140。
控制器140可以响应于接收到的传输错误率控制通过数据传输线EPI从控制器140输出的数据的电压电平。另外，在第二优化模式AEQ下，控制器140可以通过改善所发送的数据的EYE特性来防止数据传输错误率的增加。
数据传输线EPI包括一对线。如图5的(a)所示，通过一对数据传输线中的一条数据传输线传输第一信号Sig1，并且可以通过另一数据传输线传输具有与第一信号Sig1的相位相反的相位的第二信号Sig2。由于相反相位的第一信号Sig1和第二信号Sig2被提供给源极驱动器电路120b，所以由源极驱动器电路120b识别的信号的幅值等于所传输的第一信号Sig1的幅值。为此，当使用差分信号时，即使在使用与使用一个信号相同的电压时也可以提高传输速率。
并且，如图5的(b)所示，在两个信号Sig1和Sig2之间的中间的阴影部分中的菱形501的形状越大或越清楚，所发送的数据的信号失真可能越小。另外，阴影部分中的菱形501越小或越不清楚，所发送的数据的信号失真可能越大。改善EYE特性是指调节信号的电压电平，使得菱形501在作为差分信号提供的两个信号Sig1和Sig2之间显得更大更清楚。
在显示模式DISPLAY下，控制器140可以将图像信号RGB和控制数据CTRS提供给多个源极驱动器电路120b。通过图像信号RGB和控制数据CTRS，可以在图1所示的显示面板110上显示与图像信号RGB相对应的图像。这里，图像信号RGB可以包括与红色、白色、绿色和蓝色相对应的图像信号，但不限于此。控制数据CTRS可以包括用于控制图1所示的数据驱动器电路120的数据控制信号和用于控制栅极驱动器电路130的栅极控制信号。然而，不限于此。
由于在控制器140与多个源极驱动器电路120b之间没有设置发送时钟的线，因此多个源极驱动器电路120b中的每一个使用从控制器140传输的信号来产生多个源极驱动器电路120b的操作所使用的时钟。
显示模式DISPLAY包括向多个源极驱动器电路120b提供时钟训练模式(clocktraining pattern)CTP的第一显示时段Phase 1，包括不传输信号和图像信号RGB的空白时段的第二显示时段Phase 2，发送控制数据CTRS的第三显示时段Phase 3以及传输图像信号RGB的第四显示时段Phase 4。
在第一显示时段Phase 1中，每个源极驱动器电路120b可以接收时钟训练模式CTP。每个源极驱动器电路120b可以响应于时钟训练模式CTP和设定的相环固定数据CFG恢复源极驱动器电路120b的内部时钟以对应于控制器140中使用的时钟。
另外，可以通过第二显示时段Phase 2来区分图像的每一帧。另外，由于在第三显示时段Phase 3中发送控制数据CTRS，所以可以传输用于控制源极驱动器电路120b的信号。在第四显示时段Phase 4中，源极驱动器电路120b可以接收图像信号RGB。源极驱动器电路120b可以响应于控制数据CTRS和时钟通过处理图像信号RGB而在显示面板110上显示图像。
另外，第一优化模式IPS可以在低频Low Freq下操作，第二优化模式AEQ和显示模式DISPLAY可以在比第一优化模式IPS的频率更高的频率下操作。即，在执行上电复位模式POWER ON RESET之后的一定时间段之后，显示装置100的驱动频率可以增加。
图6示出了图4中所示的控制器与包括在多个源极驱动器电路中的连接的锁定电路之间的连接关系。
参考图6，多个源极驱动器电路120b可以分别包括锁定电路621至626。这里，多个锁定电路621至626的数量可以对应于源极驱动器电路120b的数量。
多个锁定电路621至626中的每一个可以包括第一端子P1、第二端子P2和第三端子P3。第一锁定信号LOCK1可以被提供给第一端子P1。在第一优化模式IPS中，相环固定数据CFG可以被提供给第二端子P2，并且在第二优化模式AEQ中，可以提供错误检测数据BERT。另外，可以将在显示模式DISPLAY中传输的时钟训练模式CTP、控制数据CTRS和图像信号RGB传输到第二端子P2。
在多个锁定电路621至626中，最先接收第一锁定信号LOCK1的第一锁定电路621被设置在图3所示的第一源极驱动器电路121b中。最后接收第一锁定信号LOCK1的第六锁定电路626可以设置在第六源极驱动器电路126b中。
锁定输入线LOCK IN可以连接到第一锁定电路621的第一端子P1，使得第一锁定电路621可以连接到控制器140。另外，第六锁定电路626的第三端子P3可以连接到锁定输出线LOCK OUT，使得第六锁定电路626可以连接到控制器140。控制器140可以通过经由锁定输出线LOCK OUT传输的第二锁定信号LOCK2来检查多个源极驱动器电路120b的状态。
另外，第一锁定电路621的第三端子P3可以连接到相邻的第二锁定电路622的第一端子P1。第二锁定电路622的第三端子P3连接到第三锁定电路623的第一端子P1，第三锁定电路623的第三端子P3为第四端子。可以连接锁定电路624的第一端子P1，并且可以将第四锁定电路624的第三端子P3连接到第五锁定电路625的第一端子P1。另外，第五锁定电路625的第三端子P3可以连接到第六锁定电路626的第一端子P1。这里，在每个锁定电路621至625中连接相邻的锁定电路622至626的第三端子P3和第一端子P1的线可以被称为级联线CCL。
另外，锁定电路621至626中的每一个可以包括模式控制逻辑电路601、时钟和数据恢复电路602以及逻辑门电路603。这里，逻辑门电路603被示出为与门，但不限于此。
模式控制逻辑电路601可以通过接收从第一端子P1传输的第一锁定信号LOCK1来区分模式。即，模式控制逻辑电路601可以使用第一锁定信号LOCK1区分第一优化模式IPS、第二优化模式AEQ和显示模式DISPLAY。当第一锁定信号LOCK1是具有预设图案的多个脉冲波形时，模式控制逻辑电路601将模式确定为第一优化模式IPS，当第一锁定信号LOCK1处于低态时，模式控制逻辑电路601将模式确定为第二优化模式AEQ，并且当第一锁定信号LOCK1处于高态时，模式控制逻辑电路601将模式确定为显示模式DISPLAY。
此外，模式控制逻辑电路601可以将内部时钟信号提供给逻辑门电路603。
时钟和数据恢复电路602可以响应于模式控制逻辑电路601的控制来操作。时钟和数据恢复电路602可以接收传送到第二端子P2的相环固定数据CFG。当模式控制逻辑电路601识别到模式为第一优化模式IPS时，时钟和数据恢复电路602接收相环固定数据CFG并用接收到的相环固定数据CFG进行设置。
时钟和数据恢复电路602可以输出相环锁定状态信号PLL LOCK，该相环锁定状态信号PLL LOCK检查在时钟和数据恢复电路602中时钟相位和时钟频率是否固定。当在显示模式DISPLAY中时钟的相位和频率是固定的时，相环锁定状态信号PLL LOCK可以以高态输出。另一方面，当从控制器140传输到源极驱动器电路120b的数据中发生错误时，相环锁定状态信号PLL LOCK可以以低态输出。
逻辑门电路603可以通过计算第一锁定信号LOCK1和内部时钟信号来产生第二锁定信号LOCK2，并通过第三端子P3输出第二锁定信号LOCK2。
在第一优化模式IPS下，模式控制逻辑电路601可以将高态的内部时钟信号提供给逻辑门电路603。当将高态的内部时钟信号提供给逻辑门电路603时，由于逻辑门电路603执行与运算，因此逻辑门电路603输出与第一锁定信号LOCK1相同的第二锁定信号LOCK2。在第一优化模式IPS下，由于具有包括预设图案的多个脉冲波形的第一锁定信号LOCK1，所以第二锁定信号LOCK2也具有包括与第一锁定信号LOCK1相同的图案的多个脉冲波形。即，在第一优化模式IPS下，第一锁定信号LOCK1可以旁通(bypass)并且作为第二锁定信号LOCK2输出。
另外，在第二优化模式AEQ下，模式控制逻辑电路601可以输出低态的内部时钟信号。在第二优化模式AEQ下，以低态传输第一锁定信号LOCK1，逻辑门电路603可以输出低态的第二锁定信号LOCK2。
在显示模式DISPLAY下，时钟和数据恢复电路602可以使用时钟训练模式CTP和设置的相环固定数据CFG来固定时钟的相位和频率。时钟和数据恢复电路602可以根据固定的时钟的相位和频率来恢复时钟。
另外，在显示模式DISPLAY中，模式控制逻辑电路601可以以与相环锁定状态信号PLL LOCK相同的状态输出内部时钟信号。当在显示模式DISPLAY中时钟的相位和频率固定时，相环锁定状态信号PLL LOCK可以以高态输出。另外，内部时钟信号可以以高态(其为相环锁定状态信号PLL LOCK的状态)输出，从而第二锁定信号LOCK2可以以与第一锁定信号LOCK1相同的状态输出。因此，在显示模式DISPLAY中，第二锁定信号LOCK2可以以高态输出。控制器140可以识别出从多个源极驱动器电路120b输出的时钟的相位和频率通过第一锁定信号LOCK1被固定为高态。
当相环锁定状态信号PLL LOCK以低态输出时，内部时钟信号以低态(其为相环锁定状态信号PLL LOCK的状态)输出，并且第二锁定信号LOCK2以低态输出。由于第二锁定信号LOCK2处于低态，所以控制器140可以识别出从多个源极驱动器电路120b输出的时钟的相位和频率的固定状态被释放。当以低态输出第二锁定信号LOCK2时，控制器140可以使第一时段Phase 1再次被执行。
图7是示出图6中所示的控制器和源极驱动器电路在第一优化模式下操作的时序图。
参考图7，可以将第一优化模式IPS划分为第一时段T11、第二时段T12和第三时段T13。在第一优化模式IPS中，可以将数据发送到数据传输线EPI。图7中的发送的数据不同地表示通过数据传输线EPI传输的脉冲波形和由差分信号传输的脉冲波形。
第一锁定信号LOCK1或第二锁定信号LOCK2可以通过锁定输入线LOCK IN或锁定输出线LOCK OUT传输。另外，第一锁定信号LOCK1可以通过级联线CCL在源极驱动器电路120b之间传输。由于第二锁定信号LOCK2是在第一锁定信号LOCK1经过多个源极驱动器电路120b之后产生的，所以第二锁定信号LOCK2可以在第一锁定信号LOCK1之后产生。
在第一时段T11中，发送到数据传输线EPI的数据可以为零。为了使发送的数据变为0，第一锁定信号LOCK1的上升沿可以对应于发送到数据传输线EPI的时钟处于低态的时间点。另外，可以在第二时段T12期间发送具有预设图案的多个脉冲波。根据预设图案，第一锁定信号LOCK1的第一上升沿对应于时钟的高态，并且第二上升沿对应于时钟的低态。因此，可以看出发送的数据为1010。然而，这是说明性的且不限于此。
在通过数据传输线EPI发送具有预设图案的脉冲波之后，可以开始发送相环固定数据CFG1至CFG40。在输入具有1010数据的预设图案的多个脉冲波之后，可以开始第三时段T13。相环固定数据CFG1至CFG40可以被发送到源极驱动器电路120b。相环固定数据CFG可以被存储在控制器140中。这里，相环固定数据CFG1至CFG40的数量被示出为40，但不限于此。
另外，还可以包括第四时段T14，在第四时段T14中，传输到传输线EPI的信号处于低态并且第一锁定信号LOCK1和第二锁定信号LOCK2保持具有多个脉冲的状态。由于在第四时段T14中第一锁定信号LOCK1进一步保持具有多个脉冲的状态，所以源极驱动器电路120b可以进一步将与第一锁定信号LOCK1相对应的操作维持预设时间段。
相环固定数据CFG可以响应于第一锁定信号LOCK1被输入到时钟和数据恢复电路602。即，时钟和数据恢复电路602可以存储输入到时钟和数据恢复电路602中的相环固定数据CFG。
另外，相环固定数据CFG可以被转换和输出。如果将相环锁定数据CFG以0000或1111发送，则由于相环锁定数据CFG包含未更改的数据，可以通过位扩展将其转换为包含0和1。另外，由于相环固定数据CFG作为差分信号提供，所以，例如，0可以转换为0111，1可以转换为0001。为此，可以使转换后的数字的1和0的数量相同。
图8是示出根据一个实施例的在图7所示的第一优化模式下转换相环固定数据的处理的时序图。
在图8中，(a)示出了基本相环固定数据1CFG为0的情况，(b)示出了基本相环固定数据1CFG为1的情况。
参考图8，相环固定数据2CFG是对包括N位(N bits)(N是1以上的自然数)的基本相环固定数据1CFG的位数进行扩展并且基本相环固定数据1CFG中包括的N位中的每一位被扩展为2位以上(包括至少一个0和至少一个1)的数据。可以通过控制器140对基本相环固定数据1CFG的位扩展来转换相环固定数据2CFG。
基本相环固定数据1CFG可以被存储在控制器140中，并且相环固定数据2CFG分别从控制器140发送到多个源极驱动器电路120b。另外，相环固定数据2CFG可以被位扩展，使得基本相环固定数据1CFG中包括的一个位包括至少一个0和至少一个1。另外，由于基本相环固定数据1CFG是通过两条线中的每一条传输的差分信号，所以在相环固定数据2CFG中扩展位中包括的1和0的数量可以相同。
设定时间(setup time)t setup和保持时间t hold是源极驱动器电路120b识别从控制器140传输到源极驱动器电路120b的数据所需的时间。即，仅当在保持时间t hold期间保持在设定时间t setup期间设定的数据时，源极驱动器电路120b才可以识别数据。设定时间t setup和保持时间t hold之和可以对应于传输一位数据的时间。
如图8的(a)所示，当基本相环固定数据1CFG为0时，控制器140可以将基本相环固定数据1CFG转换为0110，产生相环固定数据2CFG并将其发送到源极驱动器电路120b。源极驱动器电路120b可以使用转换为0110的相环固定数据2CFG和第一锁定信号LOCK1来检查基本相环固定数据1CFG。
由于在第一优化模式IPS下以多个脉冲波的形式传输第一锁定信号LOCK1，所以其重复高态和低态。在发送相环固定数据2CFG的两个位的时间段期间，第一锁定信号LOCK1可以维持高态或低态。
另外，当相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1的状态可以被识别为基本相环固定数据1CFG。即，当基本相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1处于低态，因此源极驱动器电路120b可以识别出基本相环固定数据1CFG为0。
如图8的(b)所示，当基本相环固定数据1CFG为1时，控制器140可以将基本相环固定数据1CFG转换为1001，产生相环锁定数据2CFG并将其发送到源极驱动器电路120b。源极驱动器电路120b可以使用转换为1001的相环固定数据2CFG和第一锁定信号LOCK1来检查基本相环固定数据1CFG。
由于在第一优化模式IPS下以多个脉冲波的形式传输第一锁定信号LOCK1，所以其重复高态和低态。在发送相环固定数据2CFG的两个位的时间段期间，第一锁定信号LOCK1可以维持高态或低态。
另外，当相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1的状态可以被识别为相环固定数据1CFG。即，由于当相环固定数据2CFG处于上升沿时第一锁定信号LOCK1处于高态，所以源极驱动器电路120b可以识别出基本相环固定数据1CFG为1。
图9是示出根据另一实施例的在图7所示的第一优化模式下转换相环固定数据的处理的时序图。
在图9中，(a)示出了基本相环固定数据1CFG为0的情况，(b)示出了基本相环固定数据1CFG为1的情况。
参考图9，相环固定数据2CFG是对包括N位(N是1以上的自然数)的基本相环固定数据1CFG的位数进行扩展并且基本相环固定数据1CFG中包括的N位中的每一位被扩展为2位以上(包括至少一个0和至少一个1)的数据。可以通过控制器140对基本相环固定数据1CFG的位扩展来转换相环固定数据2CFG。
基本相环固定数据1CFG可以被存储在控制器140中，并且相环锁定数据2CFG分别从控制器140发送到多个源极驱动器电路120b。另外，相环固定数据2CFG可以被位扩展，使得基本相环固定数据1CFG中包括的一个位包括至少一个0和至少一个1。另外，由于基本相环固定数据1CFG是通过两条线中的每一条传输的差分信号，所以在相环固定数据2CFG中扩展位中包括的1和0的数量可以相同。
设定时间t setup和保持时间t hold是源极驱动器电路120b识别从控制器140传输到源极驱动器电路120b的数据所需的时间。即，仅当在保持时间t hold期间保持在设定时间t setup期间保持的数据时，源极驱动器电路120b才可以识别数据。设定时间t setup和保持时间t hold之和可以对应于传输一位数据的时间。
如图9的(a)所示，当基本相环固定数据1CFG为0时，控制器140可以将基本相环固定数据1CFG转换为1001，产生相环固定数据2CFG并将其发送到源极驱动器电路120b。源极驱动器电路120b可以使用转换为1001的相环固定数据2CFG和第一锁定信号LOCK1来检查基本相环固定数据1CFG。
由于在第一优化模式IPS下以多个脉冲波的形式传输第一锁定信号LOCK1，所以其重复高态和低态。在发送相环固定数据2CFG的两个位的时间段期间，第一锁定信号LOCK1可以维持高态或低态。
另外，当相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1的状态可以被识别为基本相环固定数据1CFG。即，当基本相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1处于低态，因此源极驱动器电路120b可以识别出基本相环固定数据1CFG为0。
如图9的(b)所示，当基本相环固定数据1CFG为1时，控制器140可以将基本相环固定数据1CFG转换为0110，产生相环锁定数据2CFG并将其发送到源极驱动器电路120b。源极驱动器电路120b可以使用转换为0110的相环固定数据2CFG和第一锁定信号LOCK1来检查基本相环固定数据1CFG。
由于在第一优化模式IPS下以多个脉冲波的形式传输第一锁定信号LOCK1，所以其重复高态和低态。在发送相环固定数据2CFG的两位的时间段期间，第一锁定信号LOCK1可以维持高态或低态。
另外，当相环固定数据2CFG处于上升沿时，第一锁定信号LOCK1的状态可以被识别为相环固定数据1CFG。即，由于当相环固定数据2CFG处于上升沿时第一锁定信号LOCK1处于高态，所以此源极驱动器电路120b可以识别出基本相环固定数据1CFG为1。
图10和图11是示出在实施例中将第一锁定信号和相环固定数据传送到多个源极驱动器电路的处理的时序图。
在图10和图11中，(a)示出了通过数据传输线EPI从控制器140发送的相环固定数据CFG以及通过锁定输入线LOCK IN从其传输的第一锁定信号LOCK1。此外，(b)示出了分别从每个源极驱动器电路120b接收到的相环固定数据CFG和第一锁定信号LOCK1_1至LOCK1_6。相环固定数据CFG可以包括由控制器140扩展的位。
由于第一锁定信号LOCK1以级联方式传输到每个源极驱动器电路120b，所以从每个源极驱动器电路120b接收到的信号根据源极驱动器电路120b的位置而传输。对于每个源极驱动器电路120b，可以在不同的时间传输相环固定数据CFG和第一锁定信号LOCK1_1至LOCK1_6。另一方面，由于相环固定数据CFG被并行地发送到每个源极驱动器电路120b，因此其可以被同时发送到每个源极驱动器电路120b。
当在不同的时间将第一锁定信号LOCK1_1至LOCK1_6传输到每个源极驱动器电路120b时，设定时间t setup可能不足。因此，源极驱动器电路120b不能识别发送的数据。特别地，当使用高频信号时，这样的问题可能变得更严重。
为了解决上述问题，控制器140可以延迟相环固定数据CFG并将其发送到每个源极驱动器电路120b。对于每个源极驱动器电路120b，可以不同地设置延迟相环固定数据CFG的延迟时间Td。
为此，控制器140可以存储与每个源极驱动器电路120b相对应的延迟时间Td，并且根据存储在每个源极驱动器电路120b中的延迟时间Td来提供相环固定数据CFG。因此，根据设置的延迟时间Td，在每个源极驱动器电路120b中设定时间是恒定的，使得控制器140和源极驱动器电路120b可以稳定地操作。
如图10的(b)所示，源极驱动器电路120b可以响应于相环固定数据CFG的上升沿根据第一锁定信号LOCK1-1至LOCK1-6的状态来检查提供的相环固定数据CFG。如图11的(b)所示，源极驱动器电路120b可以响应于第一锁定信号LOCK1-1至LOCK1-6的上升沿来检查提供的相环固定数据CFG。
图12是示出图4所示的空白时段的实施例的时序图。
如图4所示，在显示模式DISPLAY中，在第一时段Phase 1中固定了时钟训练模式CTP输出的信号的相位和频率之后，执行第三时段Phase 3和第四时段Phase 4，从而可以在显示面板110上显示图像。此外，可以在执行空白时段BLT之后执行第三时段Phase 3和第四时段Phase 4，而不是再次执行第一时段Phase 1。即，在开启之后，在显示模式DISPLAY中，执行一次第一时段Phase 1，重复第三时段Phase 3和第四时段Phase 4使得图像可以显示在显示面板110上。
在显示图像之前或在图像显示之中，出现第二时段Phase 2(其为空白时段)。图12的(a)示出了图4中的第三时段Phase 3和第四时段Phase 4之间的空白时段ILT，图12的(b)示出了在执行第三时段Phase 3和第四时段Phase 4之后并且再次执行第三时段Phase 3和第四时段Phase 4之前的空白时段ILT。图12的(a)和(b)两者可以被示出为图4中的第二时段Phase 2。
如图12的(a)所示，在空白时段ILT中，控制器140可以提供具有特定图案的空白数据HB。另外，控制器140可以对空白数据HB的数据包的数量进行计数，使得当空白数据HB的数据包的数量达到预设值时，开始第三时段Phase 3。然而，当空白数据HB通过数据传输线EPI被发送时，其可以以预设的脉冲波形被发送。
当重复空白数据HB时，具有相同脉冲波形的信号通过数据传输线EPI被重复，从而使显示装置100的EMI(电磁干扰)劣化。然而，在显示模式DISPLAY中，空白时段ILT出现一次，并不再重复。因此，即使在空白时段ILT内重复空白数据HB，显示装置100的EMI也不会变差。
另一方面，在显示模式DISPLAY中可以重复空白时段BLT。当重复空白时段BLT时，显示装置100的EMI可能由于重复的空白数据HB而劣化。
为了解决该问题，在如图12的(b)所示，在空白时段BLT的一部分中，提供了脉冲波形随机确定的随机数据DUM DATA之后，可以提供具有特定图案的空白数据HB。即，空白时段BLT可以被划分为发送随机数据DUM DATA的第一空白时段和发送具有预设脉冲波形的空白数据HB的第二空白时段。由于随机数据DUM DATA，在空白时段BLT中通过数据传输线EPI传输的信号的脉冲波形不被重复，从而防止显示装置100的EMI劣化。
另外，控制器140可以在通过对视频信号RGB的数据的数据包的数量计数而确认第四时段Phase 4已经结束之后提供随机数据DUM DATA。具有特定图案的空白数据HB的数据包的数量必须等于或大于其预设数量。控制器140可以包括计数器，该计数器对空白数据HB或图像信号RGB的数据的数据包的数量进行计数。
图13是示出图4所示的第二优化模式的实施例的时序图。
参考图13，第二优化模式AEQ可以被划分为准备时段T21和错误检测时段T22来操作。在准备时段T21中，具有预设图案的多个脉冲波可以通过数据传输线EPI发送。可以看出，由于在准备时段T21中通过数据传输线EPI传输的具有预设图案的多个脉冲波，源极驱动器电路120b已经开始了第二优化模式AEQ。即，可以看出，由于要发送的具有预设图案的多个脉冲波，源极驱动器电路120b已经开始了错误检测时段T22。
在错误检测时段T22中，可以发送多个错误检测数据BERT。这里，尽管示出了多个错误检测数据BERT的数量为八个，但是不限于此。
多个源极驱动器电路120b可以顺序地接收多个错误检测数据BERT。另外，控制器140可以从多个源极驱动器电路120b的每一个接收针对每个错误检测数据BERT的逐位错误率。多个源极驱动器电路120b可以通过单独的引脚将逐位错误率发送到控制器140。另外，控制器140可以根据具有最低逐位错误率的错误检测数据BERT来调节并发送通过数据传输线EPI发送的数据的电压电平。
图14是示出根据实施例的控制器的结构的结构图。
参考图14，控制器140可以包括第一发送电路141、第一接收电路142和多个寄存器143。另外，控制器140可以包括计数器144。
第一发送电路141可以通过彼此不同的锁定输入线LOCK IN和数据传输线EPI提供第一锁定信号LOCK1、相环固定数据CFG、视频信号RGB和控制数据CTRS。
第一接收电路142可以连接到锁定输出线LOCK OUT以接收第二锁定信号LOCK2。
多个寄存器143可以存储多个相环固定数据CFG。另外，多个寄存器143可以存储多个调节的数据。存储在多个寄存器143中的多个相环固定数据CFG和多个调节的数据可以通过第一发送电路141被发送到多个源极驱动器电路120。另外，为每个源极驱动器电路120b设置的延迟时间可以被存储在多个寄存器143中。
另外，控制器140可以使用计数器144对发送数据的数量或接收数据的数据包的数量进行计数。
图15是示出根据实施例的改善显示装置中的源极驱动器电路的噪声的框图。
参考图15，源极驱动器电路120b可以包括逻辑电路521、数据接收电路522和模数转换器523。
逻辑电路521可以通过接收第二驱动电压VCCD来操作。第二驱动电压VCCD的电压电平可以是例如1.2V的特定电压。然而，不限于此。逻辑电路521可以在源极驱动器电路120b中执行逻辑运算。逻辑电路521可以包括移位寄存器。
数据接收电路522可以使源极驱动器电路120b接收数据。接收到的数据可以包括图像信号RGB和控制数据CTRS。数据接收电路522可以包括锁存器。锁存器可以在包括移位寄存器的逻辑电路521的控制下串行接收图像信号RGB。另外，锁存器可以并行输出存储的图像信号RGB。
模数转换器523可以将传输到源极驱动器电路120b的模拟信号转换为数字信号。模数转换器523可以是连接到图2所示的像素的模数转换器220。
如上所述的源极驱动器电路120b的数据接收电路522和模数转换器523可以通过接收第一驱动电力VCC来操作。第一驱动电力VCC的电压电平可以是特定电压，例如，1.8V。然而，不限于此。
第一稳压器524和第二稳压器525可以分别连接到数据接收电路522和模数转换器523。为此，由于区分了供应至数据接收电路522和模数转换器523的电力，所以通过一个电源抑制了噪声，从而减少了数据传输错误。
由于第一稳压器524和第二稳压器525连接到数据接收电路522和模数转换器523，所以第一驱动电源VCC的电压电平可以低至数据接收电路522和模数转换器523。即，从第一驱动电源供应的电力VCC的电压电平通过第一稳压器524和第二稳压器525降低，然后可以被提供给数据接收电路522和模数转换器523。在这种情况下，提供给逻辑电路521的第二驱动电源VCCD的电压电平可以与从第一稳压器524和第二稳压器525输出电压的电压电平相同。
图16是示出根据实施例的驱动显示装置的方法的流程图。
参考图3和图16，当向显示装置100供应电力时，具有预设图案的多个脉冲波形的第一锁定信号LOCK1可以被提供给多个源极驱动器电路120b。另外，在步骤S1600中，可以将多个相环固定数据CFG并行地提供给多个源极驱动器电路120b。多个源极驱动器电路120b可以从控制器140接收第一锁定信号LOCK1和多个相环固定数据CFG。
如上所述，第一锁定信号LOCK1和多个相环固定数据CFG被提供给多个源极驱动器电路120b的时段可以被称为第一优化模式IPS。在多个源极驱动器电路120b之间通过锁定输入线LOCK IN连接的图3中所示的源极驱动器电路121b从控制器140接收图4中所示的第一锁定信号LOCK1。第一锁定信号LOCK1可以以级联方式在多个源极驱动器电路120b之间传输。
另外，如图3所示，控制器140通过数据传输线EPI并行地将图4中所示的相环固定数据CFG发送到多个源极驱动器电路120b。控制器140可以通过增加位数通过位扩展将相环固定数据CFG提供给多个源极驱动器电路120b。
例如，第二相环固定数据2CFG是对包括N位(N是1以上的自然数)的基本相环固定数据1CFG的位数进行扩展并且基本相环固定数据1CFG中包括的N位中的每一位被扩展为2位以上(包括至少一个0和至少一个1)的数据。第二相环固定数据2CFG可以被提供为差分信号。另外，当扩展位时，第二相环固定数据2CFG的扩展位中包括的1和0的数量可以相同。
此时，可以通过顺序地旁通多个源极驱动器电路120b来传输第一锁定信号LOCK1，然后将第一锁定信号LOCK1提供回时序控制路径140。第一锁定信号LOCK1可以是输入到源极驱动器电路121b的信号。另外，从接收第一锁定信号LOCK1的源极驱动器电路126b输出的信号可以被称为第二锁定信号LOCK2。
在步骤S1600中，当提供多个相环固定数据CFG时，可以在多个源极驱动器电路120b的每一个中设置由多个相环固定数据CFG恢复的时钟的频率和相位。
可以执行第二优化模式AEQ。在第二优化模式AEQ下，可以提供与第二优化模式AEQ相对应的数据。当具有预设电压电平的第一锁定信号LOCK1被提供给多个源极驱动器电路120b时，可以执行第二优化模式AEQ。在第二优化模式AEQ下，可以将多个错误检测数据BERT提供给多个源极驱动器电路120b。
当在第一优化模式IPS中第一锁定信号LOCK1被提供为具有预设图案的多个脉冲波形时，在第二优化模式AEQ中第一锁定信号LOCK1的预设电压电平可以为第一锁定信号LOCK1的处于低态的电压电平。控制器140可以将错误检测数据BERT并行地发送到多个源极驱动器电路120b。控制器140可以通过多个错误检测数据中的一个降低图像信号RGB的传输错误率。
然后，可以执行显示模式DIAPLAY。在步骤S1620中，在显示模式DIAPLAY下，可以恢复多个源极驱动器电路120b的内部时钟，并且可以将图像信号RGB提供给多个源极驱动器电路120b中的每一个。
当第一锁定信号LOCK1达到设定的第一电压时，可以执行显示模式DISPLAY。为了将第二优化模式AEQ中的第一锁定信号LOCK1的电压电平与显示模式DISPLAY中的第一锁定信号LOCK1的电压电平区分开，第二优化模式AEQ中的第一锁定信号LOCK1的电压电平可以被称为第二电压。
当在第一优化模式IPS中第一锁定信号LOCK1被提供为具有设定图案的多个脉冲波形时，显示模式DISPLAY中的第一锁定信号LOCK1的第一电压的电压电平可以是第一锁定信号LOCK1的高态下的电压电平。当第一锁定信号LOCK1达到设定的第一电压时，执行显示模式DISPLAY，并且第一优化模式IPS中多个源极驱动器电路120b中的每一个的内部时钟可以被恢复为与相环固定数据CFG相对应的频率和相位。另外，控制数据CTRS和图像信号RGB可以被传输到多个源极驱动器电路120b。此时，可以响应于在第二优化模式AEQ中设置的错误检测数据BERT来调整从控制器140发送到多个源极驱动器电路120b的数据的电压电平，并且具有改善的EYE特性的控制数据CTRS和图像信号RGB可以被传输到多个源极驱动器电路120b。
显示模式DISPLAY包括：向多个源极驱动器电路120b提供时钟训练模式CTP的第一显示时段Phase 1；包括不传输信号和图像信号RGB的空白时段的第二显示时段Phase 2；发送控制数据CTRS的第三显示时段Phase 3以及传输图像信号RGB的第四显示时段Phase 4。
另外，在供应电力后的一定时间段之后，显示装置100的驱动频率会增加。可以在第一优化模式IPS下以低频驱动显示装置100，并且可以在第二优化模式AEQ和显示模式DISPLAY下以比在第一优化模式IPS下更高的频率驱动。
给出了以上描述以使本领域的任何技术人员能够实施和使用本公开的技术思想，并且在特定应用及其要求的背景下提供了以上描述。对于本领域技术人员而言，对所描述的实施例的各种修改、添加和替换将是显而易见的，并且在不背离本公开的精神和范围的情况下，本文中定义的一般原理可以应用于其他实施例和应用。以上说明书和附图仅出于说明性目的提供了本公开的技术思想的示例。即，所公开的实施例旨在示出本公开的技术思想的范围。因此，本公开的范围不限于所示出的实施例，而是应符合与权利要求一致的最宽范围。本公开的保护范围应基于所附权利要求来解释，并且在其等同范围内的所有技术思想应被解释为包括在本公开的范围内。

Claims (20)

1.一种显示装置，包括：
控制器，在第一优化模式下操作，并且在所述第一优化模式之后在显示模式下操作；以及
多个源极驱动器电路，连接到所述控制器并且由所述控制器控制，
其中，
在所述第一优化模式下，
所述控制器将具有多个脉冲波形的第一锁定信号传输到所述多个源极驱动器电路中的第一源极驱动器电路，从接收到从所述第一源极驱动器电路到所述最后一个源极驱动器电路以级联方式传输的所述具有多个脉冲波形的第一锁定信号的最后一个源极驱动器电路接收具有多个脉冲波形的第二锁定信号，并且当接收到所述第二锁定信号时，所述控制器将用于恢复在每一个所述源极驱动器电路的操作中使用的时钟的频率和相位的多个相环固定数据传输到每一个所述源极驱动器电路，
在所述显示模式下，
所述控制器将具有预设电压电平的第一锁定信号传输到所述第一源极驱动器电路，从接收到从所述第一源极驱动器电路到最后一个源极驱动器电路以级联方式传输的的所述具有预设电压电平的的第一锁定信号所述最后一个源极驱动器电路接收具有多个所述预设电压电平的第二锁定信号，并且当接收到所述第二锁定信号时，所述控制器将图像信号和控制数据提供给每一个所述源极驱动器电路。
2.根据权利要求1所述的显示装置，其中，在每一个所述源极驱动器电路使用的所述时钟的所述相位和所述频率是固定的，并且分别对应于所述多个相环固定数据中的每一个相环固定数据。
3.根据权利要求1所述的显示装置，其中，所述控制器以基于每一个所述源极驱动器电路中的预设延迟时间将所述相环固定数据有时差地传输到所述源极驱动器电路。
4.根据权利要求1所述的显示装置，其中，所述相环固定数据是对包括N位的基本相环固定数据的位数进行扩展并且所述基本相环固定数据中包括的所述N位中的每一位被扩展为包括至少一个0和至少一个1的2位以上的数据，其中N是1以上的自然数。
5.根据权利要求4所述的显示装置，其中，所述相环固定数据中的每一个是差分信号，并且
在所述相环固定数据中的每一个中，表示1的位数和表示0的位数相同。
6.根据权利要求4所述的显示装置，其中：
在所述第一优化模式下，
当在所述第一锁定信号的上升沿处的所述相环固定数据为0时，每一个所述源极驱动器电路将所述基本相环固定数据识别为0，并且当在所述第一锁定信号的所述上升沿处的所述相环固定数据为1时，每一个所述源极驱动器电路将所述基本相环固定数据识别为1，或者
当在所述相环固定数据的所述上升沿处所述第一锁定信号处于高态时，所述多个源极驱动器电路中的每一个将所述基本相环固定数据识别为1，并且当在所述相环固定数据的所述上升沿处所述第一锁定信号处于低态时，所述多个源极驱动器电路中的每一个将所述基本相环固定数据识别为0。
7.根据权利要求1所述的显示装置，其中，所述显示模式包括：
第一显示时段，其中所述控制器将时钟训练模式提供给所述源极驱动器电路；
第二显示时段，其中不将控制所述源极驱动器电路的信号传输到所述源极驱动器电路；
第三显示时段，其中所述控制器将所述控制数据传输到所述源极驱动器电路；以及
第四显示时段，其中所述控制器将所述图像信号输出到所述源极驱动器电路。
8.根据权利要求1所述的显示装置，其中，所述第二显示时段包括传输具有随机脉冲波形的随机数据的第一空白时段和传输具有预设脉冲波形的空白数据的第二空白时段。
9.根据权利要求8所述的显示装置，其中，所述控制器对在所述第二空白时段期间发送的所述空白数据的数据包的数量进行计数，以识别所述第二显示时段的结束。
10.根据权利要求1所述的显示装置，其中，在所述第一优化模式和所述显示模式之间进一步执行第二优化模式，并且
在所述第二优化模式下，
所述控制器将多个传输错误检测数据发送到每一个所述源极驱动器电路，并且当每一个所述源极驱动器电路从所述控制器接收到所述传输错误检测数据时根据所述传输错误检测数据检查数据的传输错误率。
11.根据权利要求10所述的显示装置，其中，所述第一锁定信号在所述第二优化模式下具有预设的电压电平，但在所述显示模式下具有与所述第一锁定信号不同的电压电平。
12.根据权利要求1所述的显示装置，其中，所述控制器包括多个寄存器，所述多个寄存器用于存储产生所述多个相环固定数据所需的基本相环固定数据。
13.根据权利要求1所述的显示装置，进一步包括：
锁定输入线，所述锁定输入线连接所述控制器和所述多个源极驱动器电路中的第一源极驱动器电路；
锁定输出线，所述锁定输出线连接所述控制器和所述多个源极驱动器电路中的最后一个源极驱动器电路；以及
级联线，所述级联线连接所述多个源极驱动器电路，并且
其中，所述第一锁定信号通过所述锁定输入线从所述控制器传输到所述第一源极驱动器电路，传输到所述第一源极驱动器电路的所述第一锁定信号通过所述级联线以级联的方式从所述第一源极驱动器电路传输到所述最后一个源极驱动器电路，所述第二锁定信号通过所述锁定输出线从所述最后一个源极驱动器电路传输到所述控制器。
14.根据权利要求1所述的显示装置，进一步包括数据传输线，所述数据传输线连接所述控制器和每一个所述源极驱动器电路，
其中，所述相环固定数据、所述图像信号和所述控制数据通过所述数据传输线从所述控制器传输到每一个所述源极驱动器电路。
15.根据权利要求10所述的显示装置，其中，每一个所述驱动电路包括锁定电路，并且
其中，所述锁定电路包括：
模式控制逻辑电路，所述模式控制逻辑电路接收所述第一锁定信号以区分所述第一优化模式、所述第二优化模式和所述显示模式之一，并输出与所述第一优化模式、所述第二优化模式和所述显示模式之一相对应的内部时钟信号；
时钟和数据恢复电路，所述时钟和数据恢复电路恢复所述时钟，并将固定相位和频率发送到所述模式控制逻辑电路；以及
逻辑门电路，所述逻辑门电路计算并输出从所述模式控制逻辑电路接收到的所述内部时钟信号和所述第一锁定信号。
16.根据权利要求1所述的显示装置，其中，每一个所述源极驱动器电路包括逻辑电路、数据接收电路和模数转换器。
17.根据权利要求16所述的显示装置，其中，每一个所述源极驱动器电路进一步包括连接到所述数据接收电路的第一稳压器和连接到所述模数转换器的第二稳压器。
18.一种驱动方法，包括：
从控制器向多个源极驱动器电路提供具有预设图案的多个脉冲波形的第一锁定信号和多个相环固定数据；以及
在所述多个源极驱动器电路的每一个中设置通过所述相环固定数据恢复的时钟的频率和相位；以及
当具有预设的第一电压的所述第一锁定信号被提供给所述多个源极驱动器电路时，响应于所述相环固定数据恢复所述时钟，并且将图像信号传输到每一个所述源极驱动器电路。
19.根据权利要求18所述的驱动方法，其中，在每一个所述源极驱动器电路中设置延迟时间，并且对应于设置的所述延迟时间将所述相环固定数据提供给每一个所述源极驱动器电路。
20.根据权利要求18所述的驱动方法，进一步包括：
当所述第一锁定信号具有与所述第一电压不同的预设的第二电压时，所述控制器将多个错误检测数据提供给所述源极驱动器电路，并且所述控制器利用所述错误检测数据中的一个降低所述图像信号的传输错误率。
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