KR20090073473A - 평판 표시 장치의 데이터 인터페이스 장치 및 방법 - Google Patents

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Abstract

본 발명은 데이터에 클럭을 삽입하여 전송함으로써 데이터 전송라인의 수를 감소시키고, 데이터에 삽입된 클럭을 안정적으로 검출하여 정확하게 데이터를 샘플링할 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법을 제공하는 것이다.
이를 위하여, 본 발명의 한 특징에 따른 평판 표시 장치의 데이터 인터페이스 장치는 타이밍 컨트롤러에 내장되고, 데이터 사이에 삽입 클럭이 삽입된 전송 데이터와, 상기 삽입 클럭을 지시하는 클럭 이네이블 신호를 전송하는 송신부와; 상기 타이밍 컨트롤러와 접속된 다수의 데이터 집적 회로 각각에 내장되고, 상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신부를 구비한다.

Description

평판 표시 장치의 데이터 인터페이스 장치 및 방법{APPARATUS AND METHOD OF DATA INTERFACE OF FLAT PANEL DISPLAY DEVICE}
본 발명은 평판 표시 장치에 관한 것으로, 특히 클럭을 디지털 데이터에 삽입하여 전송하여 전송라인의 수를 감소시킬 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법에 관한 것이다.
디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 대표적이다.
이러한 평판 표시 장치는 고품질 영상을 표시하기 위하여 고해상도화 및 대형화 되면서 데이터의 전송량이 증가하고 있다. 이로 인하여, 데이터의 전송 주파수가 높아지고 데이터의 전송라인 수가 증가됨으로써 전자기적 간섭(Electromagnetic Interference; 이하, EMI라 함)이 많이 발생되는 문제점이 있다. 특히, EMI 문제는 평판 표시 장치의 타이밍 컨트롤러와 다수의 데이터 IC(Integrated Circuit) 사이의 디지털 인터페이스에서 주로 발생되어서 평판 표시 장치의 불안정한 구동을 초래한다.
평판 표시 장치는 데이터의 고속 전송시 EMI 및 소비 전력을 감소시키기 위하여 6개의 데이터 버스와 함께 다양한 데이터 인터페이스 방법을 채택하고 있다. 예를 들면, 평판 표시 장치는 데이터 인터페이스 방법으로 차동 전압을 이용한 LVDS(Low Voltage Differential Signal), 미니(Mini)-LVDS, RSDS(Reduced Swing Differential Signal) 등을 이용하고 있다.
그러나, 상기 데이터 인터페이스 방법은 한 쌍의 전송라인 간의 차동 전압을 이용하여 데이터를 전송하므로 데이터의 각 비트당 한 쌍의 전송라인을 필요로 한다. 이로 인하여, 데이터 전송라인 수가 증가하여 데이터 전송라인 간의 간섭으로 데이터가 왜곡되고 PCB(Printed Circuit Board)상에서 데이터 전송라인의 설계가 어려운 문제점이 있다.
또한, 종래의 평판 표시 장치는 타이밍 컨트롤러가 다수의 데이터 IC로 클럭 및 데이터를 공통으로 전송하고, 다수의 데이터 IC들은 입력된 클럭에 응답하여 순차적으로 데이터를 샘플링하여 이용하는 멀티-드롭(Multi-drop) 방식을 채택하고 있다. 그러나, 멀티-드롭 방식은 타이밍 컨트롤러로부터 클럭의 전송거리가 멀어질수록 클럭이 지연되어서 정확한 데이터 샘플링이 어려운 문제점이 있다.
따라서, 본 발명의 해결하고자 하는 과제는 데이터에 클럭을 삽입하여 전송 함으로써 데이터 전송라인의 수를 감소시킬 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법을 제공하는 것이다.
또한, 본 발명의 해결하고자 하는 다른 과제는 데이터에 삽입된 클럭을 안정적으로 검출하여 정확하게 데이터를 샘플링할 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법을 제공하는 것이다.
이를 위하여, 본 발명의 한 특징에 따른 평판 표시 장치의 데이터 인터페이스 장치는 타이밍 컨트롤러에 내장되고, 데이터 사이에 삽입 클럭이 삽입된 전송 데이터와, 상기 삽입 클럭을 지시하는 클럭 이네이블 신호를 전송하는 송신부와; 상기 타이밍 컨트롤러와 접속된 다수의 데이터 집적 회로 각각에 내장되고, 상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신부를 구비한다.
상기 송신부는 도트 클럭을 주파수 분주하여 상기 삽입 클럭과, 상기 클럭 이네이블 신호를 공급하는 주파수 분주기와; 병렬로 입력된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터 사이에 상기 삽입 클럭을 삽입하여서 상기 다수의 데이터 집적 회로 각각에 공급될 전송 데이터로 공급하는 시리얼라이저와; 상기 전송 데이터와 상기 클럭 이네이블 신호를 각각 차동 신호로 변환하여 전송하는 차동 신호 송신부를 구비한다.
상기 수신부는 상기 송신부로부터 수신된 차동 신호를 이용하여 상기 전송 데이터와 상기 클럭 이네이블 신호를 복원하는 차동 신호 수신부와; 상기 클럭 이 네이블 신호에 응답하여 상기 전송 데이터에서 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 클럭/데이터 검출부와; 상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 주파수 체배기와; 상기 제2 클럭을 이용하여 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 디시리얼라이저를 구비한다.
상기 클럭 이네이블 신호는 상기 삽입 클럭의 바로 이전에 상기 삽입 클럭을 지시하는 이네이블 구간을 포함한다.
본 발명의 다른 특징에 따른 평판 표시 장치의 데이터 인터페이스 방법은 입력 클럭을 주파수 분주하여 삽입 클럭과, 상기 삽입 클럭을 지시하는 클럭 이네이블 신호를 생성하는 단계와; 병렬 데이터를 직렬 데이터로 변환하고 상기 직렬 데이터 사이에 상기 삽입 클럭이 삽입하여 전송 데이터로 공급하는 단계와; 상기 전송 데이터와 상기 클럭 이네이블 신호를 각각 차동 신호로 변환하여 송신하는 단계와; 수신된 차동 신호를 이용하여 상기 전송 데이터 및 클럭 이네이블 신호를 복원하는 단계와; 상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 단계와; 상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 단계와; 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 평판 표시 장치의 데이터 인터페이스 장치는 타이밍 컨트롤러에 내장되고, 데이터 사이에 삽입 클럭이 삽입된 전송 데이터를 전송하는 송신부와; 상기 타이밍 컨트롤러와 접속된 다수의 데이터 집적 회로 각각에 내장되고, 상기 전송데이터를 이용하여 클럭 마스크 신호를 생성하고, 상기 클럭 마스크 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신부를 구비한다.
상기 송신부는 도트 클럭을 주파수 분주하여 상기 삽입 클럭을 공급하는 주파수 분주기와; 병렬로 입력된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터 사이에 상기 삽입 클럭을 삽입하여서 상기 다수의 데이터 집적 회로 각각에 공급될 전송 데이터로 공급하는 시리얼라이저와; 상기 전송 데이터를 차동 신호로 변환하여 전송하는 차동 신호 송신부를 구비한다.
상기 수신부는 상기 송신부로부터 수신된 차동 신호를 이용하여 상기 전송 데이터를 복원하는 차동 신호 수신부와; 상기 클럭 마스크 신호에 응답하여 상기 전송 데이터에서 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 클럭/데이터 검출부와; 상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 주파수 체배기와; 상기 제2 클럭을 이용하여 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 디시리얼라이저와; 상기 제1 및 제2 클럭을 이용하여 상기 클럭 마스크 신호를 생성하는 마스크 신호 생성부를 구비한다.
상기 송신부는 데이터 유효 기간에서는 상기 삽입 클럭이 삽입된 데이터를 상기 전송 데이터로 공급하고, 상기 데이터 유효 기간 사이의 블랭크 기간에서는 상기 삽입 클럭만 상기 전송 데이터로 공급한다. 그리고고, 상기 마스크 신호 생성부는 상기 블랭크 기간 내에서 마스크 록킹 기간동안 상기 클럭 마스크 신호를 이네이블 상태로 고정하고, 상기 클럭/데이터 검출부는 상기 이네이블 상태로 고정된 클럭 마스크 신호를 이용하여 상기 마스크 록킹 기간에서 상기 전송데이터에 포함된 삽입 클럭을 검출하여 상기 제1 클럭으로 출력한다.
상기 클럭/데이터 검출부는 상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 제1 앤드 게이트와, 상기 클럭 마스크 신호를 반전시키는 낫 게이트와; 상기 전송 데이터와 상기 반전된 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 디세이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 제2 앤드 게이트를 구비한다.
이와 달리, 상기 클럭/데이터 검출부는 상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 제1 앤드 게이트와, 상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 데이터 마스크 신호를 생성하는 카운터와; 상기 전송 데이터와 상기 데이터 마스크 신호를 논리곱 연산하여 상기 데이터 마스크 신호의 이네이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 제2 앤드 게이트를 구비할 수 있다.
상기 마스크 신호 생성부는 상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 카운트 신호를 출력하는 카운터와; 상기 카운트 신호를 지연시켜 출력하는 타이밍 매칭부를 구비한다.
이와 달리, 상기 마스크 신호 생성부는 상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 제1 클럭 마스크 신호를 출력하는 제1 마스크 신호 생성부와; 상기 제1 클럭 마스크 신호의 정상 여부를 체크하여 정상으로 판단되면 상기 제1 클럭 마스크 신호를 출력하고, 비정상으로 판단되면 비정상 검출 신호를 출력하는 제1 마스크 신호 생성부와; 전원-온 시점을 감지하여 전원 감지 신호를 출력하는 전원 감지부와; 상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되는 제2 클럭 마스크 신호 생성하여 출력하는 제2 마스크 신호 생성부와; 상기 제1 및 제2 클럭 마스크 신호를 논리합 연산하여 상기 클럭 마스크 신호로 출력하는 오어 게이트를 구비할 수 있다.
상기 제1 마스크 신호 체크부는 상기 제1 클럭 마스크 신호의 이네이블 구간에서 상기 제1 클럭을 카운트하여 상기 제1 클럭의 카운트 수가 기준값과 같으면 상기 정상 상태로 판단하고, 상기 기준값과 같지 않으면 상기 비정상 상태로 판단한다.
상기 제2 마스크 신호 생성부는 상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되면 일정기간 이네이블 상태를 유지하다가 디세이블 되는 상기 제2 클럭 마스크 신호를 출력한다.
상기 전송데이터에서 상기 삽입 클럭은 상기 삽입 클럭의 앞뒤에 위치하는 더미비트와 함께 상기 데이터의 앞에 프리엠블 신호로 삽입되고, 상기 클럭 마스크 신호는 상기 프리엠블 신호의 기간 내에서 상기 삽입 클럭 보다 큰 폭의 이네이블 구간을 포함한다. 특히, 상기 클럭 마스크 신호의 상기 이네이블 구간의 폭은 상기 삽입 클럭 폭의 2배 정도로 설정된다.
본 발명의 다른 특징에 따른 평판 표시 장치의 데이터 인터페이스 방법은 데 이터 사이에 삽입 클럭이 삽입된 전송 데이터를 송신하는 송신 단계와; 상기 전송 데이터를 수신하여 클럭 마스크 신호를 생성하고, 상기 클럭 마스크 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신 단계를 포함한다.
본 발명에 따른 평판 표시 장치의 데이터 인터페이스 장치 및 방법에 의하면,타이밍 컨트롤러에서 클럭이 삽입된 전송 데이터를 다수의 데이터 IC 각각에 포인트-투-포인트 방식으로 전송하여서 멀티-드롭 방식 보다 전송라인의 수를 감소시킬 수 있으므로 전송라인 수의 증가에 따른 EMI 및 PCB 설계의 문제점을 방지할 수 있다.
또한, 다수의 데이터 IC 각각은 타이밍 컨트롤러(10)로부터의 클럭 이네이블 신호에 응답하여 전송 데이터에서 클럭을 안정적으로 검출할 수 있으므로 클럭 미검출, 클럭 지연 또는 데이터 전송 주파수 증가로 인한 데이터의 샘플링 오류를 방지할 수 있다.
또한, 다수의 데이터 IC(D-IC1 내지 D-IC8) 각각은 독립적으로 블랭크 기간에서 안정된 클럭 마스크 신호를 생성하고, 그 클럭 마스크 신호를 이용하여 클럭을 안정적으로 검출할 수 있으므로 클럭 미검출, 클럭 지연 또는 데이터 전송 주파수 증가로 인한 데이터의 샘플링 오류를 방지할 수 있다.
상기 특징 외에 본 발명의 다른 특징 및 이점들은 첨부 도면을 참조한 본 발 명의 바람직한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 1은 본 발명의 제1 실시예에 따른 평판 표시 장치의 데이터 인터페이스 장치를 개략적으로 도시한 블록도이다.
도 1에 도시된 평판 표시 장치의 데이터 인터페이스 장치는 타이밍 컨트롤러(10)와, 타이밍 컨트롤러(10)의 제어로 표시 패널의 데이터 라인들을 구동하는 다수의 데이터 IC(D-IC1 내지 D-IC8)를 구비한다.
타이밍 컨트롤러(10)는 다수의 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각을 통해 다수의 데이터 IC들(D-IC1 내지 D-IC8) 각각과 포인트-투-포인트(Point-to-Point) 방식으로 접속된다. 타이밍 컨트롤러(10)와 제1 그룹의 데이터 IC들(D-IC1 내지 D-IC4)을 각각 연결하는 제1 그룹의 데이터 전송라인 쌍(DLP1 내지 DLP4)은 제1 PCB(12)에 배설되고, 타이밍 컨트롤러(10)와 제2 그룹의 데이터 IC들(D-IC5 내지 D-IC8)을 각각 연결하는 제2 그룹의 데이터 전송라인 쌍(DLP5 내지 DLP8)은 제2 PCB(14)에 배설된다. 타이밍 컨트롤러(10)는 클럭을 데이터 사이에 삽입하고 클럭이 삽입된 전송 데이터를 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각을 통해 데이터 IC들(D-IC1 내지 D-IC8) 각각에 공급하므로, 별도의 클럭 전송라인 쌍을 필요로 하지 않는다. 타이밍 컨트롤러(10)는 클럭이 삽입된 전송 데이터를 LVDS 또는 미니-LVDS 방식의 차동 신호로 변환하여 직렬 전송하므로 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각은 차동 신호를 공급하는 2개의 전송라인만을 구비한다.
그리고, 타이밍 컨트롤러(10)는 데이터 IC들(D-IC1 내지 D-IC8) 각각에서 안정적으로 클럭을 검출할 수 있도록 전송데이터에서 삽입된 클럭을 지시하는 클럭 이네이블 신호를 더 공급한다. 타이밍 컨트롤러(10)로부터의 클럭 이네이블 신호는 제1 PCB(12)를 경유하는 제1 이네이블 전송라인 쌍(CLP1)을 통해 제1 그룹의 데이터 IC들(D-IC1 내지 D-IC4)에 공통으로 공급되고, 제2 PCB(14)를 경유하는 제2 이네이블 전송라인 쌍(CLP2)을 통해 제2 그룹의 데이터 IC들(D-IC4 내지 D-IC8)에 공통으로 공급된다. 다시 말하여, 타이밍 컨트롤러(10)로부터의 클럭 이네이블 신호는 멀티-드롭 방식으로 제1 그룹의 데이터 IC들(D-IC1 내지 D-IC4) 및 제2 그룹의 데이터 IC들(D-IC5 내지 D-IC8)에 공급될 수 있다. 이와 달리, 클럭 이네이블 신호는 데이터 IC들(D-IC1 내지 D-IC8) 각각에 포인트-투-포인트 방식으로 접속된 각 이네이블 전송라인 쌍(미도시)을 통해 개별적으로 공급될 수 있다.
데이터 IC들(D-IC1 내지 D-IC8) 각각은 타이밍 컨트롤러(10)로부터 해당 데이터 전송라인 쌍(DLP)을 경유하여 독립적으로 수신된 차동 신호의 전압 극성에 따라 원래의 전송 데이터로 복원하고, 복원된 전송 데이터에서 제1 클럭과 데이터를 분리하여 검출한다. 그리고, 검출된 제1 클럭의 주파수를 체배하여 제2 클럭을 복원하고, 복원된 제2 클럭을 이용하여 데이터를 샘플링하여 래치한 다음, 래치된 데이터를 이용하여 표시 패널의 데이터 라인을 구동한다. 특히, 데이터 IC들(D-IC1 내지 D-IC8) 각각은 타이밍 컨트롤러(10)로부터의 클럭 이네이블 신호에 응답하여 수신된 데이터에서 클럭을 개별적으로 검출하여 이용한다. 따라서, 데이터 IC들(D-IC1 내지 D-IC8)에서 클럭 미검출, 클럭 지연 또는 데이터 전송 주파수 증가로 인한 데이터의 샘플링 오류를 방지할 수 있다.
도 2는 도 1에 도시된 데이터 인터페이스 장치의 내부 회로를 도시한 블록도 이고, 도 3은 도 2에 도시된 데이터 인터페이스 장치의 대표적인 구동 파형도이다.
도 2에 도시된 데이터 인터페이스 장치는 타이밍 컨트롤러(10)의 출력단에 내장된 시리얼라이저(Serializer)(24), 위상 동기 회로(Phase Locked Loop; 이하 PLL)(26)를 포함하여서 데이터들 사이에 클럭을 삽입하여 전송하는 송신부(20)와, 데이터 IC들(D-IC1 내지 D-IC8) 각각의 입력단에 내장된 클럭/데이터 검출부(64), 지연 동기 회로(Delay Locked Loop; 이하 DLL)(66), 디시리얼라이저(Deserializer)(68)를 포함하여서 송신부(20)로부터 수신된 데이터에서 클럭과 데이터를 분리하는 수신부(60)를 구비한다. 또한, 송신부(20)는 클럭이 삽입된 데이터 및 클럭 이네이블 신호(CLK_E)를 차동 신호로 변환하여 출력하는 LVDS 송신부(30)를 더 구비하고, 수신부(60)는 수신된 차동 신호로부터 클럭이 삽입된 데이터 및 클럭 이네이블 신호(CLK_E)를 복원하여 출력하는 LVDS 수신부(62)를 더 구비한다.
타이밍 컨트롤러(10)의 데이터 정렬부(22)는 데이터 이네이블 신호(DE)의 이네이블 구간에 입력된 디지털 데이터를 정렬하여 송신부(20)로 출력한다. 특히, 데이터 정렬부(22)는 포인트-투-포인트 방식으로 데이터를 전송하는 송신부(20)를 위하여 데이터 IC들(D-IC1 내지 D-IC8) 각각에 공급될 데이터로 구분하여 송신부(20)의 시리얼라이저(24)로 공급한다.
주파수 분주기인 PLL(26)은 입력된 도트 클럭(CLK)을 설정값 만큼 분주시켜서, 전송 데이터 사이에 삽입하기 위한 삽입 클럭(CLK_em)을 생성하여 시리얼라이저(24)로 공급하고 상기 삽입 클럭(CLK_em)의 유무를 지시하는 클럭 이네이블 신 호(CLK_E)를 생성하여 LVDS 송신부(30)로 공급한다. 여기서, 클럭 이네이블 신호(CLK_E)는 도 3에 도시된 바와 같이 삽입 클럭(CLK_em) 보다 한 클럭 만큼 앞서서 삽입 클럭(CLK_em)의 유무를 지시한다. 한편, PLL(26)은 도트 클럭(CLK)을 분주시켜 클럭 이네이블 신호(CLK_E)를 생성하고, 생성된 클럭 이네이블 신호(CLK_E) 한 클럭만큼 지연시켜서 삽입 클럭(CLK_em)을 생성하여 공급할 수 있다.
시리얼라이저(24)는 데이터 정렬부(22)로부터 병렬로 전송된 데이터를 직렬 데이터로 변환하고 직렬 데이터 사이에 PLL(26)로부터의 삽입 클럭(CLK_em)을 삽입하여 LVDS 송신부(30)로 공급한다. 이때, 시리얼라이저(24)는 데이터 IC들(D-IC1 내지 D-IC8) 각각에 대응하여 분리되어 입력된 병렬 데이터를 개별적으로 직렬 데이터로 변환하고 각 직렬 데이터 사이에 PLL(26)로부터의 삽입 클럭(CLK_em)을 삽입하여 LVDS 송신부(30)로 공급한다.
예를 들면, 시리얼라이저(24)는 도 3에 도시된 전송 데이터(Data_CLK)와 같이 한 화소 데이터를 직렬 전송하는 기간(P2)의 이전 기간(P1)에 삽입 클럭(CLK_em)을 포함하는 프리엠블(Preamble) 신호를 삽입하여 프리엠블 신호와 화소 데이터의 비트들(D1 내지 D3n)을 순차적으로 공급한다. 여기서, 화소 데이터는 적(R), 녹(G), 청(B) 3개의 서브화소 데이터를 포함하거나, 한 서브화소의 데이터를 포함할 수 있으므로, 화소 데이터의 단위를 특별히 한정하지 않는다. 프리엠블 신호는 삽입 클럭(CLK_em)과, 그 삽입 클럭(CLK_em)에 앞서서 화소 데이터와 삽입 클럭(CLK_em)을 구분하기 위한 적어도 하나의 더미 비트인 로우("0") 비트를 포함한다. 또한, 프리엠블 신호는 삽입 클럭("1")과 화소 데이터의 첫번째 비트(D0) 사이에 데이터 유무를 지시하는 플래그(Flag) 신호를 더 포함할 수 있다. 여기서, 플래그 신호가 "1"인 경우 그 뒤의 데이터는 화소 데이터를 지시하고, "0"인 경우 그 뒤의 데이터는 각 데이터 IC(D-IC)를 제어하는 데이터 제어 신호를 지시할 수 있다. 데이터 제어 신호는 각 데이터 IC(D-IC)의 데이터 출력 기간을 제어하는 소스 출력 이네이블 신호(SOE), 출력 데이터의 극성을 제어하는 극성 제어 신호(POL), 데이터라인들의 차징 쉐어링을 제어하는 차징 쉐어링 제어 신호(CSC) 등을 포함할 수 있다. 또한, 플래그 신호는 소스 스타트 펄스(SSP)로 이용될 수 있다. R, G, B 서브화소 각각의 데이터가 N비트인 경우 데이터 전송 기간(P2)에서 화소 데이터의 3*n개 비트가 직렬 전송되고 그 이전의 프리엠블 기간(P1)에서 상기 3비트의 프리엠블 신호가 직렬 전송되는 경우, 클럭 이네이블 신호(CLK_E)는 삽입 클럭(CLK_em)을 지시하기 위하여 3*3*n CLK 주기로 이네이블된다.
LVDS 송신부(30)는 시리얼라이저(24)로부터의 데이터 IC들(D-IC1 내지 D-IC8) 각각에 대응하는 전송 데이터(Data_CLK)를 차동 신호로 변환하여 데이터 IC들(D-IC1 내지 D-IC8) 각각에 개별적으로 공급한다. 또한, LVDS 송신부(30)는 PLL(26)로부터의 클럭 이네이블 신호(CLK_E)를 차동 신호로 변환하여 데이터 IC들(D-IC1 내지 D-IC8)에 공통으로 공급한다. 한편, LVDS 송신부(30)는 클럭 이네이블 신호(CLK_E)의 차동 신호를 데이터 IC들(D-IC1 내지 D-IC8) 각각에 개별적으로 공급할 수 있다.
데이터 IC들(D-IC1 내지 D-IC8) 각각에 내장된 수신부(60)의 LVDS 수신부(62)는 타이밍 컨트롤러(10)의 송신부(30)로부터 수신된 차동 신호의 전압 극성 을 검출하여 전송 데이터(Data_CLK) 및 클럭 이네이블 신호(CLK_E)를 복원하여 출력한다.
클럭/데이터 검출부(64)는 LVDS 수신부(62)로부터의 클럭 이네이블 신호(CLK_E)에 응답하여 전송 데이터(Data_CLK)로부터 제1 클럭(CLK1)과 직렬 데이터(Data_S)를 검출하여 출력한다. 클럭/데이터 검출부(64)는 클럭 이네이블 신호(CLK_E)를 트리거(Trigger) 신호로 이용하여 전송 데이터(Data_CLK)에 삽입 클럭(CLK_em)을 검출하여 제1 클럭(CLK1)으로 출력한다. 또한, 클럭/데이터 검출부(64)는 전송 데이터(Data_CLK)에 포함된 플래그 신호와 상기 클럭 이네이블 신호(CLK_E)를 이용하여 직렬 데이터(Data_S)를 검출하여 출력한다. 클럭/데이터 검출부(64)는 직렬 데이터(Data_S)로 화소 데이터를 출력하고, 다수의 데이터 제어 신호를 추가적으로 출력할 수 있다.
주파수 체배기인 DLL(66)은 클럭/데이터 검출부(64)로부터의 제1 클럭(CLK1)을 설정값 만큼 주파수를 체배하여 제2 클럭(CLK2)을 출력한다.
디시리얼라이저(68)는 DLL(66)로부터의 제2 클럭(CLK2)을 이용하여 클럭/데이터 검출부(64)로부터의 직렬 데이터(Data_S)를 병렬 데이터(Data_P)로 변환하여 출력한다. 디시얼라이저(68)은 병렬 데이터(Data_P)로 R, G, B 화소 데이터를 병렬로 출력하고, 다수의 데이터 제어 신호를 추가적으로 출력할 수 있다.
데이터 IC들(D-IC1 내지 D-IC8)은 수신부(60)로부터의 제2 클럭(CLK2)을 이용하여 화소 데이터를 샘플링하여 래치한 다음, 래치된 데이터를 이용하여 표시 패널의 데이터 라인들을 구동한다. 예를 들어, 액정 표시 패널인 경우 데이터 IC 들(D-IC1 내지 D-IC8) 각각은 래치된 데이터를 아날로그 화소 전압 신호로 변환하여 데이터 라인들로 공급한다.
이와 같이, 본 발명에 따른 평판 표시 장치의 디지털 인터페이스 장치는 타이밍 컨트롤러(10)에서 클럭이 삽입된 전송 데이터를 다수의 데이터 IC(D-IC1 내지 D-IC8) 각각에 포인트-투-포인트 방식으로 전송하여서 멀티-드롭 방식 보다 전송라인의 수를 감소시킬 수 있으므로 전송라인 수의 증가에 따른 EMI 및 PCB 설계의 문제점을 방지할 수 있다. 또한, 다수의 데이터 IC(D-IC1 내지 D-IC8) 각각은 타이밍 컨트롤러(10)로부터의 클럭 이네이블 신호에 응답하여 전송 데이터에서 클럭을 안정적으로 검출할 수 있으므로 클럭 미검출, 클럭 지연 또는 데이터 전송 주파수 증가로 인한 데이터의 샘플링 오류를 방지할 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 평판 표시 장치의 디지털 인터페이스 장치를 도시한 것이다.
도 4에 도시된 디지털 인터페이스 장치는 타이밍 컨트롤러(110)와 다수의 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각을 통해 포인트-투-포인트(Point-to-Point) 방식으로 접속된 다수의 데이터 IC들(D-IC1 내지 D-IC8)을 구비한다. 다수의 데이터 IC들(D-IC1 내지 D-IC8) 각각은 독립적으로 클럭 마스크 신호를 생성하여 전송 데이터에 삽입된 클럭을 검출하므로, 도 1과 같이 클럭 이네이블 신호를 전송하는 이네이블 전송라인 쌍(CLP1, CLP2)이 필요없게 되므로, 전송라인 수를 더욱 절감할 수 있다.
타이밍 컨트롤러(110)와 제1 그룹의 데이터 IC들(D-IC1 내지 D-IC4)을 각각 연결하는 제1 그룹의 데이터 전송라인 쌍(DLP1 내지 DLP4)은 제1 PCB(112)에 배설되고, 타이밍 컨트롤러(110)와 제2 그룹의 데이터 IC들(D-IC5 내지 D-IC8)을 각각 연결하는 제2 그룹의 데이터 전송라인 쌍(DLP5 내지 DLP8)은 제2 PCB(114)에 배설된다. 타이밍 컨트롤러(110)는 클럭을 데이터에 삽입하고 클럭이 삽입된 데이터를 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각을 통해 데이터 IC들(D-IC1 내지 D-IC8) 각각에 공급하므로, 별도의 클럭 전송라인 쌍을 필요로 하지 않는다. 타이밍 컨트롤러(110)는 클럭이 삽입된 데이터를 LVDS 또는 미니-LVDS 방식의 차동 신호로 변환하여 직렬 전송하므로 데이터 전송라인 쌍(DLP1 내지 DLP8) 각각은 차동 신호를 공급하는 2개의 전송라인만을 구비한다.
데이터 IC들(D-IC1 내지 D-IC8) 각각은 타이밍 컨트롤러(110)로부터 해당 데이터 전송라인 쌍(DLP)을 경유하여 독립적으로 수신된 차동 신호의 전압 극성에 따라 전송 데이터를 복원하고, 내부에서 독립적으로 생성된 클럭 마스크 신호를 이용하여 복원된 데이터에서 제1 클럭과 데이터를 분리하여 검출한다. 그리고, 검출된 제1 클럭의 주파수를 체배하여 제2 클럭으로 복원한 다음 제2 클럭을 이용하여 데이터를 샘플링하여 래치하고, 래치된 데이터를 이용하여 표시 패널의 데이터 라인을 구동한다.
도 5는 도 4에 도시된 데이터 인터페이스 장치의 내부 회로를 도시한 블록도이고, 도 6은 도 5에 도시된 데이터 인터페이스 장치의 대표적인 구동 파형도이다.
도 5에 도시된 데이터 인터페이스 장치는 타이밍 컨트롤러(110)의 출력단에 내장된 시리얼라이저(124), PLL(126)를 포함하여서 데이터들 사이에 클럭을 삽입하 여 전송하는 송신부(120)와, 데이터 IC들(D-IC1 내지 D-IC8) 각각의 입력단에 내장된 클럭/데이터 검출부(164), DLL(166), 디시리얼라이저(168), 마스크 신호 생성부(170)를 포함하여서 송신부(120)로부터 수신된 데이터에서 클럭과 데이터를 분리하는 수신부(160)를 구비한다. 또한, 송신부(120)는 클럭이 삽입된 전송 데이터를 차동 신호로 변환하여 출력하는 LVDS 송신부(130)를 더 구비하고, 수신부(160)는 수신된 차동 신호로부터 클럭이 삽입된 전송 데이터를 복원하여 출력하는 LVDS 수신부(162)를 더 구비한다.
타이밍 컨트롤러(110)의 데이터 정렬부(122)는 데이터 이네이블 신호(DE)의 이네이블 구간에 입력된 디지털 데이터를 정렬하여 송신부(120)로 출력한다. 특히, 데이터 정렬부(122)는 포인트-투-포인트 방식으로 데이터를 전송하는 송신부(120)를 위하여 데이터 IC들(D-IC1 내지 D-IC8) 각각에 공급될 데이터로 구분하여 송신부(120)의 시리얼라이저(124)로 공급한다.
PLL(126)은 입력된 도트 클럭(CLK)을 설정값 만큼 분주시켜서, 전송 데이터 사이에 삽입하기 위한 삽입 클럭(CLK_em)을 생성하여 시리얼라이저(124)로 공급한다.
시리얼라이저(124)는 데이터 정렬부(122)로부터 병렬로 전송된 데이터를 직렬 데이터로 변환하고 직렬 데이터 사이에 PLL(126)로부터의 삽입 클럭(CLK_em)을 삽입하여 LVDS 송신부(130)로 공급한다. 이때, 시리얼라이저(124)는 데이터 IC들(D-IC1 내지 D-IC8) 각각에 대응하여 분리되어 입력된 병렬 데이터를 개별적으로 직렬 데이터로 변환하고 각 직렬 데이터 사이에 PLL(126)로부터의 삽입 클 럭(CLK_em)을 삽입하여 LVDS 송신부(130)로 공급한다. 예를 들면, 시리얼라이저(124)는 도 6에 도시된 전송 데이터(Data_CLK)와 같이 한 화소 데이터를 직렬 전송하는 기간(P2) 이전의 프리엠블 기간(P1)에 삽입 클럭(CLK_em)을 포함하는 프리엠블 신호를 삽입하고, 프리엠블 신호와 화소 데이터의 비트들(D1 내지 D3n)을 순차적으로 공급한다. 프리엠블 신호는 삽입 클럭(CLK_em)과, 그 삽입 클럭(CLK_em)에 앞서서 화소 데이터와 삽입 클럭(CLK_em)을 구분하기 위한 적어도 하나의 더미 비트인 로우("0") 비트를 포함한다. 또한, 프리엠블 신호는 삽입 클럭("1")과 화소 데이터의 첫번째 비트(D0) 사이에 화소데이터 또는 데이터 제어 신호를 지시하는 플래그 신호를 더 포함할 수 있다. 플래그 신호는 소스 스타트 펄스로 이용될 수 있다.
LVDS 송신부(130)는 시리얼라이저(124)로부터의 데이터 IC들(D-IC1 내지 D-IC8) 각각에 대응하는 전송 데이터(Data_CLK)를 차동 신호로 변환하여 데이터 IC들(D-IC1 내지 D-IC8) 각각에 개별적으로 공급한다.
데이터 IC들(D-IC1 내지 D-IC8) 각각에 내장된 수신부(160)의 LVDS 수신부(162)는 타이밍 컨트롤러(110)의 송신부(130)로부터 수신된 차동 신호의 전압 극성을 검출하여 전송 데이터(Data_CLK)를 복원하여 출력한다.
클럭/데이터 검출부(164)는 마스크 신호 생성부(170)로부터의 클럭 마스크 신호(M)에 응답하여 LVDS 수신부(162)로부터의 전송 데이터(Data_CLK)에서 제1 클럭(CLK1)과 직렬 데이터(Data_S)를 검출하여 출력한다. 클럭/데이터 검출부(164)는 마스크 신호(M)의 이네이블 기간에서 전송 데이터(Data_CLK)에 삽입된 삽입 클 럭(CLK_em)을 검출하여 제1 클럭(CLK1)으로 출력한다. 또한, 클럭/데이터 검출부(164)는 클럭 마스크 신호(M)의 디세이블 기간에서 전송 데이터(Data_CLK)에 포함된 직렬 데이터(Data_S)를 검출하여 출력한다. 클럭/데이터 검출부(164)는 직렬 데이터(Data_S)로 화소 데이터를 출력하고, 다수의 데이터 제어 신호를 추가적으로 출력할 수 있다.
DLL(166)은 클럭/데이터 검출부(164)로부터의 제1 클럭(CLK1)을 설정값 만큼 주파수를 체배하여 제2 클럭(CLK2)을 출력한다. DLL(166)은 제1 클럭(CLK1)을 수배~수십배 정도로 체배하여 제2 클럭(CLK2)을 출력한다.
디시리얼라이저(168)는 DLL(166)로부터의 제2 클럭(CLK2)을 이용하여 클럭/데이터 검출부(164)로부터의 직렬 데이터(Data_S)를 병렬 데이터(Data_P)로 변환하여 출력한다. 디시얼라이저(168)는 병렬 데이터(Data_P)로 R, G, B 화소 데이터를 병렬로 출력하고, 다수의 데이터 제어 신호를 추가적으로 출력할 수 있다.
마스크 신호 생성부(170)는 클럭/데이터 검출부(164)로부터의 제1 클럭(CLK1)과, DLL(166)로부터의 제2 클럭(CLK2)을 이용하여 클럭 마스크 신호(M)를 생성한다. 마스크 신호 생성부(170)는 M-1번째 제1 클럭(CLK1)이 입력되면 그 입력 시점으로부터 DLL(166)로부터의 제2 클럭(CLK2)을 설정값 만큼 카운트하고, 카운트된 출력을 M번째의 클럭 마스크 신호(M)로 출력한다. 이때, 마스크 신호(M)의 마진 확보를 위하여 카운트된 출력을 일정기간 지연시켜 출력할 수 있다. 상기 설정값은 직렬 데이터 전송기간(P2)에 전송되는 화소데이터의 비트수(3n)로 설정될 수 있다. 클럭 마스크 신호(M)는 도 6과 같이 삽입 클럭(CLK_em)이 포함된 프리엠블 기간(P1)에서 이네이블되고, 직렬 데이터 전송기간(P2)에서 디세이블된다. 이때, 클럭 마스크 신호(M)는 삽입 클럭(CLK_em)을 안정적으로 검출할 수 있는 마진을 충분히 확보하면서도 직렬 데이터(D0 내지 D3n)와 중첩되지 않게, 삽입 클럭(CLK_em) 보다 크고 프리엠블 기간(P1) 보다 작은 이네이블 기간을 갖는 것이 바람직하다. 예를 들면, 클럭 마스크 신호(M)는 도 6과 같이 삽입 클럭(CLK_em)을 포함하여 그 앞뒤 각각에서 1/2클럭 정도를 더 마스킹할 수 있는 이네이블 기간, 즉 삽입 클럭(CLK_em)의 2배 정도에 해당하는 이네이블 기간을 갖는다.
데이터 IC들(D-IC1 내지 D-IC8)은 수신부(60)로부터의 제2 클럭(CLK2)을 이용하여 화소 데이터를 샘플링하여 래치한 다음, 래치된 데이터를 이용하여 표시 패널의 데이터 라인들을 구동한다. 예를 들어, 액정 표시 패널인 경우 데이터 IC들(D-IC1 내지 D-IC8) 각각은 래치된 데이터를 아날로그 화소 전압 신호로 변환하여 데이터 라인들로 공급한다.
도 7은 도 5에 도시된 클럭/데이터 검출부에 적용될 수 있는 내부 회로의 한 예를 도시한 것이다.
도 7에 도시된 클럭/데이터 검출부(164A)는 LVDS 수신부(162)로부터의 전송 데이터(Data_CLK)와 마스크 신호 생성부(170)로부터의 클럭 마스크 신호(M)를 이용하여 제1 클럭(CLK1)을 검출하여 출력하는 앤드(AND) 게이트(161)와, 직렬 데이터(Data_S)를 검출하여 출력하는 앤드 게이트(163)를 구비한다.
앤드 게이트(161)는 전송 데이터(Data_CLK)와 클럭 마스크 신호(M)를 논리곱 연산하여서 도 6과 같이 클럭 마스크 신호(M)의 이네이블 기간에 전송된 삽입 클 럭(CLK_em)을 검출하여 제1 클럭(CLK1)으로 출력한다.
앤드 게이트(163)는 낫(NOT) 게이트를 이용하여 클럭 마스크 신호(M)를 반전시킨 다음, 전송 데이터(Data_CLK)와 반전된 클럭 마스크 신호(M)를 논리곱 연산하여서 도 6과 같이 클럭 마스크 신호(M)의 디세이블 기간에 전송된 직렬 데이터(Data_S)를 검출하여 출력한다.
도 8은 도 5에 도시된 클럭/데이터 검출부(164)에 적용될 수 있는 내부 회로의 다른 예를 도시한 것이고, 도 9는 도 8에 도시된 클럭/데이터 검출부(164B)의 구동 파형도이다.
도 8에 도시된 클럭/데이터 검출부(164B)는 마스크 신호(M)가 도 9에 도시된 점선과 같이 직렬 데이터와 중첩되어서 데이터가 손실되는 것을 방지하기 위하여, DLL(166)로부터의 제2 클럭(CLK2)을 카운트하는 카운터(167)를 이용하여 데이터 마스크 신호(M_D)를 생성하고, 그 데이터 마스크 신호(M_D)를 이용하여 전송 데이터(Data_CLK)에서 직렬 데이터(Data_S)를 검출하여 출력한다.
앤드 게이트(165)는 전송 데이터(Data_CLK)와 클럭 마스크 신호(M)를 논리곱 연산하여서 도 9와 같이 마스크 신호(M)의 이네이블 기간에 전송된 삽입 클럭(CLK_em)을 검출하여 제1 클럭(CLK1)으로 출력한다.
카운터(167)는 앤드 게이트(165)로부터 제1 클럭(CLK1)이 입력되면 DLL(166)로부터의 제2 클럭(CLK2)을 설정값, 예를 들면 화소 데이터의 비트수(D3n) 만큼 카운트하면서 도 9와 같이 직렬 데이터 전송기간(P2)에서만 이네이블되는 데이터 마스크 신호(M_D)를 생성하여 출력한다.
앤드 게이트(169)는 전송 데이터(Data_CLK)와 카운터(167)로부터의 데이터 마스크 신호(M_D)를 논리곱 연산하여서 도 9과 같이 데이터 마스크 신호(M_D)의 이네이블 기간에 전송된 직렬 데이터(Data_S)를 검출하여 출력한다. 따라서, 클럭 마스크 신호(M)가 도 9에 도시된 점선과 같이 직렬 데이터와 중첩되더라도 데이터가 손실되는 것을 방지할 수 있다.
도 10은 도 5에 도시된 마스크 신호 생성부에 적용될 수 있는 내부 회로의 한 예를 도시한 것이고, 도 11은 도 10에 도시된 마스크 신호 생성부의 상세 회로를 도시한 것이며, 도 12는 도 11에 도시된 마스크 신호 생성부의 구동 파형도이다.
도 10 및 도 11에 도시된 마스크 신호 생성부(170)는 카운터(172)와 타이밍 매칭부(174)를 구비한다.
카운터(172)는 클럭/데이터 검출부(164)로부터의 제1 클럭(CLK1)이 입력되면 카운트 동작을 시작하고 DLL(166)로부터의 제2 클럭(CLK2)를 일정시간 카운트하여서 카운트 신호(Qk)를 출력하고, 타이밍 매칭부(174)는 카운터(172)로부터의 카운트 신호(Qk)를 지연시켜서 클럭 마스크 신호(M)로 출력한다. 예를 들면, 도 12와 같이 데이터 전송 기간(P2)에서 k+1비트의 데이터를 전송한다고 가정하는 경우 카운터(172)는 도 11과 같이 제1 클럭(CLK1)의 입력라인에 종속 접속되고, 제2 클럭(CLK2)의 입력라인에 공통 접속된 k개의 D-플립플롭을 포함하는 쉬프트 레지스터로 구성될 수 있다. k개의 D-플립필롭으로 구성된 카운터(172)는 제1 클럭(CLK1)이 입력되면 제2 클럭(CLK2)을 k개 만큼 카운트한 다음 카운트 신호(Qk)를 출력한 다. 타이밍 매칭부(174)를 구성하는 다수의 지연기들은 카운터(172)로부터의 카운트 신호(Qk)를 지연기들의 수만큼 지연시켜서 도 12와 같이 프리엠블 기간(P1) 내에서만 이네이블되는 클럭 마스크 신호(M)를 출력한다.
도 13은 도 5에 도시된 마스크 신호 생성부에 적용 가능한 내부 회로의 다른 예를 도시한 것이다.
도 13에 도시된 마스크 신호 생성부(270)는 클럭 마스크 신호(M)의 불안정한 구간을 제거하고 안정된 클럭 마스크 신호(M)를 출력하기 위하여 제1 마스크 신호 생성부(272), 제1 마스크 신호 체크부(276), 전원 감지부(274), 제2 마스크 신호 생성부(280), 오어(OR) 게이트(282)를 구비한다.
제1 마스크 신호 생성부(272)는 도 5에 도시된 마스크 신호 생성부(170)와 같이 클럭/데이터 검출부(164)로부터의 제1 클럭(CLK1)과, DLL(166)로부터의 제2 클럭(CLK2)을 이용하여 제1 클럭 마스크 신호(M1)를 생성한다. 마스크 신호 생성부(272)는 제1 클럭(CLK1)이 입력되면 그 입력 시점으로부터 DLL(166)로부터의 제2 클럭(CLK2)을 설정값 만큼 카운트하여 카운트 신호를 제1 클럭 마스크 신호(M1)로 출력한다. 이때, 제1 마스크 신호의 마진 확보 및 타이밍 매칭을 위하여 카운트 신호를 일정기간 지연시켜서 제1 마스크 신호(M1)로 출력할 수 있다. 제1 클럭 마스크 신호(M1)는 전술한 바와 같이 삽입 클럭(CLK_em)이 포함된 프리엠블 기간(P1)에서 이네이블되고, 직렬 데이터 전송기간(P2)에서 디세이블된다.
제1 마스크 신호 체크부(276)는 제1 마스크 신호 생성부(272)로부터의 제1 클럭 마스크 신호(M1)의 정상 여부를 체크한다. 그리고, 상기 제1 클럭 마스크 신 호(M1)가 정상 신호로 판단되면 정상적인 제1 클럭 마스크 신호(M1)를 오어 게이트(282)로 출력하고, 상기 제1 클럭 마스크 신호(M1)가 비정상 신호로 판단되면 제1 클럭 마스크 신호(M1)를 디세이블 시키고 비정상 검출 신호를 제2 마스크 신호 생성부(280)로 출력한다. 제1 마스크 신호 체크부(276)는 제1 클럭 마스크 신호(M1)의 마스킹 구간, 즉 이네이블 기간에서 제1 클럭(CLK1)의 수를 카운트하여 제1 클럭 마스크 신호(M1)의 정상 여부를 판단한다. 즉, 제1 마스크 신호 체크부(276)는 제1 클럭 마스크 신호(M1)의 이네이블 기간에서 제1 클럭(CLK1)의 카운트 수가 "1"이면 정상 신호로 판단하여 제1 클럭 마스크 신호를 오어 게이트(282)로 출력하고, 카운트 수가 "1"이 아니면 비정상 신호로 판단하여 비정상 구간 검출 신호를 제2 마스크 신호 생성부(28)로 출력하고 제1 출력 마스크 신호(M1)를 디세이블시킨다.
전원 감지부(274)는 전원부로부터 입력되는 데이터 IC의 구동 전압(VDD)을 모니터링하여 표시 장치의 턴-온 시점을 검출하여서 전원 감지 신호(P_on)를 출력한다.
제2 마스크 신호 생성부(280)는 제1 마스크 신호 체크부(276)로부터 비정상 구간 검출 신호가 입력되면 일정기간 동한 마스킹(이네이블) 상태를 유지하는 제2 클럭 마스크 신호(M2)를 출력한다. 또한, 제2 마스크 신호 생성부(280)는 전원 감지부(274)로부터 전원 감지 신호(P_on)가 입력되면 표시 장치의 구동이 불안정한 초기 구간을 마스킹하기 위하여 상기 일정기간 동안 마스킹 상태를 유지하는 제2 클럭 마스크 신호(M2)를 출력한다.
오어 게이트(282)는 제1 마스크 신호 체크부(276)로부터의 제1 클럭 마스크 신호(M1)와 제2 마스크 신호 생성부(280))로부터의 제2 클럭 마스크 신호(M2)를 논리합 연산하여 클럭 마스크 신호(M)를 출력한다. 이에 따라, 오어 게이트(282)는 정상적인 구간에서는 제1 클럭 마스크 신호(M1)를 클럭 마스크 신호(M)로 출력하고, 비정적인 구간에서는 제2 클럭 마스크 신호(M2)를 클럭 마스크 신호(M)로 출력할 수 있다.
이와 같이, 마스크 신호 생성부(270)는 제1 클럭(CLK1) 및 제2 클럭(CLK2)을 이용하여 제1 클럭 마스크 신호(M1)을 생성한 다음, 제1 클럭 마스크 신호(M1)의 정상여부를 체크하여서, 정상 구간에서는 제1 클럭 마스크 신호(M1)를 클럭 마스크 신호(M)로 출력하고, 비정상 구간에서는 제2 클럭 마스크 신호(M2)를 클럭 마스크 신호(M)로 출력할 수 있다.
마스크 신호 생성부(270)로부터 출력되는 클럭 마스크 신호(M)는 도 14에 도시된 바와 같이 이네이블 상태로 고정된 비정상 구간과, 이네이블 상태와 디세이블 상태가 주기적으로 반복되는 정상 구간을 포함할 수 있다. 상기 클럭 마스크 신호(M)의 비정상 구간은 표시 장치의 전원이 턴-온된 시점으로부터 구동이 불안정한 초기 기간을 포함한다. 또한, 유효 데이터가 공급되지 않는 블랭크 기간에서 클럭 마스크 신호(M)을 일정기간 이네이블 상태로 고정한 다음, 안정된 제1 클럭(CLK1) 및 제2 클럭(CLK2)을 반복적으로 검출하면서 정상적인 클럭 마스크 신호(M)를 준비하는 마스크 록킹(Locking) 기간을 포함한다.
이를 위하여, 상기 블랭크 기간에서 도 5에 도시된 타이밍 컨트롤러(110)의 송신부(120)는 블랭크 기간에도 주기적으로 삽입 클럭(CLK_em)을 삽입하여 공급한다. 그리고, 각 데이터 IC(D-IC)의 수신부(160)에서 클럭/데이터 검출부(164)는 마스크 신호 생성부(270)로부터의 클럭 마스크 신호(M)가 이네이블 상태로 고정된 마스크 록킹 기간 내에서 삽입 클럭(CLK_em)과 동일한 제1 클럭(CLK1)을 검출하고, DLL(166)은 제1 클럭(CLK1)을 주파수 체배하여 제2 클럭(CLK2)을 출력한다. 이에 따라, 마스크 신호 생성부(270)는 블랭크 기간 내에서 안정적으로 반복되는 제1 클럭(CLK1) 및 제2 클럭(CLK2)을 이용하여 이네이블 상태와 디세이블 상태가 주기적으로 반복되는 안정된 클럭 마스크 신호(M)를 출력할 수 있다. 이에 따라, 블랭크 기간에 이어지는 데이터 유효 기간에서 상기 클럭/데이터 검출부(164)는 클럭 마스크 신호(M)를 이용하여 제1 클럭(CLK1)과 데이터를 안정적으로 검출할 수 있다. 또한, 초기 구동이 데이터 유효 기간에서 시작되면 그 초기의 데이터 유효 기간에서 클럭 마스크 신호(M)가 불안정할지라도, 그 다음의 블랭크 기간에서 전술한 마스크 록킹 기간에 의해 클럭 마스크 신호(M)가 안정되므로, 그 후부터는 클럭 마스크 신호(M)가 정상 동작할 수 있다.
도 15는 도 14에 도시된 마스크 신호 생성부(270)의 클럭 마스크 신호(M)의 생성 방법을 단계적으로 나타낸 흐름도이고, 도 16은 상기 클럭 마스크 신호(M)가 비정상 상태의 제2 클럭 마스크 신호(M2)에서 정상 상태의 제1 클럭 마스크 신호(M1)로 보정되는 과정을 보여주는 파형도이다.
표시 장치의 전원이 턴-온되어 전원 감지부(274)로부터 전원 감지 신호(P_on)가 입력되면 제2 마스크 신호 생성부(280)는 초기 구간으로 판단하고(S2), 일정기간 동안 이네이블 상태가 유지된 다음 디세이블되는 제2 클럭 마스크 신호(M2)를 오어 게이트(282)를 통해 클럭 마스크 신호(M)로 출력된다(S4).
마스크 신호 생성부(270)에서 출력된 클럭 마스크 신호(M)을 이용하여 도 5에 도시된 클럭/데이터 검출부(164)는 전송 데이터(Data_CLK)에서 제1 클럭(CLK1)을 검출하여 출력하고, DLL(166)은 상기 제1 클럭(CLK2)을 주파수 체배하여 제2 클럭(CLK2)을 출력하며, 마스크 신호 생성부(270)는 상기 제1 및 제2 클럭(CLK1, CLK2)을 입력한다(S6). 상기 단계 2(S2)에서 초기 구간으로 판단되지 않는 경우에도 상기 단계 6(S6)이 진행된다.
제1 마스크 신호 생성부(272)는 입력된 제1 및 제2 클럭(CLK1, CLK2)를 이용하여 제1 클럭 마스크 신호(M1)를 생성하여 출력하고, 제1 신호 체크부(276)는 제1 클럭 마스크 신호(M1)의 이네이블 기간, 즉 마스킹 구간 내에서 제1 클럭(CLK1)을 카운트하여 제1 클럭 마스크 신호(M1)의 정상 여부를 체크한다(S8). 여기서, 제1 클럭(CLK1)의 카운트 수가 "1"이 아니면 제1 신호 체크부(276)는 비정상 상태로 판단하고 제2 마스크 신호 생성부(280)로 비정상 검출 신호를 출력하여 제2 출력 마스크 신호(M2)가 출력되게 한다(S4).
이어서, 상기 단계 6(S6) 및 단계 8(S8)을 반복하여 제1 클럭(CLK1)의 카운트 수가 "1"이 되면 제1 신호 체크부(276)는 정상 상태로 판단하고 제1 클럭 마스크 신호(M1)가 오어 게이트(282)를 통해 클럭 마스크 신호(M)로 출력되게 한다(S10).
그리고, 상기 단계들을 반복하면서 제1 신호 체크부(276)가 정상 상태로 판 단되는 동안 상기 제1 클럭 마스크 신호(M1)가 출력되고, 비정상으로 판단되면 제2 클럭 마스크 신호(M2)에서 제1 클럭 마스크 신호(M1)로 보정되는 보정기간을 거치게 된다.
이와 같이, 본 발명에 따른 평판 표시 장치의 디지털 인터페이스 장치는 타이밍 컨트롤러(110)에서 클럭이 삽입된 전송 데이터를 다수의 데이터 IC(D-IC1 내지 D-IC8) 각각에 포인트-투-포인트 방식으로 전송하여서 멀티-드롭 방식 보다 전송라인의 수를 감소시킬 수 있으므로 전송라인 수의 증가에 따른 EMI 및 PCB 설계의 문제점을 방지할 수 있다. 또한, 다수의 데이터 IC(D-IC1 내지 D-IC8) 각각은 독립적으로 클럭 마스크 신호를 생성하여 클럭을 안정적으로 검출할 수 있으므로 클럭 미검출, 클럭 지연 또는 데이터 전송 주파수 증가로 인한 데이터의 샘플링 오류를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 데이터 인터페이스 장치를 개략적으로 도시한 블록도.
도 2는 도 1에 도시된 타이밍 컨트롤러 및 데이터 구동 IC의 내부 구성을 도시한 블록도.
도 3은 도 2에 도시된 데이터 인터페이스 장치의 구동 파형도.
도 4는 본 발명의 다른 실시 예에 따른 평판 표시 장치의 데이터 인터페이스 장치를 개략적으로 도시한 블록도.
도 5는 도 4에 도시된 타이밍 컨트롤러 및 데이터 구동 IC의 내부 구성을 도시한 블록도.
도 6은 도 5에 도시된 데이터 인터페이스 장치의 구동 파형도.
도 7은 도 5에 도시된 클럭/데이터 검출부의 내부 회로도.
도 8은 도 5에 도시된 클럭/데이터 검출부의 다른 내부 회로도.
도 9는 도 8에 도시된 클럭/데이터 검출부의 구동 파형도.
도 10은 도 5에 도시된 마스크 신호 생성부의 내부 블록도.
도 11은 도 11에 도시된 마스크 신호 생성부의 내부 회로도.
도 12는 도 11에 도시된 마스크 신호 생성부의 구동 파형도.
도 13은 도 5에 도시된 마스크 신호 생성부의 다른 내부 블록도.
도 14는 도 13에 도시된 마스크 신호 생성부의 구동 파형도.
도 15는 도 13에 도시된 마스크 신호 생성부의 구동 방법을 단계적으로 나타 낸 흐름도.
도 16은 도 13에 도시된 마스크 신호 생성부의 마스크 신호 보정 과정을 나타낸 파형도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
10, 110 : 타이밍 컨트롤러 12, 14, 112, 114 : PCB
20, 120 : 송신부 22, 122 : 데이터 정렬부
24, 124 : 시리얼라이저 26, 126 : PLL
30, 130 : LVDS 송신부 60, 160 : 수신부
62, 162 : LVDS 수신부
64, 164, 164A, 164B : 클럭/데이터 검출부 66, 166 : DLL
68, 168 : 디시리얼라이저 170, 270 : 마스크 신호 생성부
161, 163, 165, 169 : 앤드 게이트 167, 172 : 카운터
174 : 타이밍 매칭부 272 : 제1 마스크 신호 생성부
274 : 전원 감지부 276 : 제1 마스크 신호 체크부
280 : 제2 마스크 신호 생성부 282 : 오어 게이트

Claims (36)

  1. 타이밍 컨트롤러에 내장되고, 데이터 사이에 삽입 클럭이 삽입된 전송 데이터와, 상기 삽입 클럭을 지시하는 클럭 이네이블 신호를 전송하는 송신부와;
    상기 타이밍 컨트롤러와 접속된 다수의 데이터 집적 회로 각각에 내장되고, 상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  2. 청구항 1에 있어서,
    상기 송신부는
    도트 클럭을 주파수 분주하여 상기 삽입 클럭과, 상기 클럭 이네이블 신호를 공급하는 주파수 분주기와;
    병렬로 입력된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터 사이에 상기 삽입 클럭을 삽입하여서 상기 다수의 데이터 집적 회로 각각에 공급될 전송 데이터로 공급하는 시리얼라이저와;
    상기 전송 데이터와 상기 클럭 이네이블 신호를 각각 차동 신호로 변환하여 전송하는 차동 신호 송신부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  3. 청구항 2에 있어서,
    상기 수신부는
    상기 송신부로부터 수신된 차동 신호를 이용하여 상기 전송 데이터와 상기 클럭 이네이블 신호를 복원하는 차동 신호 수신부와;
    상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터에서 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 클럭/데이터 검출부와;
    상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 주파수 체배기와;
    상기 제2 클럭을 이용하여 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 디시리얼라이저를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  4. 청구항 3에 있어서,
    상기 전송 데이터는 상기 삽입 클럭을 포함하는 프리엠블 신호와 상기 데이터를 포함하고, 상기 프리엠블 신호는 상기 데이터와 상기 삽입 클럭을 구분하기 위한 더미 비트를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  5. 청구항 4에 있어서,
    상기 프리엠블 신호는 상기 데이터가 화소 데이터인지 데이터 제어 신호인지 를 지시하는 플래그 신호를 추가로 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  6. 청구항 3에 있어서,
    상기 클럭 이네이블 신호는 상기 삽입 클럭의 바로 이전에 상기 삽입 클럭을 지시하는 이네이블 구간을 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  7. 청구항 1에 있어서,
    상기 송신부는 상기 전송 데이터를 상기 다수의 데이터 집적 회로 각각에 개별적으로 전송하고, 상기 클럭 이네이블 신호를 상기 다수의 데이터 집적 회로에 공통으로 전송하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  8. 청구항 1에 있어서,
    상기 송신부는 상기 전송 데이터 및 클럭 이네이블 신호를 상기 다수의 데이터 집적 회로 각각에 개별적으로 전송하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  9. 입력 클럭을 주파수 분주하여 삽입 클럭과, 상기 삽입 클럭을 지시하는 클럭 이네이블 신호를 생성하는 단계와;
    병렬 데이터를 직렬 데이터로 변환하고 상기 직렬 데이터 사이에 상기 삽입 클럭이 삽입하여 전송 데이터로 공급하는 단계와;
    상기 전송 데이터와 상기 클럭 이네이블 신호를 각각 차동 신호로 변환하여 송신하는 단계와;
    수신된 차동 신호를 이용하여 상기 전송 데이터 및 클럭 이네이블 신호를 복원하는 단계와;
    상기 클럭 이네이블 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 단계와;
    상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 단계와;
    상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  10. 청구항 9에 있어서,
    상기 전송 데이터는 상기 삽입 클럭을 포함하는 프리엠블 신호와 상기 데이터를 포함하고, 상기 프리엠블 신호는 상기 데이터와 상기 삽입 클럭을 구분하기 위한 더미 비트와, 상기 데이터가 화소 데이터인지 데이터 제어 신호인지를 지시하는 플래그 신호를 추가로 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  11. 타이밍 컨트롤러에 내장되고, 데이터 사이에 삽입 클럭이 삽입된 전송 데이 터를 전송하는 송신부와;
    상기 타이밍 컨트롤러와 접속된 다수의 데이터 집적 회로 각각에 내장되고, 상기 전송데이터를 이용하여 클럭 마스크 신호를 생성하고, 상기 클럭 마스크 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  12. 청구항 11에 있어서,
    상기 송신부는
    도트 클럭을 주파수 분주하여 상기 삽입 클럭을 공급하는 주파수 분주기와;
    병렬로 입력된 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터 사이에 상기 삽입 클럭을 삽입하여서 상기 다수의 데이터 집적 회로 각각에 공급될 전송 데이터로 공급하는 시리얼라이저와;
    상기 전송 데이터를 차동 신호로 변환하여 전송하는 차동 신호 송신부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  13. 청구항 12에 있어서,
    상기 수신부는
    상기 송신부로부터 수신된 차동 신호를 이용하여 상기 전송 데이터를 복원하는 차동 신호 수신부와;
    상기 클럭 마스크 신호에 응답하여 상기 전송 데이터에서 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 클럭/데이터 검출부와;
    상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 주파수 체배기와;
    상기 제2 클럭을 이용하여 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 디시리얼라이저와;
    상기 제1 및 제2 클럭을 이용하여 상기 클럭 마스크 신호를 생성하는 마스크 신호 생성부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  14. 청구항 13에 있어서,
    상기 송신부는 데이터 유효 기간에서는 상기 삽입 클럭이 삽입된 데이터를 상기 전송 데이터로 공급하고, 상기 데이터 유효 기간 사이의 블랭크 기간에서는 상기 삽입 클럭만 상기 전송 데이터로 공급하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  15. 청구항 14에 있어서,
    상기 마스크 신호 생성부는 상기 블랭크 기간 내에서 마스크 록킹 기간동안 상기 클럭 마스크 신호를 이네이블 상태로 고정하고,
    상기 클럭/데이터 검출부는 상기 이네이블 상태로 고정된 클럭 마스크 신호 를 이용하여 상기 마스크 록킹 기간에서 상기 전송데이터에 포함된 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  16. 청구항 13에 있어서,
    상기 클럭/데이터 검출부는
    상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 제1 앤드 게이트와,
    상기 클럭 마스크 신호를 반전시키는 낫 게이트와;
    상기 전송 데이터와 상기 반전된 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 디세이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 제2 앤드 게이트를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  17. 청구항 13에 있어서,
    상기 클럭/데이터 검출부는
    상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 제1 앤드 게이트와,
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 데이터 마스크 신호를 생성하는 카운터와;
    상기 전송 데이터와 상기 데이터 마스크 신호를 논리곱 연산하여 상기 데이터 마스크 신호의 이네이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 제2 앤드 게이트를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  18. 청구항 13에 있어서,
    상기 마스크 신호 생성부는
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 카운트 신호를 출력하는 카운터와;
    상기 카운트 신호를 지연시켜 출력하는 타이밍 매칭부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  19. 청구항 13에 있어서,
    상기 마스크 신호 생성부는
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 제1 클럭 마스크 신호를 출력하는 제1 마스크 신호 생성부와;
    상기 제1 클럭 마스크 신호의 정상 여부를 체크하여 정상으로 판단되면 상기 제1 클럭 마스크 신호를 출력하고, 비정상으로 판단되면 비정상 검출 신호를 출력 하는 제1 마스크 신호 생성부와;
    전원-온 시점을 감지하여 전원 감지 신호를 출력하는 전원 감지부와;
    상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되는 제2 클럭 마스크 신호 생성하여 출력하는 제2 마스크 신호 생성부와;
    상기 제1 및 제2 클럭 마스크 신호를 논리합 연산하여 상기 클럭 마스크 신호로 출력하는 오어 게이트를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  20. 청구항 19에 있어서,
    상기 제1 마스크 신호 체크부는
    상기 제1 클럭 마스크 신호의 이네이블 구간에서 상기 제1 클럭을 카운트하여 상기 제1 클럭의 카운트 수가 기준값과 같으면 상기 정상 상태로 판단하고, 상기 기준값과 같지 않으면 상기 비정상 상태로 판단하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  21. 청구항 19에 있어서,
    상기 제2 마스크 신호 생성부는
    상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되면 일정기간 이네이블 상태를 유지하다가 디세이블 되는 상기 제2 클럭 마스크 신호를 출력하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  22. 청구항 13에 있어서,
    상기 전송데이터에서 상기 삽입 클럭은 상기 삽입 클럭의 앞뒤에 위치하는 더미비트와 함께 상기 데이터의 앞에 프리엠블 신호로 삽입되고, 상기 클럭 마스크 신호는 상기 프리엠블 신호의 기간 내에서 상기 삽입 클럭 보다 큰 폭의 이네이블 구간을 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  23. 청구항 22에 있어서,
    상기 클럭 마스크 신호의 상기 이네이블 구간의 폭은 상기 삽입 클럭 폭의 2배 정도로 설정된 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  24. 데이터 사이에 삽입 클럭이 삽입된 전송 데이터를 송신하는 송신 단계와;
    상기 전송 데이터를 수신하여 클럭 마스크 신호를 생성하고, 상기 클럭 마스크 신호에 응답하여 상기 전송 데이터로부터 상기 삽입 클럭과 상기 데이터를 분리하여 검출하는 수신 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  25. 청구항 24에 있어서,
    상기 송신 단계는
    도트 클럭을 주파수 분주하여 상기 삽입 클럭을 생성하는 단계와;
    병렬로 입력된 데이터를 직렬 데이터로 변환하는 단계와;
    상기 직렬 데이터 사이에 상기 삽입 클럭을 삽입하여 상기 전송 데이터로 변환하는 단계와;
    상기 전송 데이터를 차동 신호로 변환하여 송신하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  26. 청구항 25에 있어서,
    상기 수신 단계는
    수신된 상기 차동 신호를 이용하여 상기 전송 데이터를 복원하는 단계와;
    상기 클럭 마스크 신호에 응답하여 상기 전송 데이터에서 상기 삽입 클럭에 대응하는 제1 클럭과, 상기 직렬 데이터를 분리하여 검출하는 단계와;
    상기 제1 클럭을 주파수 체배하여 제2 클럭을 출력하는 단계와;
    상기 제2 클럭을 이용하여 상기 직렬 데이터를 병렬 데이터로 변환하여 출력하는 단계와;
    상기 제1 및 제2 클럭을 이용하여 상기 클럭 마스크 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  27. 청구항 26에 있어서,
    상기 송신 단계는 데이터 유효 기간에서는 상기 삽입 클럭이 삽입된 데이터를 상기 전송 데이터로 공급하고, 상기 데이터 유효 기간 사이의 블랭크 기간에서 는 상기 삽입 클럭만 상기 전송 데이터로 공급하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  28. 청구항 27에 있어서,
    상기 수신 단계는 상기 블랭크 기간 내에서 마스크 록킹 기간동안 상기 클럭 마스크 신호를 이네이블 상태로 고정하고,
    상기 이네이블 상태로 고정된 클럭 마스크 신호를 이용하여 상기 마스크 록킹 기간에서 상기 전송데이터에 포함된 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  29. 청구항 25에 있어서,
    상기 제1 클럭과 상기 데이터를 검출하는 단계는
    상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하여 상기 제1 클럭으로 출력하는 단계와;
    상기 클럭 마스크 신호를 반전시키는 단계와;
    상기 전송 데이터와 상기 반전된 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 디세이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  30. 청구항 25에 있어서,
    상기 제1 클럭과 상기 데이터를 검출하는 단계는
    상기 전송 데이터와 상기 클럭 마스크 신호를 논리곱 연산하여 상기 클럭 마스크 신호의 이네이블 구간에서 상기 삽입 클럭을 검출하는 단계와;
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 데이터 마스크 신호를 생성하는 단계와;
    상기 전송 데이터와 상기 데이터 마스크 신호를 논리곱 연산하여 상기 데이터 마스크 신호의 이네이블 구간에서 상기 직렬 데이터를 검출하여 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  31. 청구항 25에 있어서,
    상기 마스크 신호를 생성하는 단계는
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 카운트 신호를 출력하는 단계와;
    상기 카운트 신호를 지연시켜 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  32. 청구항 25에 있어서,
    상기 마스크 신호를 생성하는 단계는
    상기 제1 클럭이 입력되면 상기 제2 클럭을 카운트하여 제1 클럭 마스크 신 호를 출력하는 단계와;
    상기 제1 클럭 마스크 신호의 정상 여부를 체크하여 정상으로 판단되면 상기 제1 클럭 마스크 신호를 출력하고, 비정상으로 판단되면 비정상 검출 신호를 출력하는 단계와;
    전원-온 시점을 감지하여 전원 감지 신호를 출력하는 단계와;
    상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되는 제2 클럭 마스크 신호 생성하여 출력하는 단계와;
    상기 제1 및 제2 클럭 마스크 신호를 논리합 연산하여 상기 클럭 마스크 신호로 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  33. 청구항 32에 있어서,
    상기 제1 마스크 신호를 체크하는 단계는
    상기 제1 클럭 마스크 신호의 이네이블 구간에서 상기 제1 클럭을 카운트하여 상기 제1 클럭의 카운트 수가 기준값과 같으면 상기 정상 상태로 판단하고, 상기 기준값과 같지 않으면 상기 비정상 상태로 판단하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  34. 청구항 32에 있어서,
    상기 제2 클럭 마스크 신호를 생성하는 단계는
    상기 전원 감지 신호 또는 상기 비정상 검출 신호가 입력되면 일정기간 이네이블 상태를 유지하다가 디세이블 되는 상기 제2 클럭 마스크 신호를 출력하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  35. 청구항 25에 있어서,
    상기 전송데이터에서 상기 삽입 클럭은 상기 삽입 클럭의 앞뒤에 위치하는 더미비트와 함께 상기 데이터의 앞에 프리엠블 신호로 삽입되고, 상기 클럭 마스크 신호는 상기 프리엠블 신호의 기간 내에서 상기 삽입 클럭 보다 큰 폭의 이네이블 구간을 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  36. 청구항 35에 있어서,
    상기 클럭 마스크 신호의 상기 이네이블 구간의 폭은 상기 삽입 클럭 폭의 2배 정도로 설정된 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
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