KR20110064131A - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 제1 모드에서 제1 및 제2 송신회로를 통해 데이터들을 분할 출력하고, 제2 모드에서 제1 송신회로를 통해 상기 데이터들을 직렬로 출력하는 타이밍 콘트롤러; 각각 제1 및 제2 수신회로를 통해 상기 데이터들을 수신하는 다수의 소스 드라이브 IC들; 상기 제1 송신회로와 상기 제1 수신회로를 연결하는 제1 데이터 배선쌍; 및 상기 제2 송신회로와 상기 제2 수신회로를 연결하는 제2 데이터 배선쌍을 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다. 타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링 을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들 등 많은 배선이 필요하다. mini-LVDS 인테페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인테페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화하도록 한 액정표시장치와 그 구동방법을 제공한다.
본 발명의 일 양상으로서 본 발명의 액정표시장치는 제1 모드에서 제1 및 제2 송신회로를 통해 데이터들을 분할 출력하고, 제2 모드에서 제1 송신회로를 통해 상기 데이터들을 직렬로 출력하는 타이밍 콘트롤러; 각각 제1 및 제2 수신회로를 통해 상기 데이터들을 수신하는 다수의 소스 드라이브 IC들; 상기 제1 송신회로와 상기 제1 수신회로를 연결하는 제1 데이터 배선쌍; 및 상기 제2 송신회로와 상기 제2 수신회로를 연결하는 제2 데이터 배선쌍을 구비한다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 또한, 본 발명은 타이밍 콘트롤러와 하나 이상의 소스 드라이브 IC 사이의 데이터 전송 비트폭에 따라 데이터를 전송하기 위한 데이터 배선쌍들의 개수를 적응적으로 조정할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다.
액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다.
액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 도시하지 않은 시스템 보드로부터 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다.
타이밍 콘트롤러(TCON)는 2 쌍의 데이터 배선쌍(실선으로 나타내는 RGB 2 pair)을 통해 소스 드라이브 IC들(SIC#1~SIC#8)에 1 : 1 즉, 점 대 점 방식으로 연결된다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SIC#1~SIC#8)을 초기화하기 위한 프리앰블 신호(Preamble signal), 소스 콘트롤 데이터 패킷, 클럭신호, RGB 디지털 비디오 데이터 패킷 등의 차신호쌍을 2 쌍의 데이터 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 클럭신호는 별도의 클럭 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#8)로 직렬로 전송될 수 있다. 소스 콘트롤 데이터 패킷은 클럭 비트, 극성제어 관련 콘트롤 데이터 비트, 소스 출력 관련 콘트롤 데이터 등을 포함한 비트 스트림이다. 소스 콘트롤 데이터 패킷은 게이트 드라이브 IC를 제어하기 위한 게이트 콘트롤 데이터들을 포함할 수 있다. RGB 데이터 패킷은 클럭 비트, 내부 데이터 인에이블 비트, RGB 데이터 비트 등을 포함한 비트 스트림이다. 타이밍 콘트롤러(TCON)는 외부 타이밍 신호를 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 신호들을 발생하고 별도의 배선을 통해 게이트 콘트롤 신호들을 게이트 드라이브 IC(GIC)에 전송할 수 있다.
타이밍 콘트롤러(TCON)는 락체크 배선(점선)을 통해 제1 및 제8 소스 드라이브 IC(SIC#1, SIC#8)에 연결될 수 있다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SIC#1~SIC#8) 내에서 발생되는 내부 클럭의 출력이 안정되는지를 확인하기 위한 락 신호를 락체크 배선을 통해 제1 소스 드라이브 IC(SIC#1)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 락 신호(Lock)를 전달하기 위한 배선(점선)을 통해 캐스케이드(cascade)로 접속될 수 있다. 제1 소스 드라이브 IC(SIC#1)는 데이터 샘플링을 위한 내부 클럭의 주파수 및 위상이 고정되면 하이 논리의 락신호를 제2 소스 드라이브 IC(SIC#2)에 전달하고, 제2 소스 드라이브 IC(SIC#2)는 내부 클럭의 주파수 및 위상을 고정한 후에 하이 논리의 락신호를 제3 소스 드라이브 IC(SIC#3)에 전달한다. 이와 같은 방법으로, 소스 드라이브 IC들(SIC#1~SIC#8)의 클럭 출력 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SIC#8)의 클럭 출력 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SIC#8)는 하이논리의 락 신호를 피드백 락체크 배선을 통해 타이밍 콘트롤러(TCON)에 피드백 입력한다. 타이밍 콘트롤러(TCON)는 락 신호(Lock)의 피드백 입력을 수신 한 후에 소스 콘트롤 데이터 패킷과 RGB 데이터 패킷을 소스 드라이브 IC들(SIC#1~SIC#8)에 전송하기 시작한다.
소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다.
소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 RGB 데이터 배선쌍을 통해 프리앰블 신호, 소스 콘트롤 데이터 패킷, 클럭신호, RGB 디지털 비디오 데이터 패킷 등을 입력 받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 타이밍 콘트롤러(TCON)로부터 입력되는 클럭 신호를 복원하고 체배하는 클럭 복원회로를 이용하여 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭을 발생하고, 그 내부 클럭신호에 따 라 RGB 디지털 비디오 데이터를 샘플링하고 병렬 데이터 체계로 변환한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함)나 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)을 포함할 수 있다. 소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 RGB 데이터 배선쌍을 통해 입력되는 소스 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다. 타이밍 콘트롤러(TCON)로부터 입력되는 소스 콘트롤 데이터 패킷에 게이트 콘트롤 데이터가 포함되어 있다면, 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터 패킷 내의 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다.
소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 배선쌍(DATA&CLK)을 통해 입력되는 클럭들을 복원하여 내부 클럭을 발생한다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다. 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이에 연결된 RGB 데이터 배선쌍을 통해 소스 콘트롤 데이터 패킷이 전송되므로 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이에 극성제어신호(POL)와 소스 출력 인에 이블 신호(SOE)와 같은 소스 콘트롤 신호를 전송하기 위한 배선이 필요없다. 극성제어신호(POL)는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이전압의 극성을 제어하는 제어신호이다. 소스 출력 인에이블 신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어하는 제어신호이다.
본원 출원인은 기출원된 대한민국 특허출원 제10-2008-0127458호(2008.12.15), 대한민국 특허출원 제10-2008-0127456호(2008.12.15), 대한민국 특허출원 제10-2008-0132466호(2008.12.19), 대한민국 특허출원 제10-2008-0132479호(2008.12.23), 대한민국 특허출원 제10-2008-0132493호(2008.12.23), 대한민국 특허출원 제10-2009-0047672호(2009.05.29), 미국 특허출원 제12/543,996호(2009.08.19), 미국 특허출원 제12/461,652호(2009.08.19), 미국 특허출원 제12/537,341호(2009.08.07), 미국 특허출원 제12/554,763호(2009.09.04) 등을 통하여 점 대 점 방식에 기반한 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이의 신호 전송 프로토콜을 상세히 설명한 바 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출 력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다.
액정표시장치의 고해상도 및 고화질 추세에 따라, 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이에 전송되는 데이터의 대역폭(bandwidth)이 대폭 증가되고 있다. 예컨대, Full HD TV 제품의 액정표시장치를 120Hz의 프레임 주파수로 구동하고 소스 드라이브 IC를 8 Bit/960 채널(channel) 드라이브 IC로 선택하면, 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이의 데이터 전송 대역폭은 1.3Gbps 이며, 동작 마진을 고려할 때 1.5Gbps를 확보해야 한다. 10 Bit 데이터인 경우에는 데이터 전송 대역폭이 1.8Gbps 이상으로 더 커진다. 본 발명은 데이터의 대역폭에 따라 데이터가 전송되는 데이터 배선쌍의 개수를 선택할 수 있도록 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이의 데이터 전송 프로토콜을 추가로 정의한다.
타이밍 콘트롤러(TCON)는 데이터의 대역폭이 큰 경우에 2 페어 모드(2 pair mode)로 구동하여 2 쌍의 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8)에 데이터를 전송하는 반면, 데이터의 데역폭이 상대적으로 작은 경우에 1 페어 모드(1 pair mode)로 구동하여 2 쌍의 데이터 배선쌍 중에서 1 쌍의 데이터 배선을 통해 데이터를 전송한다. 이를 위하여, 본 발명은 소스 드라이브 IC들(SIC#1~SIC#8)로 하여금 2 페어 모드 구동과 1 페어 모드 구동을 인식할 수 있도록 도 2 및 도 3과 같은 제1 옵션신호(PAIR)와 제2 옵션신호(LR)를 설정한다. 제1 옵션신호(PAIR)는 RGB 데이터 패킷과 소스 콘트롤 패킷이 전송되는 데이터 배선쌍의 개수를 나타낸다. 제2 옵션신호(LR)는 소스 드라이브 IC들(SIC#1~SIC#8) 내에 서 RGB 데이터의 쉬프트 방향을 나타낸다.
소스 드라이브 IC들(SIC#1~SIC#8)에는 제1 및 제2 옵션신호(PAIR, LR)가 입력되는 옵션단자들을 포함한다. 제1 및 제2 옵션신호(PAIR, LR)의 제1 실시예는 소스 드라이브 IC들(SIC#1~SIC#8)의 옵션단자들을 전원 전압원(Vcc)이나 기저전압원(GND)에 접속하는 방법으로 소스 드라이브 IC들(SIC#1~SIC#8)에 입력될 수 있다. 제1 및 제2 옵션신호(PAIR, LR)의 제2 실시예는 타이밍 콘트롤러(TCON)로부터 생성되어 소스 드라이브 IC들(SIC#1~SIC#8)에 입력될 수 있다. 이 경우에, 타이밍 콘트롤러(TCON)는 2 페어 모드 구동과 1 페어 모드 각각에서 소스 드라이브 IC들(SIC#1~SIC#8)의 동작을 제어할 수 있다. 제1 및 제2 옵션신호(PAIR, LR)의 제3 실시예는 시스템 보드로부터 생성되어 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8)에 입력될 수 있다. 시스템 보드로부터 제1 및 제2 옵션신호(PAIR, LR)가 출력되는 경우에, 시스템 보드는 2 페어 모드 구동과 1 페어 모드 각각에서 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8)를 동시에 제어할 수 있다.
타이밍 콘트롤러(TCON)는 2 페어 모드에서 도 2 및 도 4와 같이 기수 데이터(R1 G1 B1, R3 G3 B3,... R317 G317, B317, R319 G319 B319)를 포함한 기수 RGB 데이터 패킷과, 소스 콘트롤 데이터 패킷을 제1 데이터 배선쌍(LVO)을 통해 소스 드라이브 IC들(SIC#1~SIC#8)로 전송한다. 또한, 타이밍 콘트롤러(TCON)는 2 페어 모드에서 우수 데이터(R2 G2 B2, R4 G4 B4,... R318 G318 B318, R320 G320 B320)를 포함한 우수 RGB 데이터 패킷을 제2 데이터 배선쌍(LV1)을 통해 소스 드라이브 IC 들(SIC#1~SIC#8)로 전송한다.
타이밍 콘트롤러(TCON)는 1 페어 모드에서 도 3 및 도 4와 같이 모든 데이터(R1 G1 B1, R2 G2 B2,... R319 G319 B319, R320 G320 B320)를 포함한 RGB 데이터 패킷과, 소스 콘트롤 데이터 패킷을 제1 데이터 배선쌍(LVO)을 통해 소스 드라이브 IC들(SIC#1~SIC#8)로 전송한다. 타이밍 콘트롤러(TCON)는 1 페어 모드에서 제2 데이터 배선쌍(LV1)을 통해 데이터를 전송하지 않는다.
소스 드라이브 IC들(SIC#1~SIC#8)은 제1 옵션신호(PAIR)의 제1 논리에 응답하여 2 페어 모드로 동작하여 제1 및 제2 데이터 배선쌍(LV0, LV1)을 통해 데이터를 수신하고, 제1 옵션신호(PAIR)의 제2 논리에 응답하여 1 페어 모드로 동작하여 제1 데이터 배선쌍(LVO)을 통해 데이터를 수신한다. 도 4 및 도 5에서 제1 옵션신호(PAIR)의 제1 논리는 로우 논리로 예시되었고 제1 옵션신호(PAIR)의 제2 논리는 하이 논리로 예시되었으나, 그 역도 가능하다. 소스 드라이브 IC들(SIC#1~SIC#8)은 도 5와 같이 제2 옵션신호(LR)의 논리값에 따라 수신된 데이터의 쉬프트 방향을 다르게 제어한다.
도 6은 소스 드라이브 IC들(SIC#1~SIC#8) 중 어느 하나의 소스 드라이브 IC(SIC)를 상세히 보여 주는 블록도이다.
도 6을 참조하면, 소스 드라이브 IC(SIC)는 직병렬 변환부(31), 쉬프트 레지스터(32), 멀티플렉서 어레이(33), 래치(34), 디지털-아날로그 컨버터(35, 이하 "DAC"라 함), 출력회로(36), 클럭 분리부(41), 내부 클럭 발생부(42), 콘트롤 데이터 복원부(44), 및 락 체크 회로(43)를 구비한다.
타이밍 콘트롤러(TCON)는 2 페어 모드에서 제1 송신회로(11)와 제1 데이터 배선쌍(LVO+, LVO-)을 통해 기수 데이터 패킷과 소스 콘트롤 데이터 패킷을 직렬로 소스 드라이브 IC(SIC)에 전송하고, 제2 송신회로(12)와 제2 데이터 배선쌍(LV1+, LV1-)을 통해 우수 데이터 패킷을 소스 드라이브 IC(SIC)에 전송한다. 타이밍 콘트롤러(TCON)는 1 페어 모드에서 제1 송신회로(11)와 제1 데이터 배선쌍(LVO+, LVO-)을 통해서 모든 데이터 패킷과 소스 콘트롤 데이터 패킷을 직렬로 소스 드라이브 IC(SIC)에 전송한다.
직병렬 변환부(31)는 제1 옵션신호(PAIR)의 제1 논리로 응답하여 제1 및 제2 수신회로(21, 22)를 통해 직렬로 입력되는 RGB 데이터들을 내부 클럭 발생부(42)로부터의 내부 클럭에 따라 샘플링하여 그 RGR 데이터들을 도 7 및 도 9와 같이 쉬프트 레지스터(32)에 병렬로 공급한다. 직병렬 변환부(31)는 제1 옵션신호(PAIR)의 제2 논리로 응답하여 제1 수신회로(21)를 통해 수신되는 데이터들만을 쉬프트 레지스터(32)에 병렬로 공급한다. 직병렬 변환부(31)는 제1 수신회로(21)를 통해 제1 데이터 배선쌍을 통해 수신되는 소스 콘트롤 데이터 패킷(CON)을 분리하여 콘트롤 데이터 복원부(44)에 공급한다.
쉬프트 레지스터(32)는 직병렬 변환부(31)로부터 입력되는 기수 RGB 데이터들(R1 G1 B1,... R319 G319 B319)과 우수 RGB 데이터들(R2 G2 B2,...R320 G320 B32)을 도 7 내지 도 10과 같이 쉬프트시킨다.
멀티플렉서 어레이(33)는 제2 옵션신호(LR)의 제1 논리에 응답하여 쉬프트 레지스터(32)로부터 출력되는 RGB 데이터들(R1 G1 B1, R2 G2 B2,... R319 G319 B319, R320 G320 B320)를 역방향(도 7 및 도 9에서는 우에서 좌로)으로 쉬프트시켜 래치(34)에 공급한다. 이 때, 제1 RGB 데이터(R1 G1 B1)는 래치(34)의 제958 내지 제960 데이터 채널(#958~#960)에 저장되고, 제320 RGB 데이터(R320 G320 B320)는 래치(34)의 제1 내지 제3 데이터 채널(#1~#3)에 저장된다.
멀티플렉서 어레이(33)는 제2 옵션신호(LR)의 제2 논리에 응답하여 쉬프트 레지스터(32)로부터 출력되는 RGB 데이터들(R1 G1 B1, R2 G2 B2,... R319 G319 B319, R320 G320 B320)를 순방향(도 8 및 도 10에서는 좌에서 우로)으로 래치(34)에 순차적으로 공급한다. 이 때, 제1 RGB 데이터(R1 G1 B1)는 래치(34)의 제1 내지 제3 데이터 채널(#1~#3)에 저장되고, 제320 RGB 데이터(R320 G320 B320)는 래치(34)의 제958 내지 제960 데이터 채널(#958~#960)에 저장된다.
래치(34)는 제1 및 제2 래치를 포함한 2 라인 래치로 구성된다. 제1 래치는 멀티 플렉서 어레이(33)로부터 입력되는 제1 내지 제360 데이터를 제1 내지 제960 데이터 채널에 래치한 후에 그 데이터들을 동시에 출력한다. 제2 래치는 제1 래치로부터의 데이터를 래치한 후에 소스 출력 인에이블신호(SOE)에 응답하여 다른 소스 드라이브 IC들의 제2 래치의 데이터 출력과 동시에 제1 내지 제960 데이터 채널의 데이터들을 출력한다
DAC(35)는 정극성/부극성 감마보상전압을 이용하여 래치(34)로부터 입력된 데이터들을 정극성/부극성 아날로그 데이터전압으로 변환하고 극성제어신호(POL)의 논리에 따라 선택된 극성의 아날로그 데이터전압을 출력 회로(36)에 공급한다. 출력회로(36)는 소스 출력 인에이블 신호(SOE)의 제1 논리에 응답하여 정극성/부극성 아날로그 데이터전압을 액정표시패널(LCP)의 데이터라인들로 출력하며, 소스 출력 인에이블 신호(SOE)의 제2 논리에 응답하여 이웃하는 아날로그 데이터 전압들을 차지 쉐어링하거나 공통전압을 액정표시패널(LCP)의 데이터라인들로 출력한다.
클럭 분리부(41)는 내부 클럭 발생부(42)로부터 입력되는 내부 클럭 신호에 따라 제1 데이터 배선쌍(LVO)과 제1 수신회로(21)를 통해 수신되는 데이터들 중에서 클럭 비트를 샘플링하여 그 클럭 비트(CLKext)를 내부 클럭 발생부(42)로 공급한다. 내부 클럭 발생부(42)는 클럭 비트를 입력 받아 PLL이나 DLL을 이용하여 클럭 비트 주파수의 2 배로 체배된 내부 클럭신호를 발생한다. 내부 클럭 발생부(42)로부터 발생되는 내부 클럭 신호는 직병렬 변환부(31)와 콘트롤 데이터 복원부(44)에 입력된다. 콘트롤 데이터 복원부(44)는 내부 클럭 발생부(42)로부터 입력되는 내부 클럭신호에 따라 직병렬 변환부(31)로부터 입력되는 소스 콘트롤 패킷의 콘트롤 데이터 비트를 샘플링하여 극성제어신호(POL)와 소스 출력 인에이블 신호(SOE)를 복원한다.
락 체크 회로(43)는 내부 클럭 발생부(42)로부터 출력되는 내부 클럭 신호의 위상과 주파수를 분석하여 그 위상과 주파수가 안정되게 고정될 때 하이 논리의 락 신호를 이웃하는 다른 소스 드라이브 IC로 출력한다.
본 발명의 다른 실시예에 따른 액정표시장치는 N(N은 2 이상의 양의 정수) 개의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 하나 이상의 소스 드라이브 IC(SIC#1~SIC#8)를 점 대 점 방식으로 연결할 수 있다. 이 실시예에서, 본 발명은 전술한 실시예와 유사하게 옵션신호들의 논리값에 따라 하나 이상의 소스 드라이브 IC로 데이터를 전송하는 데이터 배선쌍을 2 개 이상 선택할 수 있다. 예컨대, 본 발명은 데이터의 비트폭에 따라 타이밍 콘트롤러와 점 대 점 방식으로 연결된 소스 드라이브 IC들 각각에 데이터를 전송하기 위한 데이터 배선쌍들을 3 쌍 이상으로 선택할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도들이다.
도 2는 2 페어 모드에서 제1 및 제2 데이터 배선쌍을 통해 출력되는 RGB 데이터의 예를 보여 주는 도면이다.
도 3은 2 페어 모드에서 제1 및 제2 데이터 배선쌍을 통해 출력되는 RGB 데이터의 예를 보여 주는 도면이다.
도 4는 제1 옵션신호에 따른 데이터 전송 예를 보여 주는 도면이다.
도 5는 제2 옵션신호에 따른 데이터 쉬프트 예를 보여 주는 도면이다.
도 6은 도 1에 도시된 소스 드라이브 IC를 상세히 보여 주는 블록도이다.
도 7은 제1 및 제2 옵션신호들이 제1 논리일 때 소스 드라이브 IC의 동작을 보여 주는 도면이다.
도 8은 제1 옵션신호가 제1 논리이고 제2 옵션신호가 제2 논리일 때 소스 드라이브 IC의 동작을 보여 주는 도면이다.
도 9는 제1 옵션신호가 제2 논리이고 제2 옵션신호가 제1 논리일 때 소스 드라이브 IC의 동작을 보여 주는 도면이다.
도 10은 제1 및 제2 옵션신호들이 제2 논리일 때 소스 드라이브 IC의 동작을 보여 주는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC

Claims (9)

  1. 제1 모드에서 제1 및 제2 송신회로를 통해 데이터들을 분할 출력하고, 제2 모드에서 제1 송신회로를 통해 상기 데이터들을 직렬로 출력하는 타이밍 콘트롤러;
    각각 제1 및 제2 수신회로를 통해 상기 데이터들을 수신하는 하나 이상의 소스 드라이브 IC들;
    상기 제1 송신회로와 상기 제1 수신회로를 연결하는 제1 데이터 배선쌍; 및
    상기 제2 송신회로와 상기 제2 수신회로를 연결하는 제2 데이터 배선쌍을 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제1 모드와 제2 모드를 지시하는 제1 옵션신호와,
    상기 소스 드라이브 IC들 내부에서 상기 데이터들의 쉬프트 방향을 제어하는 제2 옵션신호를 발생하는 옵션신호 발생부를 더 구비하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 데이터들과 타이밍 신호들을 상기 타이밍 콘트롤러에 공급하는 시스템 보드를 더 구비하고,
    상기 타이밍 콘트롤러와 상기 시스템 보드 중 어느 하나는 상기 옵션신호 발 생부를 내장하고,
    상기 소스 드라이브 IC들 각각은 상기 옵션신호들을 입력되는 옵션단자들을 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 데이터들은,
    상기 제1 송신회로, 상기 제1 데이터 배선쌍 및 상기 제1 수신회로를 통해 상기 소스 드라이브 IC들에 직렬로 입력되는 제1 데이터들; 및
    상기 제2 송신회로, 상기 제2 데이터 배선쌍 및 상기 제2 수신회로를 통해 상기 소스 드라이브 IC들에 직렬로 입력되는 제2 데이터들을 포함하고,
    상기 제1 데이터들은 상기 제1 모드에서 기수 RGB 데이터들, 소스 콘트롤 패킷, 및 클럭 신호들을 포함하고, 상기 제2 모드에서 모든 RGB 데이터들, 상기 소스 콘트롤 패킷, 및 클럭 신호들을 포함하며,
    상기 제2 데이터들은 우수 RGB 데이터를 포함하고 상기 제1 모드에서만 발생되는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 제1 및 제2 수신회로로부터 직렬로 입력되는 상기 RGB 데이터들을 내부 클럭 신호에 따라 샘플링하여 병렬로 출력하고 상기 데이터들로부터 소스 콘트롤 데이터 배킷을 분리하는 직병렬 변환부; 및
    상기 직병렬 변환부로부터 병렬로 상기 데이터들을 수신하여 상기 데이터들을 쉬프트시키는 쉬프트 레지스터를 구비하고,
    상기 직병렬 변환부는,
    상기 제1 옵션신호의 제1 논리에 응답하여 상기 제1 및 제2 RGB 데이터들을 상기 쉬프트 레지스터의 데이터 채널들에 교대로 공급하고, 상기 제1 옵션신호의 제2 논리에 응답하여 상기 제1 RGB 데이터들을 상기 쉬프트 레지스터의 데이터 채널들에 순차적으로 공급하는 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 쉬프트 레지스터로부터 입력되는 상기 RGB 데이터들을 래치하여 동시에 출력하는 래치; 및
    상기 쉬프트 레지스터와 상기 래치 사이에 배치되어 상기 제2 옵션신호의 논리에 따라 상기 쉬프트 레지스터로부터 출력되는 데이터의 전송 경로를 스위칭하는 멀티 플렉서 어레이를 더 구비하는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 래치로부터 입력되는 상기 RGB 데이터들을 정극성 아날로그 데이터전압 과 부극성 아날로그 데이터전압으로 변환하고 극성제어신호에 응답하여 정극성 아날로그 데이터전압과 부극성 아날로그 데이터전압을 선택하여 출력하는 디지털-아날로그 컨버터; 및
    소스 출력 인에이블신호에 응답하여 상기 디지털-아날로그 컨버터로부터 입력되는 데이터전압들을 액정표시패널의 데이터라인들로 출력하는 출력회로를 구비하는 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 제1 데이터들로부터 클럭 신호를 분리하는 클럭 분리부;
    상기 클럭 분리부로부터 입력되는 클럭 신호보다 주파수가 높은 상기 내부 클럭 신호를 출력하는 내부 클럭 신호 발생부; 및
    상기 내부 클럭 신호에 따라 상기 소스 콘트롤 데이터 패킷의 데이터를 샘플링하여 상기 극성제어신호와 상기 소스 출력 인에이블신호를 발생하는 콘트롤 데이터 복원부를 더 구비하는 것을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 내부 클럭 신호 발생부의 출력을 분석하여 상기 내부 클럭 신호의 위상과 주파수가 고정될 때 락 신호를 다른 소스 드라이브 IC에 전송하는 락 체크부를 더 구비하는 것을 특징으로 하는 액정표시장치.
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