JP5159748B2 - 液晶表示装置とその駆動方法 - Google Patents

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Description

本発明は液晶表示装置とその駆動方法に関する。

アクティブマトリックス(Active Matrix)駆動方式の液晶表示装置はスイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下“TFT”という)を利用して動画を表示している。この液晶表示装置は陰極線管(Cathode Ray Tube、CRT)に比べて小型化が可能でポータブル情報器機、事務機器、コンピューターなどで標示器に応用されることは勿論、テレビにも応用されて陰極線管を速く取り替えている。

このような液晶表示装置は直流オフセット成分を減少させて液晶の劣化を減らすために、隣り合う液晶セルの間から極性が反転されてフレーム期間単位で極性が反転されるインバージョン方式(Inversion)に駆動されている。
図1は2水平期間周期にデータ電圧の極性が反転される例(以下、"2ドットインバージョン"という)を示す波形図である。

ところが、2ドットインバージョン方式では表示ラインの間に輝度差が発生すると色歪曲が現われる。これは連続されるデータの階調が同一であるとしても2ドットインバージョン方式では隣り合う液晶セルのデータ充電量が変わるからである。図1で、前のデータ電圧の極性と相反する極性のデータ電圧を充電する液晶セルのデータ充電量は前のデータ電圧と同一な極性のデータ電圧を充電する液晶セルのデータ充電量に比べて小さい。このような充電量を償うために、ソースドライブICの出力タイミングを調整するためのソース出力イネーブル信号SOEを1水平期間周期で異なるようにする方法があるが、この場合には弱充電液晶セルを基準にするので強充電液晶セルのデータ充電量を低くするので輝度損失が発生するという問題があった。

そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、N(Nは2以上の整数)ドットインバージョン方式でデータの充電量を均一にさせて表示品質を高めるようにした液晶表示装置とその駆動方法を提供することにある。

前記課題を解決するために、本発明の液晶表示装置はデータラインとゲートラインが交差されて液晶セルがマトリックス形態に配置された液晶表示パネルと正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して前記データラインに供給するデータ駆動回路と、前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くするガンマ電圧調整部を備える。

前記ガンマ電圧調整部は同一な極性の電圧で連続発生される前記データ電圧の間のブランキング期間の間、前記正極性/負極性ガンマ基準電圧の電位を低くする。

前記液晶表示装置は前記ゲートラインにゲートパルスを供給するゲート駆動回路及び前記データ駆動回路に前記デジタルビデオデータを供給して前記データ駆動回路、前記ゲート駆動回路及び前記ガンマ電圧調整部を制御するタイミングコントローラをさらに備える。

前記ガンマ電圧調整部は正極性/負極性正常ガンマ基準電圧を発生するガンマ電圧発生回路と、前記タイミングコントローラの制御の下に位相がお互いに異なる第1及び第2ガンマ電圧制御信号を出力するガンマ電圧制御回路と、前記第1及び第2ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を調整して前記データ駆動回路に供給される正極性/負極性ガンマ基準電圧を発生するガンマ電圧調整回路を備える。

前記タイミングコントローラはおおよそ1水平期間周期に論理が反転される第1内部信号と、前記おおよそ1水平期間周期に発生されるパルスを含む第2内部信号を前記ガンマ電圧制御回路に供給する。

前記第1内部信号と前記第2内部信号は所定の時間位相差を有する。

前記ガンマ電圧制御回路は前記第1及び第2内部信号の論理積出力を発生するANDゲートと前記第1及び第2内部信号の排他的論理合出力を発生するEORゲートと、前記ANDゲートの出力と前記EORゲートの出力を遅延させて前記第1及び第2ガンマ電圧制御信号を出力する複数のフリップフロップを備える。

前記ガンマ電圧調整回路は前記第1及び第2ガンマ電圧制御信号によって前記正極性/負極性正常ガンマ基準電圧のそれぞれの絶対値電位を選択的に調整する複数の演算増幅器を備える。

前記液晶表示装置の駆動方法は正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧で変換して液晶表示パネルのデータラインに供給する段階と、前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くする段階を含む。

以上説明したように本発明によれば、データ電圧の極性が反転されるA期間の間、正極性/負極性ガンマ基準電圧それぞれの電位を高くすることでN(Nは2以上の整数)ドットインバージョン方式でデータの充電量を均一にさせて輝度と明暗比を高めて表示品質を改善することができる。

2ドットインバージョン方式でデータ電圧の充電量バラ付きを例示する波形図である。 本発明の実施形態にかかる液晶表示装置を示すブロック図である。 ガンマ基準電圧調整条件を示す図である。 TFTアレイの一例を示す等価回路図である。 TFTアレイの他の例を示す等価回路図である。 図2に示されたデータ駆動回路の回路構成を示すブロック図である。 図2に示されたゲート駆動回路の回路構成を示すブロック図である。 2ドットインバージョン方式を適用する時本発明の実施形態にかかる液晶表示装置の液晶セルに充電されるデータ電圧を示す波形図である。 本発明の実施形態にかかる液晶表示装置でガンマ基準電圧の調整例を示す波形図である。 図2に示されたガンマ電圧制御回路の回路構成を示す回路図である ガンマ電圧制御回路の入出力波形を示す波形図である。 図2に示されたガンマ電圧調整回路の回路構成を示す回路図である 3ドットインバージョン方式を適用する時本発明の実施形態にかかる液晶表示装置の液晶セルに充電されるデータ電圧を示す波形図である。

以下に添付図面の図1乃至図13を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

図1乃至図3を参照すれば、本発明の実施形態にかかる液晶表示装置は液晶表示パネル10、液晶表示パネル10のデータライン(D1〜Dm)に接続されたデータ駆動回路12、液晶表示パネル10のゲートライン(G1〜Gn)に接続されたゲート駆動回路13、データ駆動回路12とゲート駆動回路13を制御するためのタイミングコントローラ11、及びデータ駆動回路12に供給されるガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)を選択的に調整するガンマ電圧調整部を備える。ガンマ電圧調整部はガンマ基準電圧GMAINを発生するガンマ電圧発生回路15、及びガンマ基準電圧GMAINを調整するためのガンマ電圧制御回路16及びガンマ電圧調整回路17を含む。

液晶表示パネル10は液晶層を間に置いて対向する上部ガラス基板と下部ガラス基板を含む。液晶表示パネル10はビデオデータを表示する画素アレイを含む。画素アレイは図4または図5のような薄膜トランジスタアレイ(Thin Film Transistor Array:以下“TFTアレイ”とする)に具現されることができる。図4のようなTFTアレイは(m/3)×nの解像度を有する画素アレイの場合にm個のデータライン(D1〜Dm)とn個のゲートライン(G1〜Gn)の交差構造によってマトリックス形態に配置されるm×n個の液晶セルを含む。図4のTFTアレイで一つのピクセルはRサブピクセル、Gサブピクセル及びBサブピクセルを含み、Rサブピクセル、Gサブピクセル及びBサブピクセルそれぞれの液晶セルはTFTを経由してお互いに異なるデータラインに接続される。そして、図4のTFTアレイで表示ラインそれぞれのTFTは一つのゲートラインから供給されるスキャンパルス(またはゲートパルス)によってターン-オン/オフする。

図5のTFTアレイは(m/3)×nの解像度を有する画素アレイの場合に m/2個のデータライン(D1〜Dm/2)と2m個のゲートライン(G1〜G2n)の交差構造によってマトリックス形態に配置されるm×n個の液晶セルを含む。図5のTFTアレイで一つのピクセルはRサブピクセル、Gサブピクセル及びBサブピクセルを含み、Rサブピクセル、Gサブピクセル及びBサブピクセルのそれぞれは隣り合うサブピクセルの液晶セルとともにデータラインを共有する。そして、図5のTFTアレイで表示ラインそれぞれのTFTはゲートラインにジグザグ形態に接続されて、そのゲートラインの中でいずれか一つから供給されるスキャンパルスによってターン-オン/オフする。したがって、図5のTFTアレイでは図4のTFTアレイと同一な解像度を有すると仮定する時、データラインの個数が1/2に減ってゲートラインの個数が2倍で増加する。図5のTFTアレイのデータライン駆動に必要なデータ駆動回路の出力チャンネル数は図4のTFTアレイのそれに比べて1/2に減る。

図4及び図5に示されたTFTアレイは液晶表示パネル10の下部ガラス基板に形成される。TFTアレイはデータライン(D1〜Dm)、ゲートライン(G1〜Gn)、画素電極1、画素電極に接続されたTFT、及び画素電極に接続されたストレージキャパシター(Storage Capacitor、Cst)を含む。液晶セルはTFTに接続されて画素電極1と共通電極2の間の電界によって光の透過率を調整してビデオデータによって画像を表示する。

液晶表示パネル10の上部ガラス基板上にはブラックマトリックス、カラーフィルター及び共通電極が形成される。共通電極2はTN(Twisted Nematic)モードとVA(Vertical Alignment) モードのような垂直電界駆動方式で上部ガラス基板上に形成されて、IPS(In Plane Switching)モードとFFS(Fringe Field Switching)モードのような水平電界駆動方式で画素電極1と共に下部ガラス基板上に形成される。

液晶表示パネル10の上部ガラス基板と下部ガラス基板それぞれには偏光板が附着して液晶のプレチルト角(pre−tilt angle)を設定するための配向膜が形成される。

本発明で適用可能な液晶表示パネル10の液晶モードは前述のTNモード、VAモード、IPSモード、FFSモードだけではなくいずれの液晶モードでも具現されることができる。また、本発明の液晶表示装置は透過型液晶表示装置、反透過型液晶表示装置、反射型液晶表示装置などいずれの形態でも具現されることができる。透過型液晶表装置と反透過型液晶表示装置ではバックライトユニットが必要である。バックライトユニットはエッジ型(edge type)バックライトユニットや直下型(direct type)バックライトユニットに具現されることができる。エッジ型バックライトユニットは導光板の側面に対向されるように光源が配置されて液晶表示パネルと導光板の間に複数の光学シートが配置される構造を有する。直下型バックライトユニットは液晶表示パネルの下に複数の光学シートと拡散板が積層され、拡散板の下に複数の光源が配置される構造を有する。バックライトユニットの光源は HCFL(Hot Cathode Fluorescent Lamp)、 CCFL(Cold Cathode Fluorescent Lamp)、 EEFL(External Electrode Fluorescent Lamp)、LED(Light Emitting Diode)中いずれかの一つまたは二つの種類以上の光源を含むことができる。

データ駆動回路12は図6のような回路構成を有する複数のソースドライブIC(Source drive IC)を含む。ソースドライブIC それぞれはタイミングコントローラ11からのデータタイミング制御信号(SSP、SSC、SOEO)と極性制御信号(POL_H2)に応答してタイミングコントローラ11から入力されるデジタルビデオデータ(RGBodd、RGBeven)をサンプリングし、ラッチして並列データ体系のデータで変換する。ソースドライブICそれぞれは並列データ伝送体系に変換されたデジタルビデオデータをガンマ電圧調整回路17から入力された正極性/負極性ガンマ基準電圧(GMAON)を利用してアナログガンマ補償電圧に変換して液晶セルに充電される正極性/負極性アナログビデオデータ電圧を発生する。そしてソースドライブICそれぞれは極性制御信号(POL_H2)によってN(Nは2以上の整数)水平期間周期にアナログビデオデータ電圧の極性を反転させながらそのデータ電圧をデータライン(D1〜Dm)に供給する。

ゲート駆動回路13には複数のゲートドライブICを含む。ゲート駆動回路13はタイミングコントローラ11からのゲートタイミング制御信号(GSP、GSC、SOE)に応答してゲート駆動電圧を順次にシフトするシフトレジスターを含みゲートラインにゲートパルス(またはスキャンパルス)を順次に供給する。

タイミングコントローラ11はLVDS(Low Voltage Differential Signaling)インターフェース、TMDS(Transition Minimized Differential Signaling)インターフェースなどのインターフェースを通じてシステムボード14からRGBデジタルビデオデータ、垂直同期信号(Vsync)、水平同期信号(Hsync)、データイネーブル信号(Data Enable、DE)、ドットクロック(CLK)などのタイミング信号が入力される。タイミングコントローラ11はRGBデジタルビデオデータをmini LVDS インターフェース方式でデータ駆動回路12のソースドライブICに伝送する。タイミングコントローラ11はタイミング信号(Vsync、Hsync、DE、CLK)を利用してソースドライブICの動作タイミングを制御するためのデータタイミング制御信号及び極性制御信号と、ゲート駆動回路13の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ11は60Hzのフレーム周波数で入力されるデジタルビデオデータが60×i(iは正の整数)Hzのフレーム周波数で液晶表示パネル10の画素アレイで再生されることができるようにゲートタイミング制御信号とデータタイミング制御信号の周波数を60×iHzのフレーム周波数基準にi倍することができる。また、タイミングコントローラ11はガンマ電圧制御回路16から出力される信号を制御するための制御信号を発生する。この制御信号は1水平期間単位で論理が反転される内部極性制御信号(POL_H1)、1水平期間単位でパルスが発生される内部ソース出力イネーブル信号(SOEI)などを含む。内部極性制御信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)は既存の1ドットインバージョン方式でデータ駆動回路12から出力されるデータ電圧の極性を1水平期間ごとに反転させる極性制御信号と、1水平期間ごとにチャージシェア電圧や共通電圧を出力するソース出力イネーブル信号と実質的に同一である。本発明はNドットインバージョン方式で液晶表示パネルを駆動するから内部極性制御信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)はデータ駆動回路12に入力されない。

データタイミング制御信号はソーススタートパルス(Source Start Pulse、SSP)、ソースサンプリングクロック(Source Sampling Clock、SSC)、及びソース出力イネーブル信号(Source Output Enable、SOEO)などを含む。ソーススタートパルス(SSP)はデータ駆動回路12のデータサンプリング開始時点を制御する。タイミングコントローラ11とデータ駆動回路12間の信号伝送体系がmini LVDS インターフェースならソーススタートパルス(SSP)は省略されることができる。ソースサンプリングクロック(SSC)はライジングまたはフォーリングエッジに基準してデータ駆動回路12内でデータのサンプリング動作を制御するクロック信号である。極性制御信号(POL_H2)はデータ駆動回路12から出力されるデータ電圧の極性をN水平期間の周期に反転させる。ソース出力イネーブル信号(SOEO)はデータ駆動回路の出力タイミングを制御する。データ駆動回路12のソースドライブICに入力されるソース出力イネーブル信号(SOEO)はデータライン(D1〜Dm)に供給されるデータ電圧の極性が変わる時、ハイ論理のパルスを発生する。したがって、ソース出力イネーブル信号(SOEO)はN水平期間周期に発生されるパルスを含む。

ソースドライブICそれぞれはデータライン(D1〜Dm)に供給されるデータ電圧の極性が変わる時ソース出力イネーブル信号(SOEO)のパルスに応答してチャージシェア電圧(Charge share voltage)や共通電圧(Vcom)をデータライン(D1〜Dm)に供給して、ソース出力イネーブル信号(SOEO)のロー論理期間の間データ電圧をデータラインに供給する。チャージシェア電圧はお互いに相反した極性のデータ電圧が供給される隣り合うデータラインの平均電圧である。

ゲートタイミング制御信号はゲートスタートパルス(Gate Start Pulse、GSP)、ゲートシフトクロック(Gate Shift Clock、GSC)、ゲート出力イネーブル信号(Gate Output Enable、GOE)などを含む。ゲートスタートパルス(GSP)は一番目ゲートパルスのタイミングを制御する。ゲートシフトクロック(GSC)はゲートスタートパルス(GSP)をシフトさせるためのクロック信号である。ゲート出力イネーブル信号(GOE)はゲート駆動回路13の出力タイミングを制御する。

ガンマ電圧発生回路15は高電位電源電圧(VDD)と低電位電源電圧(VSS または基底電圧(GND))を分圧して内部正極性ガンマ基準電圧(GMAI1〜GMAI5)と内部負極性ガンマ基準電圧(GMAI6〜GMAI10)を発生する。ガンマ電圧発生回路15の分圧回路は高電位電源電圧(VDD)供給端子と基底電圧(GND)供給端子の間に抵抗(R)が直列に接続されたRストリング(string)回路に具現されることができる。既存の液晶表示装置ではデータ駆動回路12に内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)を供給する。これに比べて、本発明は図3及び図9のように選択的に内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)の電圧を選択的に高くするか、もしくは低くしたガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)をデータ駆動回路12に供給する。

ガンマ電圧制御回路16はタイミングコントローラ11から入力される内部極性制御信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)によって所定の時間差を持ってそれぞれN水平期間周期にパルスが発生される第1及び第2ガンマ電圧制御信号(CT1、CT2)を発生する。このガンマ電圧制御回路16はタイミングコントローラ11内に内蔵することができ、タイミングコントローラ11内に内蔵したロジッグ回路に取り替えられることができる。

ガンマ電圧調整回路17は第1及び第2ガンマ電圧制御信号(CT1、CT2)によって内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)を図3のように調整してデータ駆動回路12に供給されるガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)を発生する。図3を参照すれば、ガンマ電圧調整回路17は第1及び第2ガンマ電圧制御信号(CT1、CT2)それぞれの論理がハイ論理である時内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)の絶対値電圧(GMA)をGMA+αに高くする一方、第1及び第2ガンマ電圧制御信号(CT1、CT2)それぞれの論理がロー論理である時、内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)の絶対値電圧(GMA)をGMA−αに低くする。そしてガンマ電圧調整回路17は第1ガンマ電圧制御信号(CT1)の論理がロー論理で、第2ガンマ電圧制御信号(CT2)の論理がハイ論理である時、内部ガンマ基準電圧(GMAI1〜GMAI5、GMAI6〜GMAI10)の絶対値電圧(GMA)を調整しないでそのままデータ駆動回路12に供給する。

図4は本発明の第1実施形態にかかるTFTアレイの一部を示す等価回路図である。

図4を参照すれば、データライン(D1〜D5)の間には1列の液晶コラムが配置される。データライン(D1〜D5)それぞれはお互いに異なる液晶コラムのTFTに接続される。ゲートライン(G1〜G4)はお互いに異なるラインのTFTに接続される。TFTはデータライン(D1〜D5)に接続されたソース電極、ゲートライン(G1〜G4)に接続されたゲート電極、及び画素電極1に接続されたドレイン電極を含む。図4のTFTアレイが適用された液晶表示装置で同一なラインに配置された液晶セルはデータ駆動回路12から同時に出力されるデータ電圧を充電する。

図5は本発明の第2実施形態にかかるTFTアレイの一部を示す等価回路図である。

図5を参照すれば、隣り合うデータライン(D1〜D6)の間には2列の液晶コラムが配置される。データライン(D1〜D6)のそれぞれはそのデータラインを間に置いて配置される左右液晶コラムのTFTに接続される。ゲートライン(G1〜G8)は奇数ゲートライン(G1、G3、G5、G7)と、偶数ゲートライン(G2、G4、G6、G8)を含む。奇数ゲートライン(G1、G3、G5、G7)は液晶表示パネルのラインそれぞれで奇数液晶セルのTFTに接続されて、偶数ゲートライン(G2、G4、G6、G8)は液晶表示パネルのラインそれぞれで偶数液晶セルのTFTに接続される。TFTはデータライン(D1〜D6)に接続されたソース電極、ゲートライン(G1〜G8)に接続されたゲート電極、及び画素電極に接続されたドレイン電極を含む。奇数ゲートライン(G1、G3、G5、G7)には奇数液晶セルに充電されたデータ電圧に同期される奇数ゲートパルスがゲート駆動回路13から供給されて、偶数ゲートライン(G1、G3、G5、G7)には偶数液晶セルに充電されたデータ電圧に同期される偶数ゲートパルスがゲート駆動回路13から供給される。データライン(D1〜D6)にはデータ駆動回路12によって時、分割されたデータ電圧が供給される。したがって、図5のTFTアレイが適用された液晶表示装置で同一なラインに配置された奇数液晶セルと偶数液晶セルは所定の時差を置いてデータ電圧を充電する。

図6はデータ駆動回路12のソースドライブICの回路構成を示す図である。

図6を参照すれば、ソースドライブIC それぞれはk(kはmより小さな正の整数)個のデータラインを駆動して、シフトレジスター51、データ復元部52、第1ラッチアレイ53、第2ラッチアレイ54、デジタル-アナログ変換器(以下、“DAC”とする)55、チャージシェア回路(Charge Share Circuit)56、及び出力回路57を含む。

データ復元部52はmini LVDS インターフェース伝送体系で入力されたデジタルビデオデータ(RGBWodd、RGBeven)を修復して第1ラッチアレイ53に供給する。シフトレジスター51はソースサンプリングクロック(SSC)によってサンプリング信号をシフトさせる。また、シフトレジスター51は第1ラッチアレイ53のラッチ数を超過するデータが供給される時、キャリー信号(Carry signal、CAR)を発生する。第1ラッチアレイ53はシフトレジスター51から順次に入力されるサンプリング信号に応答してデータ復元部52からのデジタルビデオデータ(RGBWodd、 RGBWeven)をサンプリングしてラッチした後、同時に出力する。第2ラッチアレイ54は第1ラッチアレイ53から入力されるデータをラッチした後、ソース出力イネーブル信号(SOEO)のロー論理期間の間、他のソースドライブICの第2ラッチアレイ54と同時にラッチされたデータを出力する。DAC55は正極性ガンマ基準電圧(GMAO1〜GMAO5)と負極性ガンマ基準電圧(GMAO6〜GMAO10)を利用して第2ラッチアレイ54から入力されるデジタルビデオデータを正極性アナログデータ電圧と負極性アナログデータ電圧に変換する。そして、DAC55は極性制御信号(POL_H2)に応答してN水平期間周期に極性が反転されるデータ電圧を出力する。このために、DAC55は正極性ガンマ基準電圧(GMAO1〜GMAO5)が供給されるP−デコーダー、負極性ガンマ基準電圧(GMAO6〜GMAO10)が供給されるN−デコーダー(NDEC)、極性制御信号(POL_H2)に応答してP−デコーダーの出力とN−デコーダーの出力を選択するマルチフレクサーを含む。2ドットインバージョン方式で極性制御信号(POL_H2)の論理は図11のように2水平期間周期に極性が反転される。したがって、2ドットインバージョン方式で、ソースドライブICそれぞれは2水平期間周期に極性が反転されるデータ電圧を出力する。チャージシェア回路56はソース出力イネーブル信号(SOEO)のハイ論理期間の間、隣り合うデータ出力チャンネルを短絡(short)させて隣り合うデータ電圧の平均値をチャージシェア電圧に出力し、ソース出力イネーブル信号SOEのハイ論理期間の間データ出力チャンネルに共通電圧(Vcom)を供給してデータライン(D1〜Dm)に供給される正極性データ電圧と負極性データ電圧の間の急激なスイング幅変化を減らす。出力回路57はバッファーを利用してデータライン(D1〜Dm)に供給されるデータ電圧の信号減衰を最小化する。

図7はゲートドライブICの回路構成を示す図である。

図7を参照すれば、ゲートドライブICのそれぞれはシフトレジスター61、レベルシフト63、シフトレジスター61とレベルシフト63の間に接続された複数のANDゲート62及びゲート出力イネーブル信号(GOE)を反転させるためのインバーター64を備える。

シフトレジスター61は従属的に接続された複数のD−フリップフロップを利用してゲートスタートパルス(GSP)をゲートシフトクロック(GSC)によって順次にシフトさせる。ANDゲート62のそれぞれはシフトレジスター61の出力信号とゲート出力イネーブル信号(GOE)の反転信号を論理積して出力を発生する。インバーター64はゲート出力イネーブル信号(GOE)を反転させてANDゲート62に供給する。したがって、ゲートドライブICはゲート出力イネーブル信号(GOE)のロー論理区間である時、スキャンパルスのハイ論理電圧を出力する。レベルシフト63は液晶表示パネル10の画素アレイ内に形成されたTFTの動作電圧範囲位、ANDゲート62の出力電圧スイング幅をシフトさせる。レベルシフト63の出力信号はゲートライン(G1〜Gn)に順次に供給される。一方、レベルシフト63はシフトレジスター120の前段に配置されることができ、シフトレジスター61は画素アレイのTFTとともに液晶表示パネル10のガラス基板に直接形成されることができる。

図8は2ドットインバージョン方式を適用する時ソースドライブICから出力される正極性/負極性データ電圧の一例を示す図である。

図8を参照すれば、2ドットインバージョン方式でソース出力イネーブル信号(SOEO)のパルスは2水平期間周期に発生される。ソースドライブICはソース出力イネーブル信号(SOEO)のロー論理期間の間、正極性/負極性データ電圧を出力する。そしてソースドライブICはソース出力イネーブル信号(SOEO)からパルスが発生されるハイ論理期間の間チャージシェア電圧や共通電圧(Vcom)を出力する。したがって、ソースドライブICは2水平期間の間、正極性データ電圧(または負極性データ電圧)をデータラインに供給した後、チャージシェア電圧や共通電圧(Vcom)をデータラインに供給する。続いて、ソースドライブICはその次の2水平期間の間、負極性データ電圧(または正極性データ電圧)をデータラインに供給する。

ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の絶対値電位はガンマ電圧制御回路16及びガンマ電圧調整回路17によって選択的に調整される。データ電圧の極性が反転されるA期間中、図3及び図8のように第1ガンマ電圧制御信号(CT1)の論理はハイ論理に発生される。データ電圧の極性が反転されるA期間中、ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の絶対値電位は図3及び図9のようにGMA+αに上昇する。連続される二つの同一極性のデータ電圧の間のB期間中、図3及び図8のように第2ガンマ電圧制御信号(CT2)の論理はロー論理に反転される。前のデータ電圧のような極性のデータ電圧がデータライン(D1〜Dm)に供給される前のB期間中、第2ガンマ電圧制御信号(CT2)のロー論理期間位ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の絶対値電位は図3及び図9のようにGMA−αに上昇する。液晶セルに充電された正極性/負極性データ電圧がデータライン(D1〜Dm)に供給されるC期間の間には第1及び第2ガンマ電圧制御信号の論理が相反する。このC期間中、ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の絶対値電位は図3及び図9のように既存と同一にGMA電位で維持される。したがって、A期間の間、ソースドライブICから出力される正極性/負極性データ電圧の絶対値電位は正常な電位より大きい電位に高くなる一方、B期間の間、ソースドライブICから出力される正極性/負極性データ電圧の絶対値電位は正常な電位より小さな電位に低くなる。そして液晶セルに充電される正極性/負極性データ電圧がソースドライブICから出力されるC期間の間、その正極性/負極性データ電圧は正常なガンマ補償電圧電位に発生される。第1ガンマ電圧制御信号(CT1)のパルス幅と第2ガンマ電圧制御信号(CT1)のロー論理期間は同一な極性で連続的に発生されるデータ電圧の充電量が同一になるように調整されなければならない。前記及びB期間はビデオデータがない水平ブランキング期間にあたる。

図10はガンマ電圧制御回路16の一例を示す回路図である。図11はガンマ電圧制御回路16の入/出力波形を示す波形図である。

図10を参照すれば、ガンマ電圧制御回路16は排他的論理合(Exclusive OR gate、EOR)ゲート、ANDゲート、及びEORゲートとANDゲートの出力端に従属的に接続された(cascade)複数のDフリップフロップ(F/F)を備える。

EORゲートは内部極性制御信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)の論理がお互いに異なる時、ハイ論理の出力信号(CT2_T)を発生して、それ以外の場合にロー論理の出力信号(CT2_T)を発生する排他的論理合演算を処理する。ANDゲートは内部極性制御信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)の論理がハイ論理である時、ハイ論理の出力信号(CT1_T)を発生して、それ以外の場合にロー論理の出力信号(CT1_T)を発生する論理積演算を処理する。Dフリップフロップ(F/F)はクロック信号(CLK)によって順次に出力を発生することでAND遅延させる。したがって、第1及び第2ガンマ電圧制御信号(CT1、 CT2)はCT1_T及びCT2_T信号から所定の時間位遅延される。遅延時間はDフリップフロップドル(F/F)の個数によって調整されることができる。

本発明は2ドット以上のインバージョン方式で液晶表示パネルを駆動する時、内部ソース出力イネーブル信号(POL_H1)と内部ソース出力イネーブル信号(SOEI)を調整して前述のように第1及び第2ガンマ電圧制御信号(CT1、CT2)を図13のように調整することができる。

図12はガンマ電圧調整回路17の一例を示す回路図である。

図12を参照すれば、ガンマ電圧調整回路17は内部正極性/負極性ガンマ基準電圧(GMAI1〜GMAI10)が入力される演算増幅器(Operational Amplifier、OP amp)、ガンマ電圧制御回路16の出力端子と演算増幅器それぞれの反転入力端子(−)の間に接触された抵抗(R_CT1、R_CT2)、及び演算増幅器それぞれの反転入力端子(−)と出力端子の間に接続された抵抗(Ra_1、Ra_2)を備える。

演算増幅器の非反転入力端子(+)はガンマ電圧発生回路15の分圧回路の出力端子に接続される。したがって、演算増幅器それぞれの非反転入力端子(+)には内部正極性/負極性ガンマ基準電圧(GMAI1〜GMAI10)が入力される。このような演算増幅器から出力される正極性/負極性ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の絶対値電位は下の式(1)のように第1及び第2ガンマ電圧制御信号(CT1、CT2)によって選択的に高くなるか低くなることができる。
ここで、Nはガンマ基準電圧のタップ(Tab)数として1、2、... Nである。

前述の実施形態はデータ電圧の極性が反転されるA期間の間ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の電位を高くして、また、同一な極性のデータ電圧の間のB期間の間ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の電位を低くして、Nドットインバージョン方式でデータ電圧の充電量を均一にさせる例を中心に説明された。本発明は前述の実施形態によって限定されるのではない。例えば、本発明はB期間の間ガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の電位を低くしないでA期間にだけガンマ基準電圧(GMAO1〜GMAO5、GMAO6〜GMAO10)の電位を高めることだけでNドットインバージョン方式でデータ電圧の充電量を均一にさせることもできる。A期間及びB期間それぞれは、前述したように第1及び第2ガンマ電圧制御信号(CT1、CT2)によって調整されることができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

Claims (10)

  1. N(Nは2以上の整数)ドットインバージョン方式で駆動する液晶表示装置において、
    データラインとゲートラインが交差され、液晶セルがマトリックス形態に配置された液晶表示パネルと、
    正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して前記データラインに供給するデータ駆動回路と、
    前記データ電圧の極性が反転された後、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くするガンマ電圧調整部を備え、
    極性が反転され且つ水平ブランキング期間の間は、ガンマ基準電圧の電位を高くすると共に、高くされたガンマ基準電圧に基づくデータ電圧を水平ブランキング期間の間に供給し、水平期間の間は、正常ガンマ基準電圧に基づくデータ電圧を供給し、同一な極性で且つ水平ブランキング期間の間は、ガンマ基準電圧の電位を低くすると共に、低くされたガンマ基準電圧に基づくデータ電圧を水平ブランキング期間の間に供給することを特徴とする液晶表示装置。
  2. 前記ゲートラインにゲートパルスを供給するゲート駆動回路及び
    前記データ駆動回路に前記デジタルビデオデータを供給して前記データ駆動回路、前記ゲート駆動回路及び前記ガンマ電圧調整部を制御するタイミングコントローラをさらに備えることを特徴とする請求項1記載の液晶表示装置。
  3. 前記ガンマ電圧調整部は、
    正極性/負極性正常ガンマ基準電圧を発生するガンマ電圧発生回路と、
    前記タイミングコントローラの制御の下に位相がお互いに異なる第1及び第2ガンマ電圧制御信号を出力するガンマ電圧制御回路と、
    前記第1及び第2ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を調整して前記データ駆動回路に供給される前記正極性/負極性ガンマ基準電圧を発生するガンマ電圧調整回路を備えることを特徴とする請求項記載の液晶表示装置。
  4. 前記タイミングコントローラは、
    1水平期間周期で論理が反転される第1内部信号と、前記1水平期間周期に発生されるパルスを含む第2内部信号を前記ガンマ電圧制御回路に供給して、
    前記第1内部信号と前記第2内部信号は所定の時間位相差を有することを特徴とする請求項記載の液晶表示装置。
  5. 前記ガンマ電圧制御回路は、
    前記第1及び第2内部信号の論理積出力を発生するANDゲートと、
    前記第1及び第2内部信号の排他的論理合出力を発生するEORゲートと、
    前記ANDゲートの出力と前記EORゲートの出力を遅延させて前記第1及び第2ガンマ電圧制御信号を出力する複数のフリップフロップを備えることを特徴とする請求項記載の液晶表示装置。
  6. 前記ガンマ電圧調整回路は、
    前記第1及び第2ガンマ電圧制御信号によって前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を選択的に調整する複数の演算増幅器を備えることを特徴とする請求項記載の液晶表示装置。
  7. N(Nは2以上の整数)ドットインバージョン方式で駆動する液晶表示装置において、
    正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して液晶表示パネルのデータラインに供給する段階と、
    前記データ電圧の極性が反転された後、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くする段階を含み、
    極性が反転され且つ水平ブランキング期間の間は、ガンマ基準電圧の電位を高くすると共に、高くされたガンマ基準電圧に基づくデータ電圧を水平ブランキング期間の間に供給し、水平期間の間は、正常ガンマ基準電圧に基づくデータ電圧を供給し、同一な極性で且つ水平ブランキング期間の間は、ガンマ基準電圧の電位を低くすると共に、低くされたガンマ基準電圧に基づくデータ電圧を水平ブランキング期間の間に供給することを特徴とする液晶表示装置の駆動方法。
  8. 前記正極性/負極性ガンマ基準電圧それぞれの電位を高くする段階と前記正極性/負極性ガンマ基準電圧の電位を低くする段階のそれぞれは、
    正極性/負極性正常ガンマ基準電圧を発生する段階と、
    位相がお互いに異なる第1及び第2ガンマ電圧制御信号を発生する段階と、前記第1及び第2ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧のそれぞれの絶対値電位を調整して前記正極性/負極性データ電圧を出力するデータ駆動回路に供給する段階を含むことを特徴とする、請求項記載の液晶表示装置の駆動方法。
  9. 前記第1及び第2ガンマ電圧制御信号を発生する段階は、
    1水平期間周期に論理が反転される第1内部信号と、前記1水平期間周期に発生されるパルスを含む第2内部信号を発生する段階をさらに含み、
    前記第1内部信号と前記第2内部信号は所定の時間位相差を有することを特徴とする、請求項記載の液晶表示装置の駆動方法。
  10. 第1及び第2ガンマ電圧制御信号を発生する段階は、
    前記第1及び第2内部信号の論理積出力を発生する段階と、
    前記第1及び第2内部信号の排他的論理合出力を発生する段階と、
    前記論理積出力と前記排他的論理合出力を遅延させて前記第1及び第2ガンマ電圧制御信号を出力する段階をさらに含むことを特徴とする、請求項記載の液晶表示装置の駆動方法。
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