KR101352253B1 - 액정표시장치와 그 ｆｒｃ 방법 - Google Patents

Abstract

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것으로, 그 액정표시장치는 FRC 보상값이 기입될 서브픽셀들을 서로 다른 위치의 서브픽셀들로 정의하는 다수의 FRC 패턴들을 선택하여 선택된 FRC 패턴을 바탕으로 하여 소정의 FRC 보상값을 디지털 비디오 데이터에 가산하는 FRC 장치; 상기 FRC 장치로부터 입력된 디지털 비디오 데이터를 데이터 전압으로 변환하고 상기 데이터 전압의 극성을 미리 설정된 인버젼 방법에 기초하여 반전시키는 데이터 구동회로; 및 상기 데이터 구동회로로부터 공급되는 데이터전압을 충전하는 픽셀 어레이가 형성된 액정표시패널을 포함한다. 상기 FRC 장치는 프레임 기간을 카운트하고 상기 프레임 기간이 바뀔 때마다 프레임 카운트값을 증가시키고, 상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음 FRC 패턴으로 변경하되, 특정 시간에 도달할 때 상기 프레임 카운트값을 홀드하거나 스킵하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 차차회 FRC 패턴을 선택한다.

Description

액정표시장치와 그 ＦＲＣ 방법{LIQUID CRYSTAL DISPLAY AND FRAME RATE CONTROL METHOD THEREOF}

본 발명은 액정표시장치와 그 FRC(Frame Rate Control) 방법에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 도 1과 같이 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함하는 픽셀들에 입력 영상을 재현한다. TFT는 게이트라인을 통해 공급되는 게이트펄스(또는 스캔펄스)에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극에 공급한다. 액정표시장치의 픽셀은 컬러 구현을 위하여, RGB 서브픽셀들을 포함하고, RGB 서브픽셀들 각각은 도 1과 같이 액정셀(Clc), TFT, 스토리지 커패시터(Cst) 등을 포함한다. 액정셀(Clc)은 데이터전압이 공급되는 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함한다. 액정층의 액정분자들은 화소전극과 공통전극 사이에 인가되는 전계에 따라 회동하여 액정표시패널의 상판에 접합된 편광판을 통과하는 광량을 조절한다.

도 1 및 도 2에서, "Vdata"는 소스 드라이브 IC(Source Drive Integrated Circuit)로부터 출력되는 정극성/부극성 데이터전압이고, "Vgate"는 게이트 드라이브 IC(Gate drive Integrated Circuit)로부터 출력되는 게이트 하이/로우 전압이다. 게이트펄스는 TFT의 문턱 전압 이상으로 설정된 게이트 하이 전압으로 발생되어 TFT를 턴-온(turn-on)시킨다. "Cst"는 액정셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 의미하고, "Cgs"는 TFT의 게이트-소스간 기생용량이다. "Vp(+)"는 액정셀(Clc)에 충전된 정극성 데이터전압이고, "Vp(-)"는 액정셀(Clc)에 충전된 부극성 데이터전압이다.

액정표시장치는 액정의 열화와 잔상을 줄이기 위하여 도 2와 같이 데이터전압의 극성을 주기적으로 반전시키고 있다. 이러한 액정표시장치의 구동 방법에는 프레임 인버젼(Frame inversion), 컬럼 인버젼(Column inversion), 라인 인버젼(Line inversion), 도트 인버젼(Dot inversion) 등이 알려져 있다.

도 1 및 도 2를 참조하면, 제n(n은 양의 정수) 프레임기간(Fn)의 스캔타임 동안 액정셀에 정극성 데이터전압이 공급된 후, 제n+1 프레임기간(Fn+1)의 스캔타임 동안 그 액정셀에 부극성 데이터전압이 공급된다. 제n 프레임기간(Fn) 동안, 액정셀은 스캔 타임 동안 정극성 데이터전압을 충전하고, TFT의 기생용량으로 인하여 ΔVp 만큼 낮아진 정극성 전압(Vp(+))을 유지한다. 제n+1 프레임기간(Fn+1) 동안, 액정셀은 스캔 타임 동안 부극성 데이터 전압을 충전하고, TFT의 기생용량으로 인하여 ΔVp 만큼 낮아진 부극성 전압(Vp(-))을 유지한다. 따라서, 동일한 계조로 설정된 정극성 데이터전압과 부극성 데이터전압을 액정셀에 공급하더라도, 그 데이터전압의 극성에 따라 액정셀의 휘도가 달라질 수 있다. 1 프레임 기간이 짧거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 짧으면 사용자가 인식할 수 없으나, 1 프레임 기간이 길어지거나 동일 극성의 데이터전압이 액정셀에서 유지되는 시간이 길어지면 사용자가 그 휘도차를 인식할 수 있다.

ΔVp는 수학식 1과 같이 TFT의 기생용량(Cgs)에 따라 달라진다.

여기서, ΔVg는 게이트 하이 전압과 게이트 로우 전압의 차를 의미한다.

최근, 대부분의 액정표시장치는 데이터의 비트 수를 줄여 데이터 전송 라인 수를 줄이고 화질 저하를 보상할 수 있는 프레임 레이트 콘트롤(Frame Rate Control, 이하 "FRC"라 함)을 적용하고 있다. FRC는 소스 드라이브 IC에 입력되는 디지털 비디오 데이터의 비트 수를 줄이면서도 도 3 및 도 4와 같은 보상 방법으로 표현 가능한 계조 수를 높여 손실을 보상한다.

FRC의 원리에 대하여 도 3 및 도 4를 결부하여 설명하기로 한다.

도 3은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 FRC 보상값을 시간적으로 분산한 일 예이다. 도 3의 (a)와 같이 4 개의 프레임기간 중 1 개의 프레임기간에만 FRC 보상값 '1'을 픽셀 어레이의 서브 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 서브 픽셀의 계조를 1/4 계조(25% 휘도)로 인식한다. 도 3의 (b)와 같이 4 개의 프레임기간 중 2 개의 프레임기간에 FRC 보상값 '1'을 서브 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 서브 픽셀의 계조를 1/2 계조(50% 휘도)로 인식한다. 그리고 도 3의 (c)와 같이 4 개의 프레임기간 중 3 개의 프레임기간에 FRC 보상값 '1'을 서브 픽셀에 기입하면, 시청자는 4 프레임기간 동안 그 서브 픽셀의 계조를 3/4 계조(75% 휘도)로 인식한다.

도 4는 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상값을 공간적으로 분산한 디더링(Dithering) 방법의 일 예이다. 디더링 방법은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여, 다수의 서브 픽셀들(D1~D4)을 포함한 일정한 크기의 디더 마스크(Dither mask) 내에서 FRC 보상값이 기입되는 서브 픽셀들의 개수를 조절하여 보상값을 공간적으로 분산시킨다. 도 4의 (a)와 같이 2×2 서브 픽셀들을 포함하는 디더 마스크를 가정할 때, 그 디더 마스크 내에서 1 개의 서브 픽셀(D1)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 도 4의 (b)와 같이 디더 마스크 내에서 2 개의 서브 픽셀들(D2, D3)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 4의 (c)와 같이 디더 마스크 내에서 3개의 서브 픽셀들(D2~D4)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다.

일반적으로, 액정표시장치에 적용되는 FRC는 도 3의 시간적 분산 방법과 도 4의 공간적 분산 방법을 함께 적용하여 도 5와 같이 구현되고 있다. FRC 보상값이 동일한 서브픽셀들에 연속으로 기입될 수 있다. 이 경우, FRC 보상값이 연속으로 기입되는 서브픽셀들의 휘도가 다른 서브픽셀들의 휘도 보다 높게 되기 때문에 액정표시장치의 휘도 균일도와 색재현 특성이 나빠지게 되고 그 결과, 특정 색이 더 두드러지게 보이는 등 휘도 균일도와 색재현 특성이 나빠질 수 있다. 이러한 문제를 해결하기 위하여, FRC는 보상값이 기입되는 픽셀 위치를 정의한 FRC 패턴들을 다양한 형태로 미리 설성하고, 그 FRC 패턴들을 프레임 기간 간격으로 순환하여 FRC 보상값이 기입되는 픽셀들의 위치를 매 프레임기간마다 변경한다. 예컨대, 도 5와 같이 기수 번째 프레임기간(N, N+2)에 적용되는 FRC 패턴(P1, P3)에서 FRC 보상값이 기입되는 픽셀 위치들은 우수 번째 프레임기간(N+1, N+3)에 적용되는 FRC 패턴(P2, P4)의 그 것과 교번된다.

액정표시장치의 픽셀 어레이에 공급되는 데이터전압의 극성은 전술한 바와 같이 극성 인버젼 방법에 따라 시간적, 공간적으로 반전된다. 이러한 극성 인버젼 방법으로 구동되는 픽셀 어레이에서 도 5와 같이 장시간 동일 극성으로 구동되는 서브픽셀들에 FRC 보상값이 기입될 수 있다. 이 경우, FRC 보상값이 기입되는 서브픽셀들의 극성이 어느 한 극성으로 치우친다. 도 5의 예에서, FRC 보상값은 정극성 데이터 전압을 충전하는 서브픽셀들에만 기입된다. 그 결과, 동일한 극성의 데이터전압이 충전되는 서브픽셀들에 FRC 보상값이 장시간 연속으로 기입되기 때문에 그 서브픽세들이 직류 구동되어 잔상이 보일 수 있다.

본 발명은 FRC에서 잔상을 줄일 수 있는 액정표시장치와 그 FRC 방법을 제공한다.

본 발명의 일 양상으로서, 액정표시장치는 FRC 보상값이 기입될 서브픽셀들을 서로 다른 위치의 서브픽셀들로 정의하는 다수의 FRC 패턴들을 선택하여 선택된 FRC 패턴을 바탕으로 하여 소정의 FRC 보상값을 디지털 비디오 데이터에 가산하는 FRC 장치; 상기 FRC 장치로부터 입력된 디지털 비디오 데이터를 데이터 전압으로 변환하고 상기 데이터 전압의 극성을 미리 설정된 인버젼 방법에 기초하여 반전시키는 데이터 구동회로; 및 상기 데이터 구동회로로부터 공급되는 데이터전압을 충전하는 픽셀 어레이가 형성된 액정표시패널을 포함한다.

상기 FRC 장치는 프레임 기간을 카운트하고 상기 프레임 기간이 바뀔 때마다 프레임 카운트값을 증가시키고, 상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음 FRC 패턴으로 변경하되, 특정 시간에 도달할 때 상기 프레임 카운트값을 홀드하거나 스킵하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 차차회 FRC 패턴을 선택한다.

상기 FRC 장치는 I(I는 6 이상의 양의 정수) 비트의 디지털 비디오 데이터에서 LSB(Least Significant Bit)를 제거하여 J(J는 I 보다 작은 양의 정수) 비트의 디지털 비디오 데이터로 변환하고, J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴에 의해 정의된 서브픽셀에 기입될 데이터에 상기 FRC 보상값을 가산한다.

상기 FRC 장치는 1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하는 프레임 카운터; 상기 프레임 카운트의 홀드 타이밍과 스킵 타이밍 중 어느 하나를 지시하는 프레임 홀드/스킵 데이터를 입력 받아 FRC 홀드/스킵 동기신호를 발생하는 FRC 홀드/스킵 제어부; 상기 프레임 카운터로부터 입력되는 프레임 카운트 값에 따라 상기 FRC 패턴들을 선택하는 FRC 패턴 선택부; 및 상기 J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴이 정의하는 서브픽셀에 기입될 디지털 비디오 데이터에 상기 FRC 보상값을 가산하는 FRC 보상부를 포함한다.

상기 프레임 카운터는 상기 FRC 홀드/스킵 동기신호에 응답하여 상기 프레임 카운트값을 유지하거나 차차회 값으로 스킵한다.

상기 FRC 장치는 1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하는 제1 프레임 카운터; 상기 1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하되, FRC 홀드/스킵 동기신호에 응답하여 상기 프레임 카운트값을 유지하거나 차차회 값으로 스킵하는 제2 프레임 카운터; 모드 선택 신호에 응답하여 상기 제1 프레임 카운터로부터 출력된 프레임 카운트 값과, 상기 제2 프레임 카운터로부터 출력된 프레임 카운트 값 중 어느 하나를 선택하는 멀티플렉서; 상기 프레임 카운트의 홀드 타이밍과 스킵 타이밍 중 어느 하나를 지시하는 프레임 홀드/스킵 데이터를 입력 받아 상기 FRC 홀드/스킵 동기신호를 발생하는 FRC 홀드/스킵 제어부; 상기 멀티플렉서에 의해 선택된 상기 프레임 카운트 값에 따라 상기 FRC 패턴들을 선택하는 FRC 패턴 선택부; 및 상기 J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴이 정의하는 서브픽셀에 기입될 디지털 비디오 데이터에 상기 FRC 보상값을 가산하는 FRC 보상부를 포함한다.

상기 액정표시장치의 FRC 방법은 FRC 보상값이 기입될 서브픽셀들을 서로 다른 위치의 서브픽셀들로 정의하는 다수의 FRC 패턴들을 선택하여 선택된 FRC 패턴을 바탕으로 하여 소정의 FRC 보상값을 디지털 비디오 데이터에 가산하는 단계; 상기 FRC 보상값이 가산된 디지털 비디오 데이터를 데이터 전압으로 변환하고 상기 데이터 전압의 극성을 미리 설정된 인버젼 방법에 기초하여 반전시켜 액정표시패널의 픽셀 어레이에 공급하는 단계를 포함한다.

상기 FRC 보상값을 디지털 비디오 데이터에 가산하는 단계는 프레임 기간을 카운트하고 상기 프레임 기간이 바뀔 때마다 프레임 카운트값을 증가시키는 단계; 및 상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음 FRC 패턴으로 변경하되, 특정 시간에 도달할 때 상기 프레임 카운트값을 홀드하거나 스킵하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 차차회 FRC 패턴을 선택하는 단계를 포함한다.

본 발명은 특정 시간에 도달할 때 FRC 패턴을 1 프레임 기간 이상 동일한 FRC 패턴으로 반복 선택하거나 차차회 FRC 패턴으로 선택하여 FRC 보상을 수행한다. 그 결과, 본 발명은 액정표시장치에 FRC를 적용할 때 픽셀 어레이의 극성 치우침을 주기적으로 상쇄하여 픽셀들의 직류 구동을 방지함으로써 FRC로 인한 잔상을 방지할 수 있다.

도 1은 액정표시패널의 픽셀을 간략하게 보여 주는 등가 회로도이다.
도 2는 도 1에 도시된 서브 픽셀에 인가되는 신호들과 액정셀 전압을 보여 주는 파형도이다.
도 3 및 도 4는 FRC의 동작 원리를 보여 주는 도면들이다.
도 5는 도트 인버젼에서 FRC를 적용할 때 FRC 보상값이 기입되는 동일 극성으로 구동되는 서브 픽셀들에 기입되는 예를 보여 주는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 FRC 방법을 보여 주는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 FRC 방법을 보여 주는 도면이다.
도 8은 도 6과 같은 FRC 방법에서 적용되는 FRC 홀드/스킵 동기신호와 FRC 패턴들을 보여 주는 파형도이다.
도 9는 도 7과 같은 FRC 방법에서 적용되는 FRC 홀드/스킵 동기신호와 FRC 패턴들을 보여 주는 파형도이다.
도 10은 다수의 프레임 기간 동안 FRC 패턴을 홀드하거나 스킵하는 예를 보여 주는 파형도이다.
도 11은 FRC 홀드/스킵 동기신호의 주기가 가변되는 예를 보여 주는 파형도이다.
도 12는 본 발명의 제1 실시예에 따른 FRC 장치를 보여 주는 블록도이다.
도 13은 본 발명의 제2 실시예에 따른 FRC 장치를 보여 주는 블록도이다.
도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

본 발명의 실시예에 따른 FRC 방법은 프레임 기간을 카운트하여 프레임 카운트값을 프레임 기간이 바뀔 때마다 증가시키고, 상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음(또는 차회) FRC 패턴으로 변경한다. 특히, 본 발명의 실시예에 따른 FRC 방법은 미리 설정된 특정 시간에 도달할 때 프레임 카운트값을 홀드(hold)하거나 스킵(skip)하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 다음 다음(또는 차차회) FRC 패턴을 선택한다. 본 발명의 실시예에 따른 FRC 방법은 미리 설정된 인버젼 방법으로 극성이 반전되는 픽셀 어레이의 픽셀들 중에서, 선택된 FRC 패턴에 의해 정의된 서브 픽셀들에 FRC 보상값을 가산하여 데이터 구동회로로 전송한다.

도 6 및 도 7을 참조하면, 액정표시장치의 픽셀 어레이는 도트 인버젼 방법으로 극성이 반전되는 데이터 전압을 충전한다.

도트 인버젼(Dot inversion) 방법에서 픽셀 어레이의 서브 픽셀들은 공간적으로 볼 때 N(N은 양의 정수) 도트 단위로 반전되고, 시간적으로 볼 때 N 프레임 기간 주기로 반전된다. 도트 인버젼 방법은 도 6 및 도 7과 같이 수직 1 도트 및 수평 2 도트 인버젼 방법으로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 도트 인버젼 방법은 수직 1 도트 및 수평 1 도트 인버젼 , 수직 2 도트 및 수평 1 도트 인버젼 등 중 어느 하나일 수 있다. 수직 1 도트 및 수평 2 도트 인버젼 방법에서, 라인 방향(또는 수평 방향)을 따라 배열된 서브 픽셀들은 2 도트 단위로 극성이 반전되고 컬럼 방향(또는 수직 방향)을 따라 배열된 서브 픽셀들은 1 도트 단위로 극성이 반전된다. 수직 1 도트 및 수평 2 도트 인버젼 방법에서, 서브 픽셀들의 극성은 1 프레임 기간 주기로 반전될 수 있다.

본 발명의 FRC 방법은 FRC 보상값이 기입되는 서브 픽셀들의 위치를 정의하는 다수의 FRC 패턴들(P1~P4)에 의해 정의된 서브픽셀들에 기입될 비디오 데이터에 FRC 보상값 "1"을 더한다. FRC 패턴들(P1~P4)은 FRC 보상값이 기입되는 서브픽셀들을 정의하고, 그 서브픽셀들의 위치를 서로 다르게 정의한다. FRC 패턴들(P1~P4)은 도 6 및 도 7에 한정되지 않는다. FRC 패턴들 각각에서, FRC 보상값이 기입되는 서브픽셀들의 개수와 위치는 FRC 보상 계조값에 따라 달라질 수 있다. 또한, 순환되는 FRC 패턴들의 개수는 도 6 및 도 7에서 4 개로 예시되었지만 이에 한정되지 않는다.

본 발명의 FRC 방법은 프레임 기간을 카운트하여 그 카운트값에 기초하여 FRC 패턴(P1~P4)을 선택한다. 본 발명의 FRC 방법은 제N 프레임 기간에 제1 FRC 패턴(P1)을 선택한 후, 제N+1 프레임 기간에 제2 FRC 패턴(P2)을 선택한다. 이어서, 본 발명의 FRC 방법은 제N+2 프레임 기간에 제3 FRC 패턴(P3)을 선택한 후, 제N+3 프레임 기간에 제4 FRC 패턴(P4)을 선택한다. 본 발명의 FRC 방법은 프레임 카운트값이 증가할 때마다 제1 FRC 패턴(P1)으로부터 제4 FRC 패턴(P4) 까지 순차적으로 선택하여 FRC 보상값을 서브 픽셀들에 기입한다.

이어서, 본 발명의 FRC 방법은 미리 설정된 특정 시간에 도달하면 프레임 카운트값을 이전 상태로 홀드(hold)하거나 스킵(skip)한다. 그 결과, 본 발명의 FRC 방법은 특정 시간에 도달할 때 도 6의 예와 같이 FRC 패턴을 변경하지 않고 유지하거나, 특정 시간에 도달할 때 도 7의 예와 같이 FRC 패턴을 다음(또는 차회) FRC 패턴으로 선택하지 않고 다음 다음 순번(또는 차차회)의 FRC 패턴으로 선택한다. 이러한 FRC 방법은 FRC 보상값이 기입되는 픽셀들의 극성 치우침을 완화할 수 있다.

본 발명의 FRC 방법은 도 6의 (a)와 같이, 제N 내지 제N+3 프레임 기간 동안 제1 FRC 패턴(P1)으로부터 제4 FRC 패턴(P4)의 순으로 순차적으로 FRC 패턴을 선택한다. 이와 같은 방법으로, FRC 패턴들(P1~P4)은 일정 시간 동안 순환 선택된다. 도 6의 (a)에서, FRC 보상값이 기입되는 서브 픽셀들은 정극성 데이터 전압으로 구동되는 서브 픽셀들이다. 이어서, 본 발명의 FRC 방법은 도 6의 (b)와 같이, 미리 설정된 특정 시간 예를 들어, 제N+4 프레임 기간에 도달하면 FRC 패턴을 제4 FRC 패턴(P4)으로 유지한 후에, 제1 FRC 패턴(P1)으로부터 제4 FRC 패턴(P4)의 순으로 순차적으로 FRC 패턴을 선택한다. 도 6의 (b)에서, FRC 보상값이 기입되는 서브 픽셀들은 부극성 데이터 전압으로 구동되는 서브 픽셀들이다. 서브 픽셀들의 극성이 매 프레임 기간마다 반전된다. 이 때문에 제N+3 프레임 기간과 제N+4 프레임 기간에서 동일한 FRC 패턴(P4)이 적용되면, 제N+3 프레임 기간에 FRC 보상값이 기입되는 서브 픽셀들이 정극성 데이터전압을 충전하는 반면, 제N+4 프레임 기간에 FRC 보상값이 기입되는 서브 픽셀들이 부극성 데이터전압을 충전한다. 그 결과, FRC 보상값이 기입되는 서브픽셀들이 제N 내지 제N+3 프레임 기간 동안 정극성 데이터 전압을 충전하는 서브픽셀들이고, 제N+4 내지 제N+7 프레임 기간 동안 부극성 데이터 전압을 충전하는 서브픽셀들이다. 따라서, FRC 보상값이 기입되는 서브픽셀들의 극성이 일정 시간이 경과한 후에 다른 극성으로 변경되므로 어느 한 극성으로 편향되지 않는다.

본 발명의 FRC 방법은 도 7의 (a)와 같이, 제N 내지 제N+3 프레임 기간 동안 제1 FRC 패턴(P1)으로부터 제4 FRC 패턴(P4)의 순으로 순차적으로 FRC 패턴을 선택한다. 이와 같은 방법으로, FRC 패턴들(P1~P4)은 일정 시간 동안 순환 선택된다. 도 7의 (a)에서, FRC 보상값이 기입되는 서브 픽셀들은 정극성 데이터 전압으로 구동되는 서브 픽셀들이다. 이어서, 본 발명의 FRC 방법은 도 7의 (b)와 같이, 미리 설정된 특정 시간 예를 들어, 제N+4 프레임 기간에 도달하면 FRC 패턴을 제2 FRC 패턴(P2)으로 변경한 후에, 제3 FRC 패턴(P3), 제4 FRC 패턴(P4) 및 제1 FRC 패턴(P1)의 순으로 순차적으로 FRC 패턴을 선택한다. 도 7의 (b)에서, FRC 보상값이 기입되는 서브 픽셀들은 부극성 데이터 전압으로 구동되는 서브 픽셀들이다. 서브 픽셀들의 극성이 매 프레임 기간마다 반전된다. 이 때문에 제N+3 프레임 기간과 제N+4 프레임 기간에서 실질적으로 동일한 제4 FRC 패턴(P4)과 제2 FRC 패턴(P2)이 적용되면, 제N+3 프레임 기간에 FRC 보상값이 기입되는 서브 픽셀들이 정극성 데이터전압을 충전하는 반면, 제N+4 프레임 기간에 FRC 보상값이 기입되는 서브 픽셀들이 부극성 데이터전압을 충전한다. 그 결과, FRC 보상값이 기입되는 서브픽셀들이 제N 내지 제N+3 프레임 기간 동안 정극성 데이터 전압을 충전하는 서브픽셀들이고, 제N+4 내지 제N+7 프레임 기간 동안 부극성 데이터 전압을 충전하는 서브픽셀들이다. 따라서, FRC 보상값이 기입되는 서브픽셀들의 극성이 일정 시간이 경과한 후에 다른 극성으로 변경되므로 어느 한 극성으로 편향되지 않는다.

본 발명의 FRC 방법은 프레임 기간을 카운트하고 그 카운트값이 증가할 때마다 다음 순번의 FRC 패턴을 선택하고 일정 시간이 경과한 후에 FRC 보상값이 기입되는 서브픽셀들의 극성을 반전시키기 위하여 프레임 카운트값을 홀드하거나 스킵시킨다. 이를 위하여, 본 발명의 FRC 방법은 프레임 카운트값의 홀드 타이밍 또는 스킵 타이밍을 제어하기 위하여 FRC 홀드/스킵 동기신호(FRCSYNC)를 이용한다. FRC 홀드/스킵 동기신호(FRCSYNC)의 펄스는 도 6 내지 도 11과 같이 프레임 카운트값이 홀드되거나 스킵되는 타이밍에서 발생된다.

도 6과 같은 FRC 방법에서 적용되는 FRC 홀드/스킵 동기신호(FRCSYNC)는 도 8과 같다. 도 7과 같은 FRC 방법에서 적용되는 FRC 홀드/스킵 동기신호(FRCSYNC)는 도 9와 같다. FRC 홀드/스킵 동기신호(FRCSYNC)의 펄스 주기(T)는 수십 프레임 기간 정도로 설정될 수 있다. FRC 홀드/스킵 동기신호(FRCSYNC)의 주기(T)는 일정한 시간으로 고정되거나, 도 10 및 도 11과 같이 가변될 수 있다.

도 10은 다수의 프레임 기간 동안 FRC 패턴을 홀드하거나 스킵하는 예를 보여 주는 파형도이다.

도 10을 참조하면, 본 발명의 FRC 방법은 FRC 패턴들을 일정한 순환 규칙을 따라 순차적으로 선택하고, 미리 설정된 특정 시간에 도달할 때 그 이후 연속되는다수의 프레임 기간 동안 FRC 패턴을 변경하지 않고 고정한다.

도 11은 FRC 홀드/스킵 동기신호(FRCSYNC)의 주기(T)가 가변되는 예를 보여 주는 파형도이다.

도 11을 참조하면, 본 발명의 FRC 방법은 FRC 홀드/스킵 동기신호(FRCSYNC)의 주기를 가변하여 FRC 패턴의 홀드 타이밍과 스킵 타이밍을 조절할 수 있다. 예를 들어, 본 발명의 FRC 방법은 FRC 패턴의 홀드 타이밍과 스킵 타이밍 주기를 도 11의 예와 같이 64 프레임 기간 주기로 설정하거나, 40 프레임 기간 주기로 설정할 수 있다. 또한, 본 발명의 FRC 방법은 FRC 패턴의 홀드 타이밍과 스킵 타이밍 주기를 일정 시간 동안 64 프레임 기간 주기로 설정하고 그 이후에 40 프레임 기간 주기로 짧게 단축할 수도 있다.

도 12는 본 발명의 제1 실시예에 따른 FRC 장치를 보여 주는 블록도이다.

도 12를 참조하면, 본 발명의 FRC 장치는 데이터 동기부(12), 프레임 카운터(16), FRC 홀드/스킵 제어부(20), FRC 패턴 선택부(22), 및 FRC 보상부(24)를 포함한다.

데이터 동기부(12)는 입력 영상의 디지털 비디오 데이터(RGB)와, 외부 타이밍 신호들을 수신 받는다. 외부 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등을 포함한다. 데이터 동기부(12)는 입력 영상의 디지털 비디오 데이터(RGB)를 메인 클럭(CLK) 타이밍에 샘플링하고, 디지털 비디오 데이터(RGB)와 외부 타이밍 신호를 동기시킨다.

프레임 카운터(16)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 중 어느 하나를 이용하여 프레임 기간을 카운트한다. 예를 들어, 프레임 카운터(16)는 1 프레임 기간이 경과될 때마다 프레임 카운트 값을 누적시키기 위하여 수직 동기신호(Vsync)의 1 주기마다 프레임 카운트 값을 1씩 누적하여 증가시켜 프레임 기간을 카운트할 수 있다. 또한, 프레임 카운터(16)는 수평 동기신호(Hsync)와 데이터 인에이블 신호(DE)를 카운트하고 그 카운트값이 표시패널의 라인 수만큼 누적될 때 프레임 카운트 값을 1씩 누적하여 프레임 기간을 카운트할 수도 있다. 프레임 카운터(16)는 FRC 홀드/스킵 제어부(20)로부터 입력되는 FRC 홀드/스킵 동기신호(FRCSYNC)에 응답하여 프레임 카운트 값을 홀드하거나 스킵한다. 예를 들어, 프레임 카운터(16)는 현재의 프레임 카운트 값이 "5"일 때, FRC 홀드/스킵 동기신호(FRCSYNC)의 펄스가 입력되면 프레임 기간이 바뀌더라도 프레임 카운트 값을 "5"로 고정하거나, 프레임 카운트 값을 "7"로 변경한다.

FRC 홀드/스킵 제어부(20)는 프레임 홀드/스킵 데이터(FHS)를 입력 받는다. 프레임 홀드/스킵 데이터(FHS)는 프레임 홀드/스킵 주기 정보를 포함한 디지털 데이터이다. 액정표시장치의 제조 업체나 세트 메이커 또는 사용자는 프레임 홀드/스킵 데이터(FHS)를 FRC 홀드/스킵 제어부(20)에 입력하여 프레임 홀드/스킵 주기(T)를 제어할 수 있다. FRC 홀드/스킵 제어부(20)는 프레임 홀드/스킵 데이터(FHS)에 응답하여 도 6 내지 도 11과 같은 FRC 홀드/스킵 동기신호(FRCSYNC)를 발생한다.

FRC 패턴 선택부(22)는 프레임 카운터(16)로부터 입력되는 프레임 카운트 값에 따라 도 6 내지 도 11과 같은 방법으로 FRC 패턴들(P1~P4)을 선택한다. 예를 들어, FRC 패턴 선택부(22)는 4 개의 FRC 패턴들(P1~P4)이 설정되었다면 프레임 카운트 값을 "4"로 나누어 나머지가 "1"일 때 제1 FRC 패턴(P1)을 선택한다. FRC 패턴 선택부(22)는 프레임 카운트 값을 "4"로 나누어 나머지가 "2"일 때 제2 FRC 패턴(P2)을 선택한다. FRC 패턴 선택부(22)는 프레임 카운트 값을 "4"로 나누어 나머지가 "3"일 때 제3 FRC 패턴(P3)을 선택한다. 그리고 FRC 패턴 선택부(22)는 프레임 카운트 값을 "4"로 나누어 나머지가 "0"일 때 제4 FRC 패턴(P4)을 선택한다. FRC 패턴 선택부(22)는 선택된 FRC 패턴에서 FRC 보상값이 기입될 픽셀 위치 정보를 포함하는 FRC 패턴 데이터를 FRC 보상부(24)에 공급한다.

FRC 보상부(24)는 I(I는 6 이상의 양의 정수) 비트의 디지털 비디오 데이터(RGB)에서 LSB(Least Significant Bit)를 제거하여 J(J는 I 보다 작은 양의 정수) 비트의 디지털 비디오 데이터로 변환한다. 그리고 FRC 보상부(24)는 FRC 패턴 선택부(22)로부터의 FRC 패턴 데이터에 응답하여 J 비트의 디지털 비디오 데이터 중에서 선택된 FRC 패턴이 정의하는 서브픽셀에 기입될 디지털 비디오 데이터에 FRC 보상값을 가산한다.

입력 영상에 따라 종래의 FRC 방법에서도 잔상이 거의 보이지 않을 수 있다. 이를 고려하여, FRC 장치는 프레임 카운트의 홀드/스킵 기능을 선택적으로 적용하기 위하여 도 13에 도시된 바와 같이 프레임 카운터와 멀티플렉서를 추가로 더 포함할 수 있다.

도 13을 참조하면, 본 발명의 FRC 장치는 제1 프레임 카운터(14), 제2 프레임 카운터(16), 멀티플렉서(Multiplexer : MUX, 18)를 더 포함한다.

제1 프레임 카운터(14)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE) 중 어느 하나를 카운트하여 프레임 기간이 바뀔 때마다 프레임 카운트 값을 "1"씩 누적한다. 제1 프레임 카운터(14)에는 FRC 홀드/스킵 동기신호(FRCSYNC)이 입력되지 않는다. 따라서, 제1 프레임 카운터(14)는 FRC 홀드/스킵 주기와 무관하게 프레임 카운트값을 정상적으로 누적한다.

제2 프레임 카운터(16)는 도 12의 그 것과 실질적으로 동일하다. 따라서, 제2 프레임 카운터(16)는 프레임 기간이 바뀔 때마다 프레임 카운트 값을 누적하되, FRC 홀드/스킵 동기신호(FRCSYNC)에 응답하여 프레임 카운트 값을 홀드하거나 스킵한다.

멀티플렉서(18)는 외부로부터 입력되는 모드 선택신호(MS)에 응답하여 제1 프레임 카운터(14)의 출력과 제2 프레임 카운터(16)의 출력 중 어느 하나를 선택하여 FRC 패턴 선택부(22)로 전송한다. 모드 선택신호(MS)는 액정표시장치의 제조 업체나 세트 메이커 또는 사용자에 의해 입력되거나 특정 논리값으로 고정될 수 있다. 또한, 모드 선택신호(MS)는 입력 영상의 이미지 분석 결과에 따라 그 논리값이 적응적으로 변경될 수도 있다.

도 13에 도시된 데이터 동기부(12), FRC 홀드/스킵 제어부(20), FRC 패턴 선택부(22), 및 FRC 보상부(24)는 전술한 도 12의 실시예와 실질적으로 동일하다.

도 12 및 도 13에 도시된 FRC 장치는 도 14에 도시된 타이밍 콘트롤러에 내장될 수 있다. 이 경우, FRC 장치에는 데이터 인터페이스 송신부(26)와, 타이밍 제어신호 발생부(28)에 연결된다. 인터페이스 송신부(26)는 mini LVDS(Low Voltage Differential Signaling)와 같은 표준 인터페이스 규격을 통해 FRC 보상부(24)로부터 출력된 디지털 비디오 데이터(RGB)를 액정표시장치의 데이터 구동회로(도 14의 110)에 공급한다. 인터페이스 송신부(26)는 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등을 통해 본원 출원인에 의해 제안된 인터페이스 프로토콜에 기초하여 데이터(RGB)를 전송할 수도 있다.

타이밍 제어신호 발생부(28)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 카운트하여 액정표시장치의 데이터 구동회로(도 4의 110)와 게이트 구동회로(도 4의 120)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(SDC, GDC)를 발생한다.

도 14는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.

도 14를 참조하면, 본 발명의 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(200), 데이터 구동회로(110), 게이트 구동회로(120) 등을 포함한다.

액정표시패널(100)은 두 장의 유리기판 사이에 형성된 액정층을 포함한다. 액정표시패널(100)은 데이터라인들(102)과 게이트라인들(104)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 픽셀 어레이는 도 6 및 도 7과 같이 미리 설정된 도트 인버젼 방법에 기초하여 극성이 반전되는 데이터전압을 충전한다.

액정표시패널(100)의 TFT 어레이 기판에는 데이터라인들(102), 데이터라인들(102)과 교차되는 게이트라인들(104), 데이터라인들(102)과 게이트라인들(104)의 교차부에 형성된 TFT, TFT에 접속된 액정셀(Clc)의 화소전극(1), 화소전극(1)에 접속된 스토리지 커패시터 등이 형성된다. 액정표시패널(100)의 컬러필터 어레이 기판에는 블랙매트릭스, 컬러필터 등이 형성된다.

액정셀들(Clc)은 TFT를 통해 공급된 비디오 데이터전압을 충전하고, 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 공통전극(2)에는 공통전압(Vcom)이 공급된다. 액정표시패널(100)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 접착된다. TFT 어레이 기판과 컬러필터 어레이 기판 각각에서 액정층과 접하는 면에는 액정분자들의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

액정표시패널(100)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식으로 구현되거나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(200)에는 도 12 또는 도 13에 도시된 FRC 장치가 내장될 수 있다. 타이밍 콘트롤러(200)는 호스트 시스템(300)으로부터 입력된 I 비트의 디지털 비디오 데이터(RGB)를 J 비트의 디지털 비디오 데이터로 변환하고 FRC 보상값을 더하여 데이터 구동회로(110)에 공급한다. 타이밍 콘트롤러(200)는 호스트 시스템(300)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍 신호를 입력받아 데이터 구동회로(110)와 게이트 구동회로(120)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(120)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동회로(110)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호(SDC)를 포함한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(120)의 동작 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(120)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호(SDC)는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(110)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 구동회로(110) 내에서 디지털 비디오 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(110)의 출력 타이밍과 차지 쉐어링(Charge sharing timing)을 제어한다. 극성제어신호(POL)는 데이터 구동회로(110)로부터 출력되는 데이터전압의 극성 반전 타이밍을 지시한다.

데이터 구동회로(110)는 데이터 타이밍 제어신호(SDC)에 응답하여 타이밍 콘트롤러(200)로부터 입력되는 J 비트의 디지털 비디오 데이터(RGB)를 래치한다. 데이터 구동회로(110)는 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 생성한다. 데이터 구동회로(110)는 극성제어신호(POL)에 응답하여 데이터라인들(102)로 출력되는 데이터전압의 극성을 선택한다. 타이밍 콘트롤러(200)는 극성제어신호(POL)를 이용하여 픽셀 어레이의 극성 인버젼을 제어할 수 있다.

게이트 구동회로(120)는 게이트 타이밍 제어신호(GDC)에 응답하여 데이터전압과 동기되는 게이트펄스를 게이트라인들(104)에 순차적으로 공급한다.

호스트 시스템(300)은 TV 시스템, 홈 시어터 시스템, 개인용 컴퓨터(PC), 방송 수신용 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 폰 시스템(Phone system) 중 어느 하나일 수 있다. 호스트 시스템(300)은 디지털 비디오 데이터(RGB)와 함께 타이밍 신호(Vsync, Hsync, DE, DCLK)를 발생하여 타이밍 콘트롤러(200)에 공급한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

12 : 데이터 동기부 14, 16 : 프레임 카운터
18 : 멀티플렉서 20 : FRC 홀드/스킵 제어부
22 : FRC 패턴 선택부 24 : FRC 보상부
26 : 데이터 인터페이스 송신부 28 : 타이밍 제어신호 발생부
100 : 액정표시패널 110 : 데이터 구동회로
120 : 게이트 구동회로 200 : 타이밍 콘트롤러

Claims (5)

1. FRC 보상값이 기입될 서브픽셀들을 서로 다른 위치의 서브픽셀들로 정의하는 다수의 FRC 패턴들을 선택하여 선택된 FRC 패턴을 바탕으로 하여 소정의 FRC 보상값을 디지털 비디오 데이터에 가산하는 FRC 장치;
   상기 FRC 장치로부터 입력된 디지털 비디오 데이터를 데이터 전압으로 변환하고 상기 데이터 전압의 극성을 미리 설정된 인버젼 방법에 기초하여 반전시키는 데이터 구동회로; 및
   상기 데이터 구동회로로부터 공급되는 데이터전압을 충전하는 픽셀 어레이가 형성된 액정표시패널을 포함하고,
   상기 FRC 장치는,
   프레임 기간을 카운트하고 상기 프레임 기간이 바뀔 때마다 프레임 카운트값을 증가시키고,
   상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음 FRC 패턴으로 변경하되, 특정 시간에 도달할 때 상기 프레임 카운트값을 홀드하거나 스킵하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 차차회 FRC 패턴을 선택하는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 FRC 장치는
   I(I는 6 이상의 양의 정수) 비트의 디지털 비디오 데이터에서 LSB(Least Significant Bit)를 제거하여 J(J는 I 보다 작은 양의 정수) 비트의 디지털 비디오 데이터로 변환하고, J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴에 의해 정의된 서브픽셀에 기입될 데이터에 상기 FRC 보상값을 가산하는 것을 특징으로 하는 액정표시장치.
3. 제 2 항에 있어서,
   상기 FRC 장치는,
   1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하는 프레임 카운터;
   상기 프레임 카운트의 홀드 타이밍과 스킵 타이밍 중 어느 하나를 지시하는 프레임 홀드/스킵 데이터를 입력 받아 FRC 홀드/스킵 동기신호를 발생하는 FRC 홀드/스킵 제어부;
   상기 프레임 카운터로부터 입력되는 프레임 카운트 값에 따라 상기 FRC 패턴들을 선택하는 FRC 패턴 선택부; 및
   상기 J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴이 정의하는 서브픽셀에 기입될 디지털 비디오 데이터에 상기 FRC 보상값을 가산하는 FRC 보상부를 포함하고,
   상기 프레임 카운터는 상기 FRC 홀드/스킵 동기신호에 응답하여 상기 프레임 카운트값을 유지하거나 차차회 값으로 스킵하는 것을 특징으로 하는 액정표시장치.
4. 제 2 항에 있어서,
   상기 FRC 장치는,
   1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하는 제1 프레임 카운터;
   상기 1 프레임 기간이 경과될 때마다 상기 프레임 카운트값을 1씩 누적하되, FRC 홀드/스킵 동기신호에 응답하여 상기 프레임 카운트값을 유지하거나 차차회 값으로 스킵하는 제2 프레임 카운터;
   모드 선택 신호에 응답하여 상기 제1 프레임 카운터로부터 출력된 프레임 카운트 값과, 상기 제2 프레임 카운터로부터 출력된 프레임 카운트 값 중 어느 하나를 선택하는 멀티플렉서;
   상기 프레임 카운트의 홀드 타이밍과 스킵 타이밍 중 어느 하나를 지시하는 프레임 홀드/스킵 데이터를 입력 받아 상기 FRC 홀드/스킵 동기신호를 발생하는 FRC 홀드/스킵 제어부;
   상기 멀티플렉서에 의해 선택된 상기 프레임 카운트 값에 따라 상기 FRC 패턴들을 선택하는 FRC 패턴 선택부; 및
   상기 J 비트의 디지털 비디오 데이터 중에서 상기 선택된 FRC 패턴이 정의하는 서브픽셀에 기입될 디지털 비디오 데이터에 상기 FRC 보상값을 가산하는 FRC 보상부를 포함하는 것을 특징으로 하는 액정표시장치.
5. FRC 보상값이 기입될 서브픽셀들을 서로 다른 위치의 서브픽셀들로 정의하는 다수의 FRC 패턴들을 선택하여 선택된 FRC 패턴을 바탕으로 하여 소정의 FRC 보상값을 디지털 비디오 데이터에 가산하는 단계;
   상기 FRC 보상값이 가산된 디지털 비디오 데이터를 데이터 전압으로 변환하고 상기 데이터 전압의 극성을 미리 설정된 인버젼 방법에 기초하여 반전시켜 액정표시패널의 픽셀 어레이에 공급하는 단계; 를 포함하고,
   상기 FRC 보상값을 디지털 비디오 데이터에 가산하는 단계는,
   프레임 기간을 카운트하고 상기 프레임 기간이 바뀔 때마다 프레임 카운트값을 증가시키는 단계;
   상기 프레임 카운트값에 응답하여 미리 설정된 순서로 다음 FRC 패턴으로 변경하되, 특정 시간에 도달할 때 상기 프레임 카운트값을 홀드하거나 스킵하여 1 프레임 기간 이상 동일한 FRC 패턴을 반복 선택하거나 차차회 FRC 패턴을 선택하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 FRC 방법.

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