KR20150082911A

KR20150082911A - 반도체 장치 및 그 제어 방법

Info

Publication number: KR20150082911A
Application number: KR1020140002433A
Authority: KR
Inventors: 김보영
Original assignee: 삼성전자주식회사
Priority date: 2014-01-08
Filing date: 2014-01-08
Publication date: 2015-07-16
Also published as: US20150194114A1

Abstract

반도체 장치가 제공된다. 반도체 장치는 디스플레이 모듈로부터 수신된 제1 펄스 신호의 펄스를 순차적으로 카운트한 펄스 카운트 신호를 출력하되, 상기 펄스 카운트 신호의 값이 미리 설정된 상한 값에 도달하면 상기 펄스 카운트 신호를 리셋하는 펄스 카운트 유닛; 상기 펄스 카운트 신호의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호를 생성하는 마스크 펄스 신호 생성 유닛; 상기 제1 펄스 신호와 상기 마스크 펄스 신호에 대해 논리 곱(AND) 연산을 수행하는 논리 연산 유닛; 및 상기 논리 연산 유닛으로부터 출력된 신호를 보정하여, 상기 제1 펄스 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호를 생성하는 펄스 신호 생성 유닛을 포함하고, 상기 제2 펄스 신호의 펄스 레이트(pulse rate)는 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다.

Description

반도체 장치 및 그 제어 방법{SEMICONDUCTOR DEVICE AND METHOD FOR CONTROLLING THE SAME}

본 발명은 반도체 장치 및 그 제어 방법에 관한 것이다.

디스플레이 장치의 해상도가 증가함에 따라 디스플레이 장치에 표시하기 위한 멀티미디어 데이터 또는 이미지 데이터의 크기는 크게 증가하는 추세에 있다. 이에 따라, 이러한 데이터들을 처리하기 위한 입출력 오버헤드가 증가할 뿐 아니라, 입출력 작업으로 인한 전력 소모가 매우 커지고 있다. 전력 소모의 증가는 특히 모바일 기기에 있어서는 모바일 기기의 성능에 큰 영향을 미치기 때문에, 고용량의 멀티미디어 데이터 또는 이미지 데이터를 효율적으로 처리하고, 불필요한 데이터 입출력을 방지해야 할 필요성이 요구된다.

미국공개특허 제2009-0023482호는 동영상 컨텐츠를 재생하는 휴대 정보 단말을 개시하고 있다.

본 발명이 해결하려는 과제는 디스플레이 장치에서 재생할 컨텐츠의 속성에 기초하여 디스플레이 컨트롤러의 클럭 신호를 컨텐츠 적응적으로(content adaptive) 동작시키기 위한 반도체 장치를 제공하는 것이다.

본 발명이 해결하려는 다른 과제는 디스플레이 장치에서 재생할 컨텐츠의 속성에 기초하여 디스플레이 컨트롤러의 클럭 신호를 컨텐츠 적응적으로 동작시키기 위한 반도체 장치 제어 방법을 제공하는 것이다.

본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 디스플레이 모듈로부터 수신된 제1 펄스 신호의 펄스를 순차적으로 카운트한 펄스 카운트 신호를 출력하되, 펄스 카운트 신호의 값이 미리 설정된 상한 값에 도달하면 펄스 카운트 신호를 리셋하는 펄스 카운트 유닛; 펄스 카운트 신호의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호를 생성하는 마스크 펄스 신호 생성 유닛; 제1 펄스 신호와 마스크 펄스 신호에 대해 논리 곱(AND) 연산을 수행하는 논리 연산 유닛; 및 논리 연산 유닛으로부터 출력된 신호를 보정하여, 제1 펄스 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호를 생성하는 펄스 신호 생성 유닛을 포함하고, 제2 펄스 신호의 펄스 레이트(pulse rate)는 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다.

상기 디스플레이 모듈은 LCD(Liquid Crystal Display) 모듈을 포함하고, 상기 제1 펄스 신호는 상기 LCD 모듈로부터 수신되는 TE(Tearing Effect) 신호를 포함할 수 있다.

상기 제2 펄스 신호의 펄스 레이트는 상기 제1 펄스 신호의 펄스 레이트와 같거나 더 낮을 수 있다.

상기 상한 값은 상기 제1 펄스 신호의 펄스 레이트와 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트에 대한 비율을 기초로 계산될 수 있다.

상기 상한 값은 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트가 변경됨에 따라 재계산되어, 상기 펄스 카운트 유닛에 직접 입력될 수 있다.

상기 제2 펄스 신호는 상기 디스플레이 모듈을 제어하는 디스플레이 콘트롤러의 트리거 신호로서 동작할 수 있다.

상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 외부 메모리에 접근할 수 있다.

상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 상기 외부 메모리에 저장된 이미지 프레임을 리드(read)하여 상기 디스플레이 모듈에 전송할 수 있다.

상기 디스플레이 콘트롤러와 상기 디스플레이 모듈은 MIPI(Mobile Industry Processor Interface) 방식의 DSI(Display Serial Interface)에 의해 인터페이스할 수 있다.

상기 펄스 카운트 유닛은 상기 제1 펄스 신호의 펄스의 라이징 에지(rising edge)에서 상기 펄스를 카운트할 수 있다.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 디스플레이 모듈로부터 수신된 제1 펄스 신호의 펄스 레이트(pulse rate)를 감소시켜 제2 펄스 신호를 생성하는 펄스 신호 제어 유닛; 제1 펄스 신호의 펄스 레이트와 외부 메모리에 저장된 멀티미디어 데이터의 프레임 레이트에 대한 비율을 계산하여, 펄스 신호 제어 유닛의 동작을 제어하는 프로세싱 유닛; 및 멀티미디어 데이터를 디스플레이 모듈에 제2 펄스 신호의 펄스 레이트로 전송하는 디스플레이 콘트롤러를 포함하고, 제2 펄스 신호의 펄스 레이트는 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다.

상기 펄스 신호 제어 유닛, 상기 프로세싱 유닛 및 상기 디스플레이 콘트롤러는 하나의 시스템 온 칩(System on Chip)으로 구현될 수 있다.

상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 상기 외부 메모리에 접근할 수 있다.

상기 과제를 해결하기 위한 본 발명의 반도체 장치 제어 방법의 일 실시예는, 디스플레이 모듈로부터 제1 펄스 신호를 수신하고, 제1 펄스 신호의 펄스를 순차적으로 카운트한 펄스 카운트 신호를 출력하되, 펄스 카운트 신호의 값이 미리 설정된 상한 값에 도달하면 펄스 카운트 신호를 리셋하고, 펄스 카운트 신호의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호를 생성하고, 제1 펄스 신호와 상기 마스크 펄스 신호에 대해 논리 곱(AND) 연산을 수행하고, 논리 곱 연산이 수행된 신호를 보정하여, 제1 펄스 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호를 생성하는 것을 포함하고, 제2 펄스 신호의 펄스 레이트(pulse rate)는 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다.

상기 제2 펄스 신호를 상기 디스플레이 모듈을 제어하는 디스플레이 콘트롤러에 제공하는 것을 더 포함하고, 상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 외부 메모리에 접근할 수 있다.

상기 상한 값은 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트가 변경됨에 따라 재계산될 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 개략도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 나타낸 개략도이다.
도 4는 디스플레이 컨트롤러의 클럭 신호가 컨텐츠 적응적으로(content adaptive) 변환되는 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 나타낸 개략도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 나타낸 개략도이다.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치 제어 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치 제어 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 13은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 제1 소자가 제2 소자에 "직접 연결" 또는 "직접 접속"된다는 것은, 제1 소자와 제2 소자 사이에 다른 소자가 개재되지 않음을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 개략도이다.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 펄스 카운트 유닛(10), 마스크 펄스 신호 생성 유닛(20), 논리 연산 유닛(30) 및 펄스 신호 생성 유닛(40)을 포함하는 펄스 신호 제어 유닛(1)을 포함할 수 있다.

펄스 신호 제어 유닛(1)은 제1 펄스 신호(5)를 제2 펄스 신호(13)로 변환할 수 있다. 구체적으로, 펄스 신호 제어 유닛(1)은 제1 펄스 신호(5)의 펄스 레이트(pulse rate)를 감소시켜 제2 펄스 신호(13)를 생성할 수 있다. 제1 펄스 신호(5)는 일정한 주기를 갖는 복수의 펄스를 포함할 수 있고, 도 2를 같이 참조하면, 펄스 신호 제어 유닛(1)을 포함하는 컴퓨팅 시스템(100)과 상호 접속되는 디스플레이 모듈(200), 예컨대 제1 펄스 신호 생성부(220)로부터 생성되어 컴퓨팅 시스템(100)으로 전송될 수 있다. 본 발명의 몇몇의 실시예에서, 디스플레이 모듈(200)은 LCD(Liquid Crystal Display) 모듈을 포함할 수 있고, 제1 펄스 신호(5)는 상기 LCD 모듈로부터 수신되는 TE(Tearing Effect) 신호를 포함할 수 있다. 여기서, TE 신호는 디스플레이 모듈(200)에서 발생할 수 있는 이미지 티어링(image tearing) 문제를 방지하기 위해 디스플레이 모듈(200)에서 생성되어 컴퓨팅 시스템(100)에 제공되는 펄스 신호일 수 있다. 제2 펄스 신호(13)는 제1 펄스 신호(5)의 펄스 레이트와 같거나 더 낮은 펄스 레이트를 갖는 펄스 신호로서, 디스플레이 모듈(200)을 제어하는 디스플레이 콘트롤러(110)의 클럭 신호 또는 트리거 신호로서 이용될 수 있다.

펄스 카운트 유닛(10)은 제1 펄스 신호(5)의 펄스를 순차적으로 카운트한 펄스 카운트 신호(7)를 출력한다. 여기서, 펄스 카운트 신호(7)의 값은 제1 펄스 신호(5)의 펄스를 순차적으로 카운트한 카운트 값(예컨대, 3 개의 펄스를 카운트 한 경우 '3'이라는 카운트 값)을 나타낼 수 있다. 한편, 펄스 카운트 유닛(10)은 펄스 카운트 신호(7)의 값이 미리 설정된 상한 값(3)에 도달하면 펄스 카운트 신호(7)를 리셋할 수 있다. 즉, 펄스 카운트 유닛(10)은 제1 펄스 신호(5)의 펄스를 카운트하다가, 카운트 값이 상한 값(3)에 도달하게 되면 카운트 값을 리셋(예컨대, '0'으로 설정)하여 펄스를 다시 카운트할 수 있다. 본 발명의 몇몇의 실시예에서, 상한 값(3)은 컴퓨팅 시스템(100)에서 계산되거나, 컴퓨팅 시스템(100)의 외부로부터 제공받을 수 있으며, 도 1에 도시된 바와 같이, 상한 값(3)은 펄스 카운트 유닛(10)에 입력될 수 있다.

마스크 펄스 신호 생성 유닛(20)은 펄스 카운트 유닛(10)에서 출력된 펄스 카운트 신호(7)를 입력받아, 펄스 카운트 신호(7)에서 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호(9)를 생성한다. 예를 들어, 펄스 카운트 신호(7)의 카운트 값이 '0', '1', '2', '0', '1', '2'로 출력된 경우, 마스크 펄스 신호(9)는 펄스 카운트 신호(7)의 카운트 값이 '0'인 구간에서만 세트(set) 또는 어서트(assert)된 펄스를 갖는다. 즉, 마스크 펄스 신호(9)는 제1 펄스 신호(5) 상의 특정 구간에 포함되는 복수의 펄스 중 일부를 제거하기 위한 것이다. 예컨대, 펄스 카운트 신호(7)의 카운트 값이 '0', '1', '2', '0', '1', '2'로 출력된 경우, 펄스 카운트 신호(7)의 카운트 값이 '0'인 구간만을 선택하는 것은 곧 제1 펄스 신호(5)에서 연속된 3 개의 펄스 중에서 첫번째 펄스만을 선택하는 것을 의미한다.

논리 연산 유닛(30)은 논리 연산 유닛(30)에 직접 입력되는 제1 펄스 신호(5)와 마스크 펄스 신호 생성 유닛(20)에서 출력된 마스크 펄스 신호(9)에 대해 논리 곱(AND) 연산을 수행한다. 논리 연산 유닛(30)으로부터 출력된 신호는 펄스 폭이 일정하지 않거나, 클럭 신호 또는 트리서 신호로 사용하기에 충분하지 않을 수 있으므로, 펄스 신호 생성 유닛(40)은 이를 보정하여, 제1 펄스 신호(5)의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호(13)를 생성한다. 이렇게 생성된 제2 펄스 신호(13)는 상술한 바와 같이, 디스플레이 모듈(200)을 제어하는 디스플레이 콘트롤러(110)의 클럭 신호 또는 트리거 신호로서 이용될 수 있으며, 제2 펄스 신호(13)의 펄스 레이트는 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다.

도 2를 참조하면, 상기 펄스 신호 제어 유닛(1)을 포함하는 컴퓨팅 시스템(100)은 디스플레이 모듈(200)과 상호 접속되어 있다.

컴퓨팅 시스템(100)은 펄스 신호 제어 유닛(1), 디스플레이 콘트롤러(110), 인터페이스(120) 및 프로세싱 유닛(130)을 포함한다. 펄스 신호 제어 유닛(1)은 상술한 바와 같이, 디스플레이 모듈(200)로부터 수신된 제1 펄스 신호(5)의 펄스 레이트를 감소시켜 제2 펄스 신호(13)를 생성한다. 프로세싱 유닛(130)은 제1 펄스 신호(5)의 펄스 레이트와 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터의 프레임 레이트에 대한 비율을 계산하여, 펄스 신호 제어 유닛(1)의 동작을 제어한다. 디스플레이 콘트롤러(110)는 인터페이스(120)를 통해 상기 멀티미디어 데이터를 디스플레이 모듈(200)에 제2 펄스 신호(13)의 펄스 레이트로 전송한다. 상술한 바와 같이, 제2 펄스 신호(13)의 펄스 레이트는 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일할 수 있다. 본 발명의 몇몇의 실시예에서, 디스플레이 콘트롤러(110)와 디스플레이 모듈(200)은 MIPI(Mobile Industry Processor Interface) 방식의 DSI(Display Serial Interface)에 의해 인터페이스할 수 있다.

한편, 디스플레이 모듈(200)은 디스플레이 패널(210), 제1 펄스 신호 생성부(220), 이미지 버퍼(230) 및 메모리(240)를 포함한다. 디스플레이 패널(210)은 상기 멀티미디어 데이터를 시각적으로 표시하는 것으로, 예를 들어, LCD 패널일 수 있다. 제1 펄스 신호 생성부(220)는 디스플레이 모듈(200)의 하드웨어 특성에 의존적인 제1 펄스 신호, 예컨대, 이미지 티어링을 방지하기 위한 TE 신호를 생성한다. 컴퓨팅 시스템(100)으로부터 제공된 멀티미디어 데이터는 이미지 버퍼(230) 및 메모리(240)를 거쳐 디스플레이 패널(210)에 표시된다.

도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 나타낸 개략도이다.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치는 펄스 카운트 유닛(10), 마스크 펄스 신호 생성 유닛(20), 논리 연산 유닛(30) 및 펄스 신호 생성 유닛(40)을 포함하는 펄스 신호 제어 유닛(1)을 포함할 수 있으나, 본 발명의 제1 실시예와 다른 점은, 펄스 신호 제어 유닛(1)이 디스플레이 콘트롤러(110)의 일부로서 구현될 수 있다는 점이다. 다시 말해서, 본 발명의 제1 실시예에서는, 디스플레이 콘트롤러(110)를 구동하는 클럭 신호 또는 트리거 신호가 되는 제2 펄스 신호(13)를 디스플레이 콘트롤러(110) 외부의 펄스 신호 제어 유닛(1)으로부터 제공받았지만, 본 발명의 제2 실시예에서는, 디스플레이 콘트롤러(110)가 디스플레이 모듈(200), 예컨대, 제1 펄스 신호 생성부(220)로부터 제1 펄스 신호(5)를 직접 입력받은 후, 디스플레이 콘트롤러(110)의 내부에서 제1 펄스 신호(5)를 제2 펄스 신호(13)로 변환한다는 점에서 차이점이 있다.

도 4는 디스플레이 컨트롤러의 클럭 신호가 컨텐츠 적응적으로(content adaptive) 변환되는 개념을 설명하기 위한 도면이다.

도 4를 참조하면, 제1 펄스 신호(5)는 예컨대 60 Hz의 펄스 신호라고 가정할 수 있다. 이러한 경우, 디스플레이 모듈(200)에서 멀티미디어 데이터를 재생시키기 위해, 종래에는 디스플레이 콘트롤러(110)가 디스플레이 모듈(200)로부터 제공받은 제1 펄스 신호(5), 예컨대, LCD 모듈로부터 제공받은 TE 신호에 따라 디스플레이 모듈(200)에 이미지 데이터를 60 Hz로 제공한다. 그런데 이런 방식에서 발생될 수 있는 문제점은, 멀티미디어 데이터가 60 Hz로 갱신될 필요가 없는 경우, 즉, 멀티미디어 데이터의 프레임 레이트가 60 Hz에 미치지 못하는 경우에도 디스플레이 콘트롤러(110)가 일률적으로 이미지 데이터를 60 Hz로 디스플레이 모듈(200)에 제공하기 때문에 필요 이상의 과도한 데이터 입출력 오버헤드가 발생하고, 이에 따른 불필요한 전력 소모가 발생될 수 있다는 점이다. 이를 방지하기 위해, 본 발명의 다양한 실시예에 따른 반도체 장치는 디스플레이 컨트롤러(110)의 클럭 신호, 즉, 제1 펄스 신호(5)를 컨텐츠 적응적으로 동작시켜, 데이터 입출력 처리량을 감소시킬 수 있다.

구체적으로, 제2 펄스 신호(5)의 펄스 레이트는 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일하게 되도록 낮추어질 수 있다. 예를 들어, 30 Hz의 멀티미디어 데이터를 재생하는 경우 제2 펄스 신호(13a)의 펄스 레이트는 30 Hz가 되도록 조정되고, 20 Hz의 멀티미디어 데이터를 재생하는 경우 제2 펄스 신호(13b)의 펄스 레이트는 20 Hz가 되도록 조정될 수 있다. 이에 따라, 제2 펄스 신호(13a)의 펄스 간격(t1)은 제1 펄스 신호(5)의 펄스 간격의 2 배, 제2 펄스 신호(13b)의 펄스 간격(t2)은 제1 펄스 신호(5)의 펄스 간격의 3 배가 될 수 있다. 이러한 조정 작업은 본 발명의 다양한 실시예에 따른 반도체 장치의 펄스 신호 제어 유닛(1)을 통해 제1 펄스 신호의 펄스 중 일부를 스킵(skip)함으로써 수행될 수 있다.

도 5는 본 발명의 제1 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.

도 5를 참조하면, 제1 펄스 신호(5)는 t1 시간 동안 2 개의 펄스를 갖는 신호이다. 상술한 바와 같이, 펄스 카운트 유닛(10)은 제1 펄스 신호(5)의 펄스를 순차적으로 카운트하되, 카운트한 값이 상한 값(3)에 도달하면 축적된 카운트 값을 리셋하고 다시 제1 펄스 신호(5)의 펄스를 순차적으로 카운트한다. 펄스 카운트 유닛(10)에 입력되는 상한 값(3)이 '1'이고, 펄스 카운트 유닛(10)이 펄스를 '0'부터 카운트 한다고 가정하면, 도 5에서 알 수 있는 바와 같이, 펄스 카운트 신호(7)의 카운트 값은 '0', '1'을 반복하게 될 것이다. 본 발명의 몇몇의 실시예에서, 상한 값(3)은 제1 펄스 신호(5)의 펄스 레이트와 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터의 프레임 레이트에 대한 비율을 기초로 계산될 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 펄스 카운트 유닛(10)은 제1 펄스 신호(5)의 펄스의 라이징 에지(rising edge)에서 펄스를 카운트할 수 있으나, 펄스를 카운트하는 시점은 이에 한정되는 것은 아니다.

다음으로, 제1 펄스 신호(5)의 t1 시간 동안의 2 개의 펄스 중에서, '1'에 대응하는 펄스를 스킵하기 위해, 마스크 펄스 신호 생성 유닛(20)을 통해 마스크 펄스 신호(9)를 생성할 수 있다. 상술한 바와 같이, 마스크 펄스 신호(9)는 펄스 카운트 신호(7)의 카운트 값이 '0'인 구간에서만 세트 또는 어서트된 펄스를 갖으며, 이는 곧 제1 펄스 신호(5)에서 t1 시간 동안의 연속된 2 개의 펄스 중에서 첫번째 펄스만을 선택하는 것을 의미한다. 이에 따라, 제1 펄스 신호(5)의 펄스 레이트는 1/2 로 감소되었음을 알 수 있다.

그 후, 디스플레이 컨트롤러(110)에 클럭 신호 또는 트리거 신호로서 사용하기 위한 제2 펄스 신호(13)를 궁극적으로 생성하기 위해, 마스크 펄스 신호(9)에 대해 제1 펄스 신호(5)와의 논리 곱(AND) 연산을 수행하고, 펄스 신호 생성 유닛(40)을 이용하여 펄스 폭을 보정하여, 제1 펄스 신호(5)보다 낮은 펄스 레이트를 갖고, 제1 펄스 신호(5)의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호(13)를 생성한다. 도 5에서 알 수 있는 바와 같이, t1 시간 동안, 제1 펄스 신호(5)의 펄스는 2 개인 반면, 제2 펄스 신호(13)의 펄스는 1 개임을 알 수 있다. 또한, 만일 제1 펄스 신호(5)가 60 Hz의 펄스 레이트를 가졌다면, 변환된 제2 펄스 신호(13)는 30 Hz의 펄스 레이트를 가지게 됨을 알 수 있다.

도 6은 본 발명의 제1 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.

도 6을 참조하면, 제1 펄스 신호(5)는 t2 시간 동안 3 개의 펄스를 갖는 신호이다. 펄스 카운트 유닛(10)에 입력되는 상한 값(3)이 '2'이고, 펄스 카운트 유닛(10)이 펄스를 '0'부터 카운트 한다고 가정하면, 도 6에서 알 수 있는 바와 같이, 펄스 카운트 신호(7)의 카운트 값은 '0', '1', '2'를 반복하게 될 것이다.

다음으로, 제1 펄스 신호(5)의 t2 시간 동안의 3 개의 펄스 중에서, '1','2'에 대응하는 펄스를 스킵하기 위해, 마스크 펄스 신호 생성 유닛(20)을 통해 마스크 펄스 신호(9)를 생성할 수 있다. 상술한 바와 같이, 마스크 펄스 신호(9)는 펄스 카운트 신호(7)의 카운트 값이 '0'인 구간에서만 세트 또는 어서트된 펄스를 갖으며, 이는 곧 제1 펄스 신호(5)에서 t2 시간 동안의 연속된 3 개의 펄스 중에서 첫번째 펄스만을 선택하는 것을 의미한다. 이에 따라, 제1 펄스 신호(5)의 펄스 레이트는 1/3 로 감소되었음을 알 수 있다.

그 후, 디스플레이 컨트롤러(110)에 클럭 신호 또는 트리거 신호로서 사용하기 위한 제2 펄스 신호(13)를 궁극적으로 생성하기 위해, 마스크 펄스 신호(9)에 대해 제1 펄스 신호(5)와의 논리 곱(AND) 연산을 수행하고, 펄스 신호 생성 유닛(40)을 이용하여 펄스 폭을 보정하여, 제1 펄스 신호(5)보다 낮은 펄스 레이트를 갖고, 제1 펄스 신호(5)의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호(13)를 생성한다. 도 6에서 알 수 있는 바와 같이, t2 시간 동안, 제1 펄스 신호(5)의 펄스는 3 개인 반면, 제2 펄스 신호(13)의 펄스는 1 개임을 알 수 있다. 또한, 만일 제1 펄스 신호(5)가 60 Hz의 펄스 레이트를 가졌다면, 변환된 제2 펄스 신호(13)는 20 Hz의 펄스 레이트를 가지게 됨을 알 수 있다.

도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 나타낸 개략도이다.

도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는 제2 펄스 신호의 펄스 레이트로 외부 메모리에 접근할 수 있다. 구체적으로, 디스플레이 모듈(200)로부터 수신된 제1 펄스 신호(5)는 펄스 신호 제어 유닛(1)에 의해 제2 펄스 신호(13)로 변환되어 디스플레이 콘트롤러(110)에 제공될 수 있고, 디스플레이 콘트롤러(110)는 제2 펄스 신호(13)의 펄스 레이트로 외부 메모리(300)에 저장된 멀티미디어 데이터(310)를 구성하는 이미지 프레임을 리드(read)하여 디스플레이 모듈(200)에 전송할 수 있다. 멀티미디어 데이터(310)가 60 Hz로 갱신될 필요가 없는 경우, 즉, 멀티미디어 데이터(310)의 프레임 레이트가 60 Hz에 미치지 못하는 경우에도 디스플레이 콘트롤러(110)가 일률적으로 이미지 데이터를 60 Hz로 외부 메모리로부터 리드하고, 이것을 디스플레이 모듈(200)에 제공하는 것은 필요 이상의 과도한 데이터 입출력 오버헤드를 발생시키고, 이에 따른 불필요한 전력 소모를 발생시킬 수 있다. 이를 방지하기 위해, 본 발명의 다양한 실시예에 따른 반도체 장치는 디스플레이 컨트롤러(110)의 클럭 신호, 즉, 제1 펄스 신호(5)를 컨텐츠 적응적으로 동작시켜, 디스플레이 컨트롤러(110)가 외부 메모리(300)에 접근하는 회수를 줄임으로써 데이터 입출력 처리량을 감소시킬 수 있다.

도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 나타낸 개략도이다.

도 8을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치는 하나의 시스템 온 칩(System on Chip)으로 구현될 수 있다. 구체적으로, 펄스 신호 제어 유닛(1), 디스플레이 콘트롤러(110) 및 프로세싱 유닛(130)은 시스템 온 칩 내의 내부 버스, 예컨대 AXI(AMBA Advanced eXtensible Interface) 프로토콜에 따르는 버스를 통해 상호 연결될 수 있다. 또한, 본 발명의 몇몇의 실시예에서. 상기 시스템 온 칩은 모바일 단말기에 탑재되는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다. 본 발명의 몇몇의 실시예에서, 상기 시스템 온 칩은 인터페이스(120), 3D 유닛(140), MSYS 유닛(150) 및 CODEC 유닛(160) 등을 더 포함할 수 있으며, 디스플레이 모듈(200)과 외부 메모리(300)에 접속되도록 구현될 수 있다.

도 9는 본 발명의 제1 실시예에 따른 반도체 장치 제어 방법을 설명하기 위한 흐름도이다.

도 9를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치 제어 방법은 소프트웨어 측면과 하드웨어 측면으로 나누어 수행될 수 있다. 먼저, 소프트웨어 측면에서, 컴퓨팅 시스템(100)의 프로세싱 유닛(130)은 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터(310)의 프레임 레이트를 분석한다(단계 S501). 본 발명의 몇몇의 실시예에서, 멀티미디어 데이터(310)는, 예를 들어, 컴퓨팅 시스템(100)에 접속된 외부 메모리(300) 또는 HDD(Hard Disk Drive) 및 SSD(Solid State Drive)에 저장되어 있을 수 있다. 프로세싱 유닛(130)은 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터(310)의 프레임 레이트와 디스플레이 모듈(200)에서 생성된 제1 펄스 신호(5)의 펄스 레이트를 기초로, 펄스 카운트의 상한 값(3)을 계산한다(단계 S503). 계산된 상한 값(3)과 제1 펄스 신호(5)는 펄스 제어 신호 유닛(1)의 펄스 카운트 유닛(10)에 직접 입력될 수 있다.

다음으로, 하드웨어 측면에서, 펄스 카운트 유닛(10)은 제1 펄스 신호(5)의 펄스를 순차적으로 카운트한 펄스 카운트 신호(7)를 출력하되(단계 S505), 펄스 카운트 신호(5)의 값이 미리 설정된 상한 값(3)에 도달하였는지 판단한다(단계 S507). 만일, 펄스 카운트 신호(5)의 값이 미리 설정된 상한 값(3)에 도달하지 않았다면 펄스 카운트 신호(5)의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호(9)를 생성하고(단계 S509), 펄스 카운트 신호(5)의 값이 미리 설정된 상한 값(3)에 도달하였다면 펄스 카운트 신호(7)를 리셋한다(단계 S511). 다음으로, 제1 펄스 신호(5)와 마스크 펄스 신호(9)에 대해 논리 곱(AND) 연산을 수행하고(단계 S513), 논리 곱 연산이 수행된 신호를 보정하여, 제1 펄스 신호(5)의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호(13)를 생성한다. 이와 같이, 제1 펄스 신호(5)를 멀티미디어 데이터(310)를 기반으로 컨텐츠 적응적으로 제2 펄스 신호(13)로 변환하는 작업을 하드웨어로 처리함으로써, 컴퓨팅 시스템(100)의 프로세싱 유닛(130)의 작업 로드를 경감시킬 수 있다.

도 10은 본 발명의 제5 실시예에 따른 반도체 장치가 제1 펄스 신호를 제2 펄스 신호로 변환하는 것을 설명하기 위한 도면이다.

도 10을 참조하면, 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터(310)의 프레임 레이트가 변경되는 경우, 상한 값(3)을 재계산하여 멀티미디어 데이터(310)의 프레임 레이트에 부합하는 제2 펄스 신호(13)를 생성한다. 구체적으로, 기존의 멀티미디어 데이터(310)의 프레임 레이트에 따라 펄스 카운트 유닛(10)에 입력되는 상한 값(3)이 '2'이고, 펄스 카운트 유닛(10)이 펄스를 '0'부터 카운트 한다고 가정하면, 도 10에서 알 수 있는 바와 같이, 펄스 카운트 신호(7)의 카운트 값은 '0', '1', '2'를 반복하게 될 것이다. 다음으로, 제1 펄스 신호(5)의 t3 시간 동안의 3 개의 펄스 중에서, '1', '2'에 대응하는 펄스를 스킵하기 위해, 마스크 펄스 신호 생성 유닛(20)을 통해 마스크 펄스 신호(9)를 생성할 수 있다. 이에 따라, 제1 펄스 신호(5)의 펄스 레이트는 1/3 로 감소될 수 있다.

그 후, 멀티미디어 데이터(310)의 프레임 레이트가 변경되면, 프로세싱 유닛(130)은 변경된 프레임 레이트를 기초로 상한 값(3)을 재계산할 수 있다. 구체적으로, 변경한 멀티미디어 데이터(310)의 프레임 레이트에 따라 펄스 카운트 유닛(10)에 입력되는 상한 값(3)이 '1'이고, 펄스 카운트 유닛(10)이 펄스를 '0'부터 카운트 한다고 가정하면, 도 10에서 알 수 있는 바와 같이, 펄스 카운트 신호(7)의 카운트 값은 '0', '1'을 반복하게 될 것이다. 다음으로, 제1 펄스 신호(5)의 t4 시간 동안의 2 개의 펄스 중에서, '1'에 대응하는 펄스를 스킵하기 위해, 마스크 펄스 신호 생성 유닛(20)을 통해 마스크 펄스 신호(9)를 생성할 수 있다. 이에 따라, 제1 펄스 신호(5)의 펄스 레이트는 1/2 로 감소될 수 있다.

이에 따라, 도 10에서 알 수 있는 바와 같이, t3 시간 동안, 제1 펄스 신호(5)의 펄스는 3 개인 반면, 제2 펄스 신호(13)의 펄스는 1 개이고, t4 시간 동안, 제1 펄스 신호(5)의 펄스는 2 개인 반면, 제2 펄스 신호(13)의 펄스는 1 개임을 알 수 있다. 또한, 만일 제1 펄스 신호(5)가 60 Hz의 펄스 레이트를 가졌다면, 변환된 제2 펄스 신호(13)는 20 Hz와 30 Hz의 펄스 레이트를 순차적으로 가지게 됨을 알 수 있다. 이렇게 재계산된 상한 값(3)은 펄스 카운트 유닛(10)에 직접 입력될 수 있다.

도 11은 본 발명의 제5 실시예에 따른 반도체 장치 제어 방법을 설명하기 위한 흐름도이다.

도 11을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치 제어 방법은 소프트웨어 측면과 하드웨어 측면으로 나누어 수행될 수 있다. 먼저, 소프트웨어 측면에서, 컴퓨팅 시스템(100)의 프로세싱 유닛(130)은 디스플레이 모듈(200)에서 재생될 멀티미디어 데이터(310)의 프레임 레이트를 분석한 후(단계 S601), 멀티미디어 데이터(310)의 프레임 레이트와 디스플레이 모듈(200)에서 생성된 제1 펄스 신호(5)의 펄스 레이트를 기초로, 제1 펄스 카운트 상한 값(3a)을 계산한다(단계 S603). 계산된 제1 펄스 카운트 상한 값(3a)과 제1 펄스 신호(5)는 펄스 제어 신호 유닛(1)의 펄스 카운트 유닛(10)에 직접 입력될 수 있다. 다음으로, 하드웨어 측면에서, 제1 펄스 카운트 상한 값(3a)을 이용하여 제1 펄스 신호(5)를 필터링하여(단계 S609), 제2 펄스 신호(13)를 생성할 수 있다(단계 S611).

그 후, 멀티미디어 데이터(310)의 프레임 레이트가 변경되면, 다시 소프트웨어 측면에서, 컴퓨팅 시스템(100)의 프로세싱 유닛(130)은 디스플레이 모듈(200)에서 변경된 멀티미디어 데이터(310)의 프레임 레이트를 분석한 후(단계 S605), 변경된 멀티미디어 데이터(310)의 프레임 레이트와 디스플레이 모듈(200)에서 생성된 제1 펄스 신호(5)의 펄스 레이트를 기초로, 제2 펄스 카운트 상한 값(3b)을 재계산한다(단계 S607). 재계산된 제2 펄스 카운트 상한 값(3b)과 제1 펄스 신호(5)는 펄스 제어 신호 유닛(1)의 펄스 카운트 유닛(10)에 직접 입력될 수 있다. 다음으로, 하드웨어 측면에서, 제2 펄스 카운트 상한 값(3b)을 이용하여 제1 펄스 신호(5)를 필터링하여(단계 S613), 제3 펄스 신호를 생성할 수 있다(단계 S615).

상술한 본 발명의 다양한 실시예에 따르면, 예를 들어, 멀티미디어 데이터가 60 Hz로 갱신될 필요가 없는 경우, 즉, 멀티미디어 데이터의 프레임 레이트가 60 Hz에 미치지 못하는 경우에, 디스플레이 콘트롤러(110)가 일률적으로 이미지 데이터를 60 Hz로 디스플레이 모듈(200)에 제공하거나, 외부 메모리로부터 리드하는 것을 방지하여, 입출력 오버헤드를 감소시키고, 불필요한 전력 소모를 방지할 수 있다는 이점이 있다. 또한, 이러한 작업을 시스템 온 칩을 비롯한 하드웨어로 구현함으로써, 컴퓨팅 시스템(100)의 프로세싱 유닛(130)의 작업 로드를 경감시킬 수 있다.

이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 12는 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.

도 12를 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.

제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.

제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.

인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.

기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.

전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.

도 13은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.

도 13을 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.

중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.

중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.

인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.

주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 주 기억 장치(640)의 일부 구성요소로 제공될 수 있다.

보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.

이외에도, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 펄스 신호 제어 유닛 3: 상한 값
3a: 제1 펄스 카운트 상한 값 3b: 제2 펄스 카운트 상한 값
5: 제1 펄스 신호 7: 펄스 카운트 신호
9: 마스크 펄스 신호 10: 펄스 카운트 유닛
11: 논리 연산 결과 신호 13, 13a, 13b: 제2 펄스 신호
20: 마스크 펄스 신호 생성 유닛 30: 논리 연산 유닛
40: 펄스 신호 생성 유닛 100: 컴퓨팅 시스템
110: 디스플레이 콘트롤러 120: 인터페이스
130: 프로세싱 유닛 140: 3D 유닛
150: MSYS 유닛 160: CODEC 유닛
200: 디스플레이 모듈 210: 디스플레이 패널
220: 제1 펄스 신호 생성부 230: 이미지 버퍼
240: 메모리 300: 외부 메모리
310: 멀티미디어 데이터 400: 모바일 SoC

Claims

디스플레이 모듈로부터 수신된 제1 펄스 신호의 펄스를 순차적으로 카운트한 펄스 카운트 신호를 출력하되, 상기 펄스 카운트 신호의 값이 미리 설정된 상한 값에 도달하면 상기 펄스 카운트 신호를 리셋하는 펄스 카운트 유닛;
상기 펄스 카운트 신호의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호를 생성하는 마스크 펄스 신호 생성 유닛;
상기 제1 펄스 신호와 상기 마스크 펄스 신호에 대해 논리 곱(AND) 연산을 수행하는 논리 연산 유닛; 및
상기 논리 연산 유닛으로부터 출력된 신호를 보정하여, 상기 제1 펄스 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호를 생성하는 펄스 신호 생성 유닛을 포함하고,
상기 제2 펄스 신호의 펄스 레이트(pulse rate)는 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일한 반도체 장치.
제1항에 있어서,
상기 상한 값은 상기 제1 펄스 신호의 펄스 레이트와 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트에 대한 비율을 기초로 계산되는 반도체 장치.
제2항에 있어서,
상기 상한 값은 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트가 변경됨에 따라 재계산되어, 상기 펄스 카운트 유닛에 직접 입력되는 반도체 장치.
제1항에 있어서,
상기 제2 펄스 신호는 상기 디스플레이 모듈을 제어하는 디스플레이 콘트롤러의 트리거 신호로서 동작하는 반도체 장치.
제4항에 있어서,
상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 외부 메모리에 접근하는 반도체 장치.
제5항에 있어서,
상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 상기 외부 메모리에 저장된 이미지 프레임을 리드(read)하여 상기 디스플레이 모듈에 전송하는 반도체 장치.
디스플레이 모듈로부터 수신된 제1 펄스 신호의 펄스 레이트(pulse rate)를 감소시켜 제2 펄스 신호를 생성하는 펄스 신호 제어 유닛;
상기 제1 펄스 신호의 펄스 레이트와 외부 메모리에 저장된 멀티미디어 데이터의 프레임 레이트에 대한 비율을 계산하여, 상기 펄스 신호 제어 유닛의 동작을 제어하는 프로세싱 유닛; 및
상기 멀티미디어 데이터를 상기 디스플레이 모듈에 상기 제2 펄스 신호의 펄스 레이트로 전송하는 디스플레이 콘트롤러를 포함하고,
상기 제2 펄스 신호의 펄스 레이트는 상기 멀티미디어 데이터의 프레임 레이트와 동일한 반도체 장치.
제7항에 있어서,
상기 펄스 신호 제어 유닛, 상기 프로세싱 유닛 및 상기 디스플레이 콘트롤러는 하나의 시스템 온 칩(System on Chip)으로 구현되는 반도체 장치.
디스플레이 모듈로부터 제1 펄스 신호를 수신하고,
상기 제1 펄스 신호의 펄스를 순차적으로 카운트한 펄스 카운트 신호를 출력하되, 상기 펄스 카운트 신호의 값이 미리 설정된 상한 값에 도달하면 상기 펄스 카운트 신호를 리셋하고,
상기 펄스 카운트 신호의 리셋된 구간에 대응하는 펄스를 갖는 마스크 펄스 신호를 생성하고,
상기 제1 펄스 신호와 상기 마스크 펄스 신호에 대해 논리 곱(AND) 연산을 수행하고,
상기 논리 곱 연산이 수행된 신호를 보정하여, 상기 제1 펄스 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제2 펄스 신호를 생성하는 것을 포함하고,
상기 제2 펄스 신호의 펄스 레이트(pulse rate)는 상기 디스플레이 모듈에서 재생될 멀티미디어 데이터의 프레임 레이트와 동일한 반도체 장치 제어 방법.
제9항에 있어서,
상기 제2 펄스 신호를 상기 디스플레이 모듈을 제어하는 디스플레이 콘트롤러에 제공하는 것을 더 포함하고,
상기 디스플레이 콘트롤러는 상기 제2 펄스 신호의 펄스 레이트로 외부 메모리에 접근하는 반도체 장치 제어 방법.