CN105677271A - 多个双向显示器驱动器集成电路的链以及显示器 - Google Patents

Abstract

本发明提供一种多个双向显示器驱动器集成电路(DIC)的链以及显示器。所述链具有开端和末端，所述链包括多个DIC，所述多个DIC中的每一个包括：直接数据输入端；中继数据输入端和中继数据输出端。所述多个DIC中的每一个被配置为将在所述直接数据输入端处接收的数据与在所述中继数据输入端处接收的比特流组合以形成组合数据，并且通过所述中继数据输出端传输所述组合数据。

Description

多个双向显示器驱动器集成电路的链以及显示器

相关申请的交叉引用

本申请要求2014年12月4日递交的名称为“ARELAY-BASEDBIDIRECTIONALDISPLAYINTERFACE(基于中继的双向显示器接口)”的美国临时申请No.62/087,770的优先权和权益，其全部内容通过引用合并于此。

技术领域

根据本发明的实施例的一个或多个方面涉及显示设备中的数据传输，并且更具体地涉及在显示设备中用于将多个反向数据流组合为一个的系统。

背景技术

显示设备可以被构建为具有时序控制器(TCON)，时序控制器将高速率(例如，视频)数据发送至显示面板处的源板上的驱动器集成电路(DIC)。除了在“正向”方向上发送的视频数据之外，反向数据也可以由DIC发送至TCON。这种反向数据可以承载例如来自嵌入在显示面板中的传感器(例如，触摸传感器或光学传感器)的信息。反向数据的数据速率可以比正向数据的数据速率低(例如，十分之一)。

例如，在全双工或半双工系统中，将单个正向链路用作双向链路可能导致正向链路的近端串扰(NEXT)，并且反之亦然。专用反向通道(每个DIC一个)的使用可能导致需要向系统添加迹线、连接器和线缆，并且可能因此增加成本。向源板添加将来自所有低速反向链路的数据进行集合并以高速将所集合的数据发送回TCON的芯片也可能增加成本，并增加复杂度。

因此，需要用于将反向数据从多个DIC传输至TCON的成本效益好的系统。

发明内容

根据本发明的实施例，提供一种多个双向显示器驱动器集成电路(DIC)的链，多个DIC以链连接，链具有开端和末端，多个DIC中的每一个包括：直接数据输入端；中继数据输入端；以及中继数据输出端，多个DIC中的每一个被配置为：将在直接数据输入端处接收的数据与在中继数据输入端处接收的比特流组合以形成组合数据，并且通过中继数据输出端传输组合数据。

在一个实施例中，多个DIC中的第一DIC处于链的开端，并且第一DIC的中继数据输入端被布线为接收处于第一逻辑电平的比特流。

在一个实施例中，多个DIC中的第一DIC被配置为在第一DIC的中继数据输出端处传输数据字的流，每个数据字具有n个比特，n是链中DIC的数量。

在一个实施例中，传输包括：针对每个数据字中的第一比特，重新传输在DIC的直接数据输入端处接收的比特；以及针对每个数据字中剩余的n-1个比特，重新传输在DIC的中继数据输入端处接收的n-1个对应比特。

在一个实施例中，第一比特在每个数据字内的位置对应于第一DIC在链内的位置。

在一个实施例中，多个DIC中的每一个进一步包括正向数据输入端。

在一个实施例中，多个DIC中的每一个进一步包括反向数据时钟，并且多个DIC中的每一个被配置为使DIC的反向数据时钟与嵌入在DIC的正向数据输入端处接收的正向数据信号中的时钟信号同步。

在一个实施例中，多个DIC中的每一个被配置为在上电时：当在中继数据输入端处接收的比特流是处于第一逻辑电平的比特流时，等待。

在一个实施例中，第一逻辑电平是逻辑1。

在一个实施例中，多个DIC中的每一个被配置为在上电时：当在中继数据输入端处接收的比特流是处于不同于第一逻辑电平的第四逻辑电平的比特流时，传输数据字的流，每个数据字具有n个比特，n是链中的DIC的数量，每个数据字中的第一比特处于第二逻辑电平，并且每个数据字中剩余的n-1个比特处于不同于第二逻辑电平的第三逻辑电平。

在一个实施例中，多个DIC中的每一个被配置为在当中继数据输入端处接收的比特流是处于第一逻辑电平的比特流时等待之后，并且在在中继数据输入端处接收的比特流不再是处于第一逻辑电平的比特流之后：在DIC的中继数据输出端处传输数据字的流，每个数据字中的n-1个比特等于在中继数据输入端处接收的对应比特，并且每个数据字中剩余的一个比特被设置为不同于第一逻辑电平的第二逻辑电平。

在一个实施例中，这一个比特在每个数据字内的位置对应于在中继数据输入端处接收的比特流中的第一比特位置，第一比特位置邻近于在中继数据输入端处接收的比特流中的跃变。

在一个实施例中，第二逻辑电平是逻辑0。

在一个实施例中，所有DIC是相同的。

在一个实施例中，多个DIC中的每一个的中继数据输入端是串行数据输入端。

在一个实施例中，多个DIC中的每一个的中继数据输出端是串行数据输出端。

根据本发明的实施例，提供一种显示器，包括：包括多个传感器的显示面板；时序控制器(TCON)；以及以链连接的多个双向显示器驱动器集成电路(DIC)，链具有开端和末端，多个DIC中的每一个包括：连接至多个传感器中的一个的直接数据输入端；中继数据输入端；以及中继数据输出端，多个DIC中的一个的中继数据输出端连接至TCON，多个DIC中的每一个被配置为：将在直接数据输入端处接收的数据与在中继数据输入端处接收的比特流组合以形成组合数据，并且通过中继数据输出端传输组合数据。

在一个实施例中，多个DIC中的第一DIC被配置为在第一DIC的中继数据输出端处传输数据字的流，每个数据字具有n个比特，n是链中DIC的数量。

在一个实施例中，传输包括：针对每个数据字中的第一比特，重新传输在DIC的直接数据输入端处接收的比特；以及针对每个数据字中剩余的n-1个比特，重新传输在DIC的中继数据输入端处接收的n-1个对应比特。

根据本发明的实施例，提供一种包括时序控制器(TCON)和多个驱动器集成电路(DIC)的显示器，多个DIC中的每一个包括：直接数据输入端；中继数据输入端；中继数据输出端；以及用于进行以下操作的装置：将在直接数据输入端处接收的数据与在中继数据输入端处接收的比特流组合以形成组合数据，并且通过中继数据输出端传输组合数据。

附图说明

参考说明书、权利要求书和附图，本发明的这些和其他的特征和优点会被领会和理解，附图中：

图1是根据本发明实施例的显示器的框图；

图2是根据本发明实施例的DIC的框图；

图3是根据本发明实施例的形成中继链的一部分的两个DIC的框图；

图4是根据本发明实施例的中继链中的四个DIC的时序图；

图5是根据本发明实施例的DIC的电路的框图；

图6是根据本发明实施例的初始化序列的流程图；

图7是根据本发明实施例的显示器的框图；以及

图8是根据本发明实施例的显示器的框图。

具体实施方式

以下结合附图阐述的具体描述旨在描述根据本发明提供的基于中继的双向显示器接口的示例性实施例，并不意在表示本发明可以被构建或利用的仅有形式。该描述结合示出的实施例阐述本发明的特征。然而，可以理解的是，相同或等同的功能和结构可以通过也意在被包含在本发明的精神和范围内的不同实施例来实现。如本文中其它地方指出的，相同的元件标记意在指示相同的元件或特征。

参见图1，在一个实施例中，多个DIC被链在一起以形成一个或多个中继链，其中例如每个中继链4个DIC。在该实施例中，反向数据在显示面板中的多条8比特宽的并行总线110上流动至多个对应的驱动器集成电路(DIC)115。

在每个中继链中，中继链中的第一DIC(即，在该链开始处的DIC)将其从显示面板接收的数据重新传输至中继链中的下一DIC。然后，链中的第二DIC将其从显示面板接收的数据与其从第一DIC接收的数据进行交织，并且将组合数据流传输至链中的第三DIC。类似地，链中的每个后续DIC将其从显示面板接收的数据与其从链中的前一DIC接收的数据进行交织，并且将组合数据流传输至链中的下一DIC，或者(如果其是链中的最后一个DIC，即中继链末端的DIC，则)传输至TCON。由DIC从显示面板直接接收的反向数据在这里称为“直接数据”，并且每个DIC(除了第一DIC)从链中在其之前的DIC接收的数据在这里称为“中继数据”。

例如，图1中编号为1至4的四个DIC(这里称为DIC1、DIC2、DIC3和DIC4)是一个中继链的一部分。DIC可以是基本上相同的集成电路，各自具有串行输入端、串行输出端和并行输入端。因为DIC1处于端部，所以DIC1的串行输入端未连接至数据源。DIC1从显示面板接收直接数据，将其串行化，并且将其传输至DIC2。DIC2在其串行输入端上从DIC1接收中继数据，并且DIC2还在其并行输入总线上从显示面板接收直接数据。DIC2将来自显示面板的(串行化的)直接数据与其从DIC1接收的(串行)中继数据进行交织，并且将组合(即，交织)数据流传输至DIC3。然后，DIC3以类似的方式继续，将其在其并行输入端处接收的直接收据与其从DIC2接收的中继数据进行交织，并将其传输至DIC4，并且DIC4将其在其并行输入端处接收的直接数据与其从DIC3接收的中继数据进行交织，并且将组合数据流传输至TCON。

在图1中示出的一个实施例中，TCON具有两条线缆130，TCON通过这两条线缆130分别从显示面板的左侧和显示面板的右侧接收反向数据。显示器的每侧具有两个源板，每个源板具有4个DIC。每个源板上的DIC形成各自的中继链，从而在左侧存在通过左线缆130向TCON传输数据的两个中继链，并且在右侧存在通过右线缆130向TCON传输数据的两个中继链。每条线缆130可以以R的总数据速率(例如以比特/秒测量)承载反向数据。

在图1的实施例中，并行总线110中每条总线的8条导线中的每一条以R/64的数据速率将反向数据传输至相应的DIC115，从而由每个DIC通过并行输入端接收的总反向数据速率是R/8。来自每个源板的总反向数据速率则是R/4，并且来自显示器的每一侧(每侧具有两个源板)的总反向数据速率是R/2。

正如本领域技术人员会理解的，图1中示出的数量和比率仅仅是为了说明性目的，并且在一些实施例中可以与图1中示出的那些不同。例如，显示面板中的数据总线的宽度不一定是8，而可以更大或更小，并且在一种情况下，总线可以具有1的宽度(即，它们可以是串行连接)。类似地，DIC之间沿着链的连接不一定是串行连接(即，宽度为1的总线)，而可以是用于同时传输不止1比特的并行连接。每个中继链可以存在多于或少于四个的DIC，并且每个TCON可以存在多于或少于四个的中继链。

参见图2，在一个实施例中，每个DIC在被称为FWRX的正向数据输入端(图1中未示出)处接收正向数据。在该输入端处接收的正向数据可以被用作“嵌入式时钟”源，即其可以被用作同步源，以在每个DIC中从该同步源产生将中继数据传输至下一个DIC或TCON的时钟(或“反向数据时钟”)。例如，参见图3，在一个实施例中，DIC中的时钟和数据恢复(CDR)电路恢复正向数据时钟(FLRXCLK)，并且正向数据时钟在分频器电路310中被分频，以形成用于该DIC的本地反向数据时钟(或者“物理层”时钟或“PHY”时钟)320。分频器电路可以以整数进行分频(使用例如二进制计数器或环形计数器)，或者可以以有理数进行分频(例如，使用分数锁相环)。在其他实施例中，正向数据时钟可以代之以由整数或有理分数进行倍频(例如，以锁相环或分数锁相环)，以形成可以比正向数据时钟更高频率的反向数据时钟。

在每个DIC中，反向数据时钟可以被用于给反向链路发射器(RLTX)330中的被传输数据计时。由于DIC中的反向数据时钟全部处于相同频率(因为全部正向链路都连接至相同的TCON)，所以显示系统中的全部反向链路发射器330也处于相同频率，虽然它们可能处于不同相位。对于第NDIC(可以被称为DIC(N))，从第(N-1)DIC(可以被称为DIC(N-1))接收的反向链路串行信号处于DIC(N-1)的反向数据时钟域加上信道传播时间延迟。为了在DIC(N)处正确地接收这些数据，DIC(N)的本地反向时钟的相位可以被校准，例如使用相位插值器(PI)335和相位校准(PCAL)状态机340进行校准，以使反向链路接收器(RLRX)345以所接收眼睛的中心对进来的中继数据进行采样。然后，采样的中继数据被传送至DIC(N)的反向数据时钟的内部反向数据时钟(即，PHY时钟)域，在该域中，所采样的中继数据与从显示面板接收的直接数据(或者“来自DRV的数据”)分时复用(例如，交织)，并且随后通过反向链路发射器端口重新传输。

在图1的实施例中，反向数据引脚RLTX和RLRX能够以R/2的数据速率传输并接收。图4示出中继链中的DIC1、DIC2、DIC3、DIC4的RLRX和RLTX引脚处的数据模式。反向中继数据包括串行数据字流(例如由串行数据字流组成)，其中每个数据字包含每个DIC一个比特。链中的每个DIC具有指定的位置标号，并以数据字内的该指定时隙或位置将其数据放置在反向链路上。例如，在图4的实施例中，DIC1将数据放置在每个数据字的第四比特中，DIC2将数据放置在每个数据字的第三比特中，DIC3将数据放置在每个数据字的第二比特中，并且DIC4将数据放置在每个数据字的第一比特中。如以下进一步具体描述，指定的标号由DIC在初始化序列期间自动检测。

参见图5，在中继数据传输开始之前，各个DIC电路被初始化，以使每个DIC检测其在链内的位置，使得其随后可以利用每个反向数据字内的对应时隙或比特位置。中继链中的DIC依次被初始化，从DIC1至DIC4。在初始化被特定DIC完成之前，初始化状态机(或者“初始化块”)545将RLTX输出保持为高(通过断言图5中的init_not_complete(初始化未完成)信号)，即其传输一连串1。链中的下一DIC当在其中继数据输入端(RLRX)处接收到1的数据流时(即，在其接收第一逻辑电平的比特流时，第一逻辑电平是逻辑1)等待。DIC1的RLRX输入端连接至(例如，作为硬接线的结果)电压源，例如连接至逻辑低电平。结果，在启动时，DIC1在其中继数据输入端处接收恒定的0的数据流。这向作为中继链中的第一DIC的DIC1发送信号，并且DIC1立即启动初始化过程(同时链中的剩余DIC等待)。DIC1选择数据字内的一位置来分配给其本身，并且然后开始传输数据字流，其中的每个数据字在分配的位置处为0，并且每个数据字的剩余位置由1组成。在这个阶段，位置的选择可以是任意的。在图1、图4和图5的示例中(对于每个中继链中具有4个DIC的实施例)，DIC1然后传输具有3个1和1个0的串行字，例如“1110”。在图5的实施例中，在init_not_complete为高时，输出(RLTX)保持为高，而与init_in_progress(初始化正在进行)的状态无关。换言之，即使反向数据被复用器(mux)选择，其在输出端处还是被OR门屏蔽。在一个实施例中，8:1串行器的输出在初始化正在进行时被强制为1。在另一个示例中，图5的电路通过将OR门从复用器的输入端0移动至输入端1来修改。以这种方式，在DIC的初始化未完成时，输出OR将RLTX强制为高，以使在DIC内部进行的事不干扰输出。在初始化完成之后，RLTX未被屏蔽(init_not_complete为低)，并且然后环形计数器可以在8:1串行器输出(被强制为1，因为init_in_progress仍旧为高)和通过RLRX进入DIC的任何信号之间做出选择。

在DIC2的RLRX输入从1的数据流改变为其中模式“1110”重复的数据流时，DIC2的中继输入经历每个中继数据字两次跃变(从低到高，然后从高到低)。然后，DIC2可以在相位校准(PCAL)状态机的控制之下将接收的跃变中的一个或两个用作相位参考来执行相位校准。例如，相位校准状态机可以逐步地改变中继数据接收器采样器520的相位，直到接收的数据流具有多一个1或少一个1(例如，接收到“011110”、“0110”模式)，并且然后将相位调回1/2周期，以使采样点位于所接收中继数据的眼睛的中心。在另一个实施例中，可以使用包括交叉裁剪器(或“采样器”或“时控比较器”)的时钟和数据恢复电路，交叉裁剪器(或“采样器”或“时控比较器”)与数据采样器异相90度地对接收的中继数据进行采样，并提供连续的相位反馈控制。在又一个实施例中，全部DIC可以被编程为在启动之后的某一时间段内传输交替的1和0(即半速率时钟)，并且链中除了第一DIC之外的每个DIC可以在该时间段期间执行相位校准。一旦相位校准时间逝去，每个DIC就可以开始传输1的数据流，直到初始化序列的剩余部分完成。

在DIC1传输(并且DIC2接收)模式“1110”时，这给DIC2指示：(i)链中的前一DIC已经完成其初始化，并且(ii)其分配的比特位置在中继字中的哪里。在图4的示例中，这是每个数据字的第三比特。然后，DIC2用0代替第三比特的位置(即，在每个中继字中与其分配的比特位置相对应的位置)处的1，并且将数据流(现在被修改为“1100”)重新传输至下一DIC，即传输至DIC3。类似地，DIC3用0代替每个中继字中与其分配的数据位置相对应的位置处的1，并且将数据流(现在被修改为“1000”)重新传输至下一DIC，即传输至DIC4。

因为信号在DIC之间的传播时间可能不是中继数据时钟周期的整数倍，所以每个DIC内的电路可以以两个时钟域操作，一个是具有被调节以从中继链中的前一DIC接收中继数据的相位的时钟，而另一个是由嵌入在正向数据中的正向数据时钟形成的本地反向数据时钟。如果中继数据时钟通过将正向数据时钟除以整数来形成，则其可以与正向数据时钟相位同步。时钟域可以例如通过深度先进先出(FIFO)电路被桥接。

参见图5，在一个实施例中，每个DIC包括示出的电路。中继数据接收器采样器520使用由相位插值器525形成的相移时钟对接收的数据进行采样。用于桥接时钟域的电路(或者“跨越”电路)530将接收的中继数据传输至触发电路532。针对输出的中继数据流，复用器535或者选择接收的中继数据或者选择接收的直接数据(来自连接至并行总线的串行器540)。在初始化正在进行时，信号init_in_progress和信号init_not_complete保持为高，促使DIC在RLTX输出端处传输1的数据流。

初始化块545接收所接收的中继数据流。在初始化块545检测到包括一个或多个0(即，DIC不再接收1的数据流，因为前一DIC已经完成其初始化)的模式时，其识别被分配给正在初始化的DIC的时隙，其利用1和例如3个0(如图5所示)来初始化循环移位寄存器550，这个1处于循环移位寄存器550中与分配给该DIC的比特位置(例如，DIC接收所接收的中继数据字中的第一个0的比特位置之前的比特位置)相对应的位置处。移位寄存器的总长度可以是中继链中DIC的数量，即共享相同反向通道的DIC的数量。在操作中，循环移位寄存器550中循环的1在每个数据字一个比特期间开关复用器535，以使在该比特期间，串行化的直接反向数据的比特被插入在正被传输的中继数据流中。

一旦循环移位寄存器550被初始化，则对于初始化时间段的剩余部分，DIC在其分配的比特位置中传输0(这个功能在图5中未示出)。

参见图6，在一个实施例中，每个DIC的初始化序列如所示的那样进行。在上电之后，在动作610，DIC传输1的数据流，以使链中的下一DIC等待。如果在动作615DIC确定正在接收0的数据流，则该DIC是链中的第一个DIC，并且在动作620中，该DIC绕开相位校准过程，并且例如留下被设置为默认设置的相位插值器。然后，该DIC开始传输中继数据字“1110”，其中0表示分配给DIC1的比特位置。

如果在动作615DIC确定不在接收0的数据流，则在动作625该DIC确定其是否正在接收1的数据流，并且如果是，则在动作630中，只要这种情况继续(即，在前一DIC完成其初始化时)，该DIC就等待。一旦该DIC不再接收1的数据流，则在动作635中，该DIC确定其相位校准(在RLRX处一接收到跃变就开始)是否完成，并且在动作640中等待，直到其相位校准完成。然后在动作645中，该DIC找出所接收的中继数据中的“10”跃变，记住(例如，通过循环移位寄存器550的合适的初始化)该1(比特对“10”的1)的位置，在该模式中使用0代替1，并且在其RLTX输出端处重新传输修改的模式。

每个DIC可以在上电时启动一定时器，并且在确保链中的全部DIC有时间完成初始化过程的适当的时间量逝去之后，其可以开始传输中继数据。

本领域技术人员会理解的是，在不改变本发明实施例的操作原理的情况下，实施方式的某些方面可以根据这里描述的示例性实施例中的那些方面进行改变。例如，0和1的比特值可以在各种组合中反相。例如，DIC1的中继数据输入端可以被硬接线至1而不是硬接线至0，并且DIC1可以在检测到其正在接收1的数据流之后开始传输模式“0001”而不是传输“1110”。作为另一个示例，链中在第一个DIC之后的每个DIC不需要将直接邻近于分配给链中前一DIC的比特位置的比特位置分配给其本身，而可以将还没分配给DIC的任意比特位置分配给其本身。

每个DIC可以使用关于该系统的信息通过一个或多个不同的方法来配置。这种信息被硬接线在芯片中(即，在制造时制作芯片的永久接线的一部分)、存储在固件中(例如，在芯片上的非易失性一次写入或可重写的存储器中)、存储在易失性存储器中(例如，在上电之后被写入DIC中的一个或多个寄存器)、硬接线到其上安装芯片的印刷电路板中、或者在上电之后初始化期间被DIC发现。例如，如描述，每个DIC可以在初始化期间发现其在中继链中的位置。作为另一个示例，如上所述，印刷电路板上的布线可以识别中继链中的第一个DIC。类似地，每个DIC可以使用关于链中DIC的数量(DIC可以根据其在初始化期间接收到的比特序列的长度而发现)的信息通过上述方法中的一个来配置。正向数据时钟与反向数据时钟的比率可以被编程到DIC中的一个或多个寄存器中或被硬接线在DIC中。

在图1的配置中，最右中继链中的最后一个DIC通过两条线缆(源板之间的线缆和源板之一与TCON之间的线缆)以及TCON与最右中继链之间的源板上的相对长的迹线来驱动TCON的输入。这可能限制了DIC电路的设计并增加成本。在一些实施例中，可以避免驱动这么长的传输线路的需要。例如，参见图7，在一个实施例中，中继链可以不是简单地由一个源板上的DIC组成。在图7的实施例中，第一源板710和第二源板720都在显示器的右侧，并都连接至TCON。第一源板710更远离TCON。最接近TCON的两个DIC740、750是在两条相应中继链中的最后一个DIC。两条相应中继链中的最后一个DIC中的每一个只通过第二源板720上的相对短的迹线并通过第二源板720和TCON之间的线缆来驱动TCON上的输入。中继链中的每条中的剩余DIC可以例如是如图7所示的交替DIC。

在图8中示出的另一个实施例中，中继链包括8个DIC，两个源板810、820中的每一个上有四个。第一源板上的最后一个DIC后跟着第二源板上的第一个DIC。几条8比特宽并行总线中每一条的导线中的每条导线上的数据速率是R/128，以使来自显示器右侧的总反向数据速率是R/2。

本发明的实施例具有各种特征和益处。在一些实施例中，因为全部DIC的时钟通过正向链路被频率锁定为TCON时钟(即，正向数据时钟)，所以频率捕获对反向链路可能不是必须的。仅相位捕获可以通过相位校准(PCAL)算法利用相位插值和状态机来执行，以使反向链路接收器数据眼睛相对于源自正向链路(接着源自TCON时钟)的DIC时钟置于中心。

在一些实施例中，全部DIC至DIC反向链路是短的且点对点的，并且RLRX可以是简单且低功率的接收器。如上面提及，循环“1”电平的简单循环移位寄存器可以被用于在来自RLRX的中继数据和来自DRV的直接数据之间进行复用。作为数据中继的结果，链中的最终DIC(例如，DIC4)物理上更接近TCON，并且反向中继数据速率可以是R/2(或者依赖于实施例和每个DIC的期望反向数据速率而较低)。因此，在链中的最终DIC和TCON之间，反向链路中的信号质量可以较高(高于例如正向链路中的信号质量)，这导致较正向链路更简单的电路设计。在一些实施例中，RLTX使用电压模式驱动器来设计以使其仅在数据跃变期间耗费功率，这与其他方法相比降低了系统功耗。

可以理解，尽管这里可以使用词语“第一”、“第二”、“第三”等来描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应当受限于这些词语。这些词语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来。因此，以下所讨论的第一元件、部件、区域、层或部分可以被命名为第二元件、部件、区域、层或部分，而不超出本发明构思的精神和范围。

为了易于描述，这里可以使用空间上相对的词语，例如“下面”、“下方”、“下”、“之下”、“上方”和“上”等，来描述如图中所示的一个元件或特征与另一元件或特征或其它元件或特征的关系。应当理解，这种空间上相对的词语旨在除图中描绘的定向之外还包含处于使用中或操作中的设备的不同定向。例如，如果图中的设备翻转，则被描述为在其它元件或特征“下方”或“下面”或“之下”的元件就会被定向为位于其它元件或特征“上方”。因此，示例性词语“下方”和“之下”可以包含上方和下方的定向。设备可以以其它方式定向(例如，旋转90度或以其它定向)，并且应当对这里使用的空间上相对的描述语言进行相应的解释。另外，也可以理解，当提及一层位于两层“之间”时，该层可以是这两层之间仅有的层，或者也可以存在一个或多个中间层。

这里所使用的术语的目的仅在于描述特定的实施例，并不意在限制本发明构思。如这里使用，词语“基本上”、“大约”及类似词语被用作近似的词语而不是用作程度的词语，并且旨在考虑会被本领域技术人员认可的测量值或计算值的固有偏差。如这里使用，词语“主要部件”是指构建组合物重量至少一半的部件，并且词语“主要部分”在应用到多个项目时，是指项目的至少一半。

这里所使用的单数形式“一”和“该”同样意在包括复数形式，除非上下文清楚地给出其它指示。进一步可以理解，词语“包括”和/或“包含”在本说明书中使用时指明存在所陈述的特征、整体、步骤、操作、元件、和/或部件，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。这里所使用的词语“和/或”包括所列出的相关联项目中的一个或多个的任意或所有组合。诸如“至少一个”的表述在位于元素的列表之前时，修改元素的整个列表，而不修改该列表中的单个元素。另外，在描述本发明构思的实施例时，“可以”的使用指的是“本发明的一个或多个实施例”。同样，词语“示例性”指的是示例或例示。如这里使用，词语“使用”可以被考虑为与词语“利用”同义。

可以理解，当提及一元件或层位于另一元件或层“上”、“连接至”、“联接至”或“邻近于”另一元件或层时，该元件或层可以直接位于其它元件或层上或者直接连接至、联接至或邻近于其它元件或层，或者可以存在一个或多个中间元件或层。相反，当提及一元件或层“直接位于”另一元件或层“上”或者“直接连接至”或“直接联接至”或“紧邻”另一元件或层时，不存在中间元件或层。

根据这里描述的本发明实施例的显示器的电子或电气设备和/或任意其他相关设备或部件可以利用任意适合的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，这些设备的各个部件可以被形成在一个集成电路(IC)芯片或分立的IC芯片上。另外，这些设备的各个部件可以被实现在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上或形成在一个衬底上。另外，这些设备的各个部件可以是在一个或多个计算设备中的一个或多个处理器上运行、执行计算机程序指令并与其他系统部件交互以执行这里描述的各个功能的进程或线程。计算机程序指令被存储在可以使用标准存储器设备在计算设备中实现的存储器中，标准存储器设备诸如是例如随机存取存储器(RAM)。计算机程序指令还可以被存储在其他永久性计算机可读介质中，诸如例如，CD-ROM或闪存驱动器等。同样，在不超出本发明示例性实施例的精神和范围的情况下，本领域技术人员会认识到各种计算设备的功能可以被组合或集成到单个计算设备中，或者特定计算设备的功能可以横跨一个或多个其他计算设备而分布。

虽然这里已具体描述并示出基于中继的双向显示器接口的示例性实施例，但是许多修改例和变形例对于本领域技术人员来说是显而易见的。因此，可以理解的是，根据本发明原理构建的基于中继的双向显示器接口可以以这里具体描述之外的方式被体现。本发明还被限定在所附权利要求及其等同物中。

Claims (20)

1.一种多个双向显示器驱动器集成电路的链，所述多个双向显示器驱动器集成电路以所述链连接，所述链具有开端和末端，所述多个双向显示器驱动器集成电路中的每一个包括：

直接数据输入端；

中继数据输入端；以及

中继数据输出端，

所述多个双向显示器驱动器集成电路中的每一个被配置为：

将在所述直接数据输入端处接收的数据与在所述中继数据输入端处接收的比特流组合以形成组合数据，并且

通过所述中继数据输出端传输所述组合数据。

2.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的第一双向显示器驱动器集成电路处于所述链的开端，并且所述第一双向显示器驱动器集成电路的中继数据输入端被布线为接收处于第一逻辑电平的比特流。

3.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的第一双向显示器驱动器集成电路被配置为在所述第一双向显示器驱动器集成电路的中继数据输出端处传输数据字的流，每个数据字具有n个比特，n是所述链中双向显示器驱动器集成电路的数量。

4.根据权利要求3所述的链，其中所述传输包括：

针对每个数据字中的第一比特，重新传输在所述双向显示器驱动器集成电路的直接数据输入端处接收的比特；以及

针对每个数据字中剩余的n-1个比特，重新传输在所述双向显示器驱动器集成电路的中继数据输入端处接收的n-1个对应比特。

5.根据权利要求4所述的链，其中所述第一比特在每个数据字内的位置对应于所述第一双向显示器驱动器集成电路在所述链内的位置。

6.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的每一个进一步包括正向数据输入端。

7.根据权利要求6所述的链，其中所述多个双向显示器驱动器集成电路中的每一个进一步包括反向数据时钟，并且所述多个双向显示器驱动器集成电路中的每一个被配置为使该双向显示器驱动器集成电路的反向数据时钟与嵌入于在该双向显示器驱动器集成电路的正向数据输入端处接收的正向数据信号中的时钟信号同步。

8.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的每一个被配置为在上电时：

当在所述中继数据输入端处接收的比特流是处于第一逻辑电平的比特流时，

等待。

9.根据权利要求8所述的链，其中所述第一逻辑电平是逻辑1。

10.根据权利要求8所述的链，其中所述多个双向显示器驱动器集成电路中的每一个被配置为在上电时：

当在所述中继数据输入端处接收的比特流是处于不同于所述第一逻辑电平的第四逻辑电平的比特流时，

传输数据字的流，每个数据字具有n个比特，n是所述链中双向显示器驱动器集成电路的数量，每个数据字中的第一比特处于第二逻辑电平，并且每个数据字中剩余的n-1个比特处于不同于所述第二逻辑电平的第三逻辑电平。

11.根据权利要求8所述的链，其中所述多个双向显示器驱动器集成电路中的每一个被配置为在当所述中继数据输入端处接收的比特流是处于所述第一逻辑电平的比特流时等待之后，并且在在所述中继数据输入端处接收的比特流不再是处于所述第一逻辑电平的比特流之后：

在该双向显示器驱动器集成电路的中继数据输出端处传输数据字的流，每个数据字的n-1个比特等于在所述中继数据输入端处接收的对应比特，并且每个数据字中剩余的一个比特被设置为不同于所述第一逻辑电平的第二逻辑电平。

12.根据权利要求11所述的链，其中所述一个比特在每个数据字内的位置对应于在所述中继数据输入端处接收的比特流中的第一比特位置，所述第一比特位置邻近于在所述中继数据输入端处接收的比特流中的跃变。

13.根据权利要求11所述的链，其中所述第二逻辑电平是逻辑0。

14.根据权利要求1所述的链，其中所有所述双向显示器驱动器集成电路是相同的。

15.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的每一个的中继数据输入端是串行数据输入端。

16.根据权利要求1所述的链，其中所述多个双向显示器驱动器集成电路中的每一个的中继数据输出端是串行数据输出端。

17.一种显示器，包括：

包括多个传感器的显示面板；

时序控制器；以及

以链连接的多个双向显示器驱动器集成电路，所述链具有开端和末端，所述多个双向显示器驱动器集成电路中的每一个包括：

连接至所述多个传感器中的一个的直接数据输入端；

中继数据输入端；以及

中继数据输出端，

所述多个双向显示器驱动器集成电路中的一个的中继数据输出端连接至所述时序控制器，

所述多个双向显示器驱动器集成电路中的每一个被配置为：

将在所述直接数据输入端处接收的数据与在所述中继数据输入端处接收的比特流组合以形成组合数据，并且

通过所述中继数据输出端传输所述组合数据。

18.根据权利要求17所述的显示器，其中所述多个双向显示器驱动器集成电路中的第一双向显示器驱动器集成电路被配置为在所述第一双向显示器驱动器集成电路的中继数据输出端处传输数据字的流，每个数据字具有n个比特，n是所述链中双向显示器驱动器集成电路的数量。

19.根据权利要求18所述的显示器，其中所述传输包括：

针对每个数据字中的第一比特，重新传输在所述双向显示器驱动器集成电路的直接数据输入端处接收的比特；以及

针对每个数据字中剩余的n-1个比特，重新传输在所述双向显示器驱动器集成电路的中继数据输入端处接收的n-1个对应比特。

20.包括时序控制器和多个双向显示器驱动器集成电路的显示器，所述多个双向显示器驱动器集成电路中的每一个包括：

直接数据输入端；

中继数据输入端；

中继数据输出端；以及

用于进行以下操作的装置：

将在所述直接数据输入端处接收的数据与在所述中继数据输入端处接收的比特流组合以形成组合数据，并且

通过所述中继数据输出端传输所述组合数据。