KR102005962B1 - 디스플레이 드라이버 집적회로 및 그것의 디스플레이 데이터 처리 방법 - Google Patents

디스플레이 드라이버 집적회로 및 그것의 디스플레이 데이터 처리 방법 Download PDF

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Abstract

본 발명에 따른 디스플레이 드라이버 집적회로는 외부 클록에 응답하여 홀수번째 라인의 제 1 픽셀 데이터를 입력 받고 내부 클록에 응답하여 상기 제 1 픽셀 데이터를 출력하는 제 1 라인 버퍼, 상기 외부 클록에 응답하여 짝수번째 라인의 제 2 픽셀 데이터를 입력 받고 상기 내부 클록에 응답하여 상기 제 2 픽셀 데이터를 출력하는 제 2 라인 버퍼, 2 픽셀 데이터 단위로 디스플레이 데이터를 입력 받아 상기 제 1 및 제 2 픽셀 데이터를 출력하는 라인 버퍼 제어기, 상기 제 1 라인 버퍼로부터 출력된 제 1 픽셀 데이터와 상기 제 2 라인 버퍼로부터 출력된 제 2 픽셀 데이터를 병합하는 데이터 병합기, 및 상기 병합된 픽셀 데이터를 처리하는 이미지 데이터 처리 블록을 포함하고, 상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 느리다.

Description

디스플레이 드라이버 집적회로 및 그것의 디스플레이 데이터 처리 방법{DISPLAY DRIVER INTEGRATED CIRCUIT AND DISPLAY DATA PROCESSING METHOD THEREOF}
본 발명은 디스플레이 드라이버 집적회로 및 그것의 디스플레이 데이터 처리 방법에 관한 것이다.
최근 HDTV급의 초고해상도 디스플레이 모듈(display module)을 탑재한 스마트폰의 출현으로 모바일 디스플레이의 트렌드는 OLED 및 LTPS-LCD 기술을 이용한 WVGA급(800x1280) 또는 Full HD급(1080x1920) 이상의 초고해상도 모바일DDI(display driver IC)의 개발이 요구되고 있다. 이러한 초고해상도 모바일 디스플레이 구동에 의한 소비 전류 감소, 제품 발열 감소 및 AP(application processor)의 부하 감소를 목적으로 DDI에 저전력 구동에 대한 여러 가지 해결책을 요구하고 있다.
또한, 최근 디스플레이 시스템 환경에서는 모바일 AP로부터 HSSI(high speed serial interface)를 통해 DDI 및 CIS(CMOS Image Sensor) 등으로 입/출력되는 데이터량이 Full HD 규격과 같은 초고해상도 대응을 위하여 매우 크게 증가하여, 이에 대응을 위하여 고속(high speed) 구동 능력 향상이 요구되고 있다.
본 발명의 목적은 고속이면서 집적화에 유리한 디스플레이 드라이버 집적 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는 외부 클록에 응답하여 홀수번째 라인의 제 1 픽셀 데이터를 입력 받고 내부 클록에 응답하여 상기 제 1 픽셀 데이터를 출력하는 제 1 라인 버퍼; 상기 외부 클록에 응답하여 짝수번째 라인의 제 2 픽셀 데이터를 입력 받고 상기 내부 클록에 응답하여 상기 제 2 픽셀 데이터를 출력하는 제 2 라인 버퍼; 2 픽셀 데이터 단위로 디스플레이 데이터를 입력 받아 상기 제 1 및 제 2 픽셀 데이터를 출력하는 라인 버퍼 제어기; 상기 제 1 라인 버퍼로부터 출력된 제 1 픽셀 데이터와 상기 제 2 라인 버퍼로부터 출력된 제 2 픽셀 데이터를 병합하는 데이터 병합기; 및 상기 병합된 픽셀 데이터를 처리하는 이미지 데이터 처리 블록을 포함하고, 상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 느리다.
실시 예에 있어서, 상기 제 1 및 제 2 픽셀 데이터 각각은 4 픽셀 데이터 단위이다.
실시 예에 있어서, 상기 라인 버퍼 제어기는 상기 제 1 및 제 2 라인 버퍼들의 쓰기 동작과 읽기 동작을 제어하고, 상기 라인 버퍼 제어기는, 상기 쓰기 동작시 상기 외부 클록을 쓰기 클록으로 출력하고 상기 읽기 동작시 상기 내부 클록을 읽기 클록으로 출력한다.
실시 예에 있어서, 상기 라인 버퍼 제어기는 상기 제 1 라인 버퍼로부터 출력된 제 1 픽셀 데이터와 상기 제 2 라인 버퍼로부터 출력된 제 2 픽셀 데이터를 병합하기 위한 읽기 데이터 신호를 출력한다.
실시 예에 있어서, 상기 이미지 데이터 처리 블록은 4 픽셀 데이터 단위로 상기 병합된 픽셀 데이터를 처리한다.
실시 예에 있어서, 상기 이미지 데이터 처리 블록에서 처리된 4 픽셀 데이터 단위로 디스플레이 데이터를 클록에 응답하여 쉬프팅하는 쉬프트 레지스터; 상기 쉬프팅된 디스플레이 데이터를 저장하는 래치 회로; 및 상기 래치 회로에 저장된 디스플레이 데이터에 대응하는 아날로그 전압을 발생하는 소스 드라이버를 더 포함한다.
실시 예에 있어서, 상기 이미지 데이터 처리 블록은 2 픽셀 데이터 단위로 상기 병합된 픽셀 데이터를 처리한다.
실시 예에 있어서, 상기 이미지 데이터 처리 블록에서 처리된 2 픽셀 데이터 단위의 디스플레이 데이터를 4 픽셀 데이터 단위의 디스플레이 데이터로 변경하는 픽셀 변환기를 더 포함한다.
실시 예에 있어서, 외부로부터 MIPI(mobile industry processor interface) 방식으로 상기 외부 클록 및 데이터 패킷이 입력된다.
실시 예에 있어서, 상기 데이터 패킷을 복수의 레인들을 통하여 입력 받는 MIPI 클라이언트; 및 상기 MIPI 클라이언트로부터 상기 외부 클록에 응답하여 32 비트의 디스플레이 데이터를 입력 받고, 상기 외부 클록에 응답하여 2 픽셀 데이터 단위로 48 비트의 디스플레이 데이터를 출력하는 MIPI 래퍼를 포함한다.
실시 예에 있어서, 상기 복수의 레인들의 개수는 4개이고, 상기 외부 클록의 주파수는 125 MHz 이하이다.
실시 예에 있어서, 상기 내부 클록을 발생하는 오실레이터를 더 포함한다.
본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로의 디스플레이 데이터 처리 방법은: 외부 클록에 응답하여 적어도 하나의 라인 버퍼에 디스플레이 데이터를 쓰는 단계; 내부 클록에 응답하여 상기 적어도 하나의 라인 버퍼로부터 상기 디스플레이 데이터를 읽는 단계; 및 상기 읽혀진 디스플레이 데이터를 소정의 픽셀 데이터 단위로 처리하는 단계를 포함하고, 상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 느리다.
실시 예에 있어서, 외부로부터 데이터 패킷 및 상기 외부 클록을 입력 받는 단계; 및 상기 입력된 데이터 패킷으로부터 상기 디스플레이 데이터를 4 픽셀 데이터 단위로 상기 적어도 하나의 라인 버퍼로 출력하는 단계를 더 포함한다.
실시 예에 있어서, 상기 읽혀진 디스플레이 데이터를 상기 소정의 픽셀 데이터 단위로 병합시키는 단계를 더 포함한다.
상술한 바와 같이 본 발명에 따른 디스플레이 드라이버 직접회로는, 라인 버퍼를 사용함으로써, 저전력 및 고속으로 디스플레이 데이터를 처리할 수 있다.
도 1은 본 발명에 따른 디스플레이 시스템을 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 데이터 패킷을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 타이밍도를 예시적으로 보여주는 도면이다.
도 4는 본 발명에 따른 MIPI 데이터 입력도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 4 픽셀 기반의 DDI를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 2 픽셀 기반의 DDI를 예시적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 또 다른 DDI를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 디스플레이 데이터 처리 방법을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 2 픽셀 기반의 DDI를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 4 픽셀 기반의 DDI를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명에 따른 디스플레이 시스템(10)을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 디스플레이 시스템(10)은 어플리케이션 프로세서(application processsor; 이하 'AP', 12), 디스플레이 드라이버 집적회로(display driver integrated circuit; 이하 'DDI', 14), 및 디스플레이 패널(display panel; DP, 16)을 포함한다.
AP(12)는 디스플레이 시스템(10)의 전반적인 동작을 제어하고, 클록(ECLK)에 응답하여 디스플레이 데이터를 갖는 데이터 패킷들(data packets) 입출력 한다. 여기서 데이터 패킷은, 디스플레이 데이터, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE) 등을 포함할 수 있다.
DDI(14)는 AP(12)로부터 데이터 패킷들을 입력 받고, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE), 디스플레이 데이터(RGB Data)를 출력한다. 실시 예에 있어서, AP(12) 및 DDI(14)는 MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port) 등과 같은 인터페이싱을 수행할 수 있다. 아래에서는 설명의 편의를 위하여 DDI(14)는 MIPI 방식에 따라 인터페이싱을 수행한다고 가정하겠다.
DDI(14)는 AP(12)와의 고속 직렬 인터페이스(high speed serial interface) 위하여 그래픽 메모리(graphic memory; GRAM)을 내장할 수 있다. 여기서 GRAM은 소비 전류 감소, 제품 발열 감소, AP(12)의 부하 감소시킬 수 있다 GRAM은 AP(12)로부터 입력된 디스플레이 데이터를 쓰고(write), 쓰여진 데이터를 스캔 동작(scan operation)을 통하여 출력한다. 실시 예에 있어서, GRAM은 듀얼 포트 DRAM으로 구현될 수 있다.
또한, DDI(14)는 AP(12)와의 고속 직렬 인터페이스(high speed serial interface) 위하여 그래픽 메모리(graphic memory; GRAM)를 사용하지 않고 데이터 패킷을 버퍼링을 해두었다가 디스플레이 데이터를 출력할 수 있다. 아래에서는 설명의 편의를 위하여 DDI(14)는 GRAM을 이용하지 않는다고 가정하겠다.
디스플레이 패널(16)은 DDI(14)의 제어에 따라 디스플레이 데이터를 프레임(frame) 단위로 디스플레이 한다. 디스플레이 패널(16)은, 유기 발광 표시 패널(organic light emitting display panel; OLED), 액정 표시 패널(liquid crystal display panel; LCD), 플라즈마 표시 패널(plasma display panel; PDP), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel) 중 어느 하나일 수 있다. 한편, 본 발명의 디스플레이 패널(16)은 이것들에 제한되지 않을 것이다.
본 발명의 디스플레이 시스템(10)은 디스플레이 데이터를 버퍼링하는DDI(14)를 구비함으로써, 고속 인터페이스에 적합하다.
도 2는 본 발명의 실시 예에 따른 데이터 패킷을 예시적으로 보여주는 도면이다. 도 2에 도시된 데이터 패킷은 디스플레이 패널(16)에 수평 방향으로 디스플레이 하기 위한 데이터이다. 데이터 패킷은, 수평 동기 시작 정보(HSS; Hsync Start), 수평 백 포치 패킷(HBP; Horizontal Blanking Packet of LPDT for Back porch), RGB 비디오 패킷, 블랭크 패킷(BLLP; Blanking Packet or LPDT mode), 수평 프론트 포치 패킷(HFP; Horizontal Blanking Packet or LPFT for Front porch)을 포함한다. 하지만, 본 발명의 데이터 패킷은 여기에 제한되지 않을 것이다.
DDI(14, 도 1 참조)는 수평 방향으로 디스플레이 하기 위한 데이터 패킷을 입력 받아 데이터 활성화 신호(DE), 수평 동기 신호(Hsync), RGB 데이터(D[23:0]), 클록(PCLK)을 출력할 것이다. 여기서 클록(PCLK)은 AP(12)로부터 입력된 클록(ECLK, 도 1 참조)일 것이다.
도 2에서는 수평 방향으로 디스플레이 되는 데이터 패킷을 도시하지만, 수직 방향으로 디스플레이 되는 데이터 패킷도 유사할 것이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 타이밍도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 디스플레이 타이밍도는 다음과 같다. 도 2에서 디스플레이 되는 1 프레임을 나타낸다.
수평 방향으로 수평 동기 신호(Hsync)를 기준으로, 수평 응답 속도(HSA; horizontal speed action), 수평 백 포치(HBP; horizontal back porch), 수평 활성 구간(HACT; horizontal active), 수평 프론트 포치(HFP; horizontal front porch)가 포함된다.
수직 방향으로 수평 동기 신호(Vsync)를 기준으로, 수직 응답 구간(VSA; vertical speed action), 수직 백 포치(VBP; vertical back porch), 수직 활성 구간(VACT; vertical active), 수직 프론트 포치(VFP; vertical front porch)가 포함된다.
디스플레이 패널(16, 도 1 참조)의 해상도에 따라 디스플레이 상술 된 타이밍 값들은 다양하게 결정될 수 있다.
아래에서는 설명의 편의를 위하여 AP(12)와 DDI(14) 사이에 MIPI 방식에 따라 데이터 패킷들이 입출력 된다고 가정하겠다.
도 4는 본 발명에 따른 MIPI 데이터 입력도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, MIPI 4 레인(lane) 규격을 통한 디스플레이 데이터가 입력된다. MIPI 규격에서는 1Gbps의 주파수로 AP(12)로부터 DDI(14)로 데이터 패킷들(MIPI DATA[7:0], MIPI DATA[15:8], MIPI DATA[23:16], MIPI DATA[31:24])이 입력된다. 이를 바이트 단위로 환산하면, 125 MHz의 외부 클록(MIPI CLK)을 통해 입력된다. 1 바이트 클록, 즉, 125MHz (= 8ns) 간격으로 총 32(8×4)) 비트의 디스플레이 데이터가 입력된다. 또한, 3 클록(MIPI CLK, 도 1에 도시된 ECLK) 마다 2개의 픽셀 데이터(PD[23:0], PD[47:24])가 입력된다. 여기서 픽셀 데이터는 1 바이트의 R(red) 데이터, 1 바이트의 G(green) 데이터, 1 바이트의 B(blue) 데이터로 구성된다.
도 5는 본 발명의 실시 예에 따른 4 픽셀 기반의 DDI를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, DDI(100)는 MIPI 블록(110), 라인버퍼 제어기(120), 오실레이터(130),제 1 라인 버퍼(141), 제 2 라인 버퍼(142), 데이터 병합기(143), 이미지 데이터 처리 블록(150), 쉬프트 레지스터(162), 래치 회로(164), 및 소스 드라이버(166)를 포함한다.
MIPI 블록(110)은 MIPI 클라이언트(112) 및 MIPI 래퍼(114)를 포함한다.
MIPI 클라이언트(112)는 외부의 호스트(예를 들어, 도 1의 AP(12))로부터 데이터 패킷을 입력 받는다. 여기서 데이터 패킷은 디스플레이 데이터, 수평 동기 신호(HSYNC), 수평 동기 신호(VSYNC) 및 데이터 활성화 신호(DE) 등을 포함한다. 예를 들어, MIPI 클라이언트(112)는 클록 핀(CK)을 통하여 입력되는 외부 클록(MIPI CLK)에 응답하여 복수의 데이터 핀들(D0~D3)을 통하여 디스플레이 데이터를 입력 받는다. 도 4에 도시된 바와 같이, 외부 클록(MIPI CLK)에 응답하여 4 레인으로 총 4개의 바이트, 즉 32 비트의 디스플레이 데이터가 입력된다. 이때, 레인 당 1Gbps(125MHz/Byte)의 디스플레이 데이터가 전송될 것이다.
MIPI 클라이언트(112)는 32 비트의 디스플레이 데이터를 외부 클록(MIPI CLK)의 주파수(fa)로 출력한다. 실시 예에 있어서, 외부 클록(MIPI CLK)의 주파수( fa)는 125 MHz 일 수 있다.
MIPI 래퍼(114)는 MIPI 클라이언트(112)로부터 출력되는 디스플레이 데이터를 입력 받고, 외부 클록(MIPI CLK)에 응답하여 2 픽셀 데이터 단위의 데이터로 출력한다. 즉, MIPI 래퍼(114)는 48 비트의 디스플레이 데이터를 외부 클록(MIPI CLK)의 주파수(fa)로 출력한다.
라인버퍼 제어기(120)는 MIPI 래퍼(114)로부터 입력된 디스플레이 데이터 중에서 홀수 라인에 대응하는 제 1 디스플레이 데이터 및 짝수 라인에 대응하는 제 2 디스플레이 데이터를 4 픽셀 데이터 단위로 각각 출력한다. 예를 들어, 라인버퍼 제어기(120)는 2 픽셀 데이터 단위의 디스플레이 데이터를 입력 받고, 4 픽셀 데이터 단위의 디스플레이 데이터를 출력할 것이다. 즉, 라인버퍼 제어기(120)는 96 비트의 디스플레이 데이터를 외부 클록(MIPI CLK)의 주파수(fa)의 절반의 주파수(fb=fa/2)로 출력한다. 실시 예에 있어서, 주파수(fb)는 62.5 MHz 일 수 있다.
오실레이터(130)는 DDI(100)의 내부에서 사용될 내부 클록(OSC CLK)을 발생한다. 실시 예에 있어서, 내부 클록(OSC CLK)의 주파수(fc)는 35.97 MHz일 수 있다.
제 1 라인 버퍼(141)는 라인버퍼 제어기(120)로부터 출력된 제 1 디스플레이 데이터를 저장한다. 제 1 라인 버퍼(141)는 내부 클록(OSC CLK)에 응답하여 읽기 동작을 수행한다. 즉, 제 1 라인 버퍼(141)는 내부 클록(OSC CLK)의 주파수(fc)로 읽기 동작을 수행하고, 그 결과값을 출력한다.
제 2 라인 버퍼(142)는 라인버퍼 제어기(120)로부터 출력된 제 2 디스플레이 데이터를 저장한다. 제 2 라인 버퍼(142)는 내부 클록(OSC CLK)에 응답하여 읽기 동작을 수행한다. 즉, 제 2 라인 버퍼(142)는 내부 클록(OSC CLK)의 주파수(fc)로 읽기 동작을 수행하고, 그 결과값을 출력한다.
본 발명에 따른 쓰기 동작의 속도는, 2 픽셀 데이터 단위로 입력되는 디스플레이 데이터를 4 픽셀 데이터 단위로 묶어서 라인 버퍼들(141,142)에 저장함으로써, 종래의 그것보다 1/3 속도 다운 효과를 얻을 수 있다.
데이터 병합기(143)는 제 1 라인 버퍼(141) 및 제 2 라인 버퍼(142)로부터 읽혀진 데이터를 병합하여 4 픽셀 데이터 단위의 디스플레이 데이터를 출력한다. 즉, 데이터 병합기(143)는 4 픽셀 데이터 단위의 디스플레이 데이터를 내부 클록(OSC CLK)의 주파수(fc)로 출력한다.
이미지 데이터 처리 블록(150)은 데이터 병합기(143)로부터 출력된 디스플레이 데이터를 4 픽셀 데이터 단위로 처리한다. 실시 예에 있어서, 이미지 데이터 처리 블록(150)은 70MHz 이하 조건으로 동작할 것이다. 예를 들어, 이미지 데이터 처리 블록(150)은 내부 클록(OSC CLK)의 주파수(fc)로 처리된 4 픽셀의 디스플레이 데이터를 출력한다.
쉬프트 레지스터(162)는 4 픽셀 데이터 단위로 디스플레이 데이터를 쉬프팅한다. 실시 예에 있어서, 쉬프트 레지스터(162)는 42MHz 이하로 동작할 것이다.
래치 회로(164)는 쉬프팅된 디스플레이 데이터를 저장한다.
소스 드라이버(166)는 래치에 저장된 디스플레이 데이터를 N 픽셀 데이터 단위로 처리한다. 예를 들어, 소스 드라이버(166)는 디스플레이 데이터에 대응하는 아날로그 전압들을 출력할 것이다.
본 발명에 따른 DDI(100)는 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 라인 버퍼들(141, 142)에 버퍼링함으로써, 디스플레이 데이터를 고속 및 저전력으로 처리할 수 있다.
도 6은 본 발명의 실시 예에 따른 2 픽셀 기반의 DDI(200)를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, DDI(200)는 MIPI 클라이언트(212), MIPI 래퍼(214), 라인버퍼 제어기(220), 오실레이터(230), 제 1 라인 버퍼(241), 제 2 라인 버퍼(242), 데이터 병합기(243), 이미지 데이터 처리 블록(250), 픽셀 변환기(255), 쉬프트 레지스터(262), 래치 회로(264), 및 소스 드라이버(266)를 포함한다.
MIPI 클라이언트(212), MIPI 래퍼(214), 라인버퍼 제어기(220), 오실레이터(230), 제 1 라인 버퍼(241), 제 2 라인 버퍼(242), 쉬프트 레지스터(262), 래치 회로(264), 소스 드라이버(264)는 도 4에 도시된 DDI(100)의 MIPI 클라이언트(112), MIPI 래퍼(114), 라인버퍼 제어기(120), 오실레이터(130), 제 1 라인 버퍼(141), 제 2 라인 버퍼(142), 쉬프트 레지스터(162), 래치 회로(164), 소스 드라이버(166)와 각각 동일하게 구현될 것이다. 이것들에 대한 자세한 설명은 앞에서 설명했으므로 생략하겠다.
데이터 병합기(243)는 제 1 라인 버퍼(241) 및 제 2 라인 버퍼(242)로부터 읽혀진 데이터를 병합하여 2 픽셀 데이터 단위의 디스플레이 데이터를 출력한다. 예를 들어, 데이터 병합기(243)는 주파수(fb)로 2 픽셀 데이터 단위의 디스플레이 데이터를 출력한다.
이미지 데이터 처리 블록(250)은 데이터 병합기(243)로부터 출력된 디스플레이 데이터를 2 픽셀 데이터 단위로 처리한다. 실시 예에 있어서, 이미지 데이터 처리 블록(250)는 주파수(fb)로 처리된 2 픽셀의 디스플레이 데이터를 처리 및 출력한다.
픽셀 변환기(255)는 이미지 데이터 처리 블록(250)에서 처리된 2 픽셀 데이터 단위의 디스플레이 데이터를 입력 받아 4 픽셀 데이터 단위로 출력한다. 즉, 픽셀 변환기(255)는 주파수(fb)로 48 비트의 디스플레이 데이터를 입력 받아 내부 클록(OSC CLK)의 주파수(fc)로 96 비트의 디스플레이를 출력한다.
도 7은 본 발명의 실시 예에 따른 모바일 DDI를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 모바일 DDI(300)는, MIPI 래퍼(314), 라인 버퍼 제어기(320), 오실레이터(330), 제 1 라인 버퍼(341), 제 2 라인 버퍼(342), 및 데이터 병합기(343)를 포함한다.
MIPI 래퍼(314)는 48비트의 디스플레이 데이터(Data[47:0]), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 활성화 신호(DE), 클록(PCLK=MIPI CLK)을 출력한다. 실시 예에 있어서, 외부 클록(MIPI CLK)의 주파수(fa)는 125 MHz일 수 있다.
라인 버퍼 제어기(320)는 홀수 라인/짝수 라인에 대응하는 96 비트의 쓰기 데이터(Write Data[95:0]), 어드레스(ADD[n:0]), 쓰기/읽기 활성화 신호(WE/RE), 쓰기 클록(Write Clock), 읽기 클록(Read Clock)을 출력한다. 실시 예에 있어서, 쓰기 클록(Write Clock)은 외부 클록(MIPI CLK)이고, 읽기 클록(Read Clock)은 내부 클록(OSC CLK)이다. 실시 예에 있어서, 쓰기 클록(Write Clock)의 주파수(fb)는 외부 클록(MIPI CLK)의 주파수(fa)의 절반인 주파수(fb)일 수 있다. 실시 예에 있어서, 읽기 클록(Read Clock)의 주파수(fc)는 내부 클록(OSC CLK)의 주파수(fc) 일 수 있다.
오실레이터(330)는 내부 클록(OSC CLK)을 발생한다.
제 1 라인 버퍼(341)는 라인 버퍼 제어기(320)로부터 출력된 홀수 라인에 대응하는 96 비트의 쓰기 데이터(Write Data[95:0]), 어드레스(ADD[n:0]), 쓰기/읽기 활성화 신호(WE/RE), 쓰기 클록(Write Clock), 읽기 클록(Read Clock)을 입력 받아, 쓰기 클록(Write Clock)에 동기하여 쓰기 데이터를 저장하고, 읽기 클록(Read Clock)에 동기하여 데이터를 읽을 수 있다. 제 1 라인 버퍼(341)는 96비트의 읽기 데이터(Read Data[95:0])을 내부 클록(OSC CLK)의 주파수(fc)로 출력한다.
제 2 라인 버퍼(342)는 라인 버퍼 제어기(320)로부터 출력된 짝수 라인에 대응하는 96 비트의 쓰기 데이터(Write Data[95:0]), 어드레스(ADD[n:0]), 쓰기/읽기 활성화 신호(WE/RE), 쓰기 클록(Write Clock), 읽기 클록(Read Clock)을 입력 받아, 쓰기 클록(Write Clock)에 동기하여 쓰기 데이터를 저장하고, 읽기 클록(Read Clock)에 동기하여 데이터를 읽을 수 있다. 제 2 라인 버퍼(342)는 96비트의 읽기 데이터(Read Data[95:0])을 내부 클록(OSC CLK)의 주파수(fc)로 출력한다.
데이터 병합기(343)는 제 1 라인 버퍼(341) 및 제 2 라인 버퍼(342)의 읽기 데이터를 입력 받고, 읽기 데이터 선택 신호(RDS)에 응답하여 입력된 읽기 데이터를 병합하고, 병합된 디스플레이 데이터를 출력할 것이다. 예를 들어 데이터 병합기(343)는 읽기 데이터 선택 신호(RDS)에 응답하여 48 비트의 데이터를 주파수(fb)로 출력하거나 96 비트의 데이터를 주파수(fc)로 출력할 수 있다. 여기서 48 비트의 데이터는 2 픽셀 기반의 이미지 프로세서에서 처리되고, 96 비트의 데이터는 4 픽셀 기반의 이미지 프로세서에 처리될 수 있다.
도 8은 본 발명의 실시 예에 따른 디스플레이 데이터 처리 방법을 예시적으로 보여주는 흐름도이다. 도 8를 참조하면, 디스플레이 데이터 처리 방법은 다음과 같다. 호스트로부터 입력된 디스플레이 데이터를 외부 클록(MIPI CLK)에 응답하여 적어도 하나의 라인 버퍼에 쓴다(S110). 적어도 하나의 라인 버퍼에 저장된 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 읽는다(S120). 여기서 내부 클록(OSC CLK)의 주파수는 외부 클록(OSC CLK)의 주파수보다 느리다. 이미지 데이터 처리 블록은 읽혀진 디스플레이 데이터를 처리한다(S130).
도 9는 본 발명의 또 다른 실시 예에 따른 4 픽셀 기반의 DDI(400)를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, DDI(400)는 MIPI 클라이언트(412), MIPI 래퍼(414), 클록 분주기(420), 오실레이터(430), 선입선출 메모리(440), 이미지 데이터 처리 블록(450), 쉬프트 레지스터(462), 래치 회로(464), 및 소스 드라이버(466)를 포함한다.
DDI(400)는 도 5에 도시된 DDI(100)에서 라인 버퍼 제어기(120), 제 1 및 제 2 라인 버퍼들(141, 142), 데이터 병합기(143)를 클록 분주기(320) 및 선입선출 메모리(340)로 대체한 것이다.
도 10은 본 발명의 또 다른 실시 예에 따른 2 픽셀 기반의 DDI(500)를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, DDI(500)는 MIPI 클라이언트(512), MIPI 래퍼(514), 클록 분주기(520), 오실레이터(530), 선입선출 메모리(540), 이미지 데이터 처리 블록(550), 픽셀 변환기(555), 쉬프트 레지스터(562), 래치 회로(564), 및 소스 드라이버(566)를 포함한다.
DDI(500)는 도 6에 도시된 DDI(200)에서 라인 버퍼 제어기(230), 제 1 및 제 2 라인 버퍼들(241, 242), 데이터 병합기(243)을 클록 분주기(520) 및 선입선출 메모리(540)으로 대체한 것이다.
도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블록도이다. 도 11을 참조하면 데이터 처리 시스템(1000)은 디스플레이 드라이버 집적 회로(1100), 디스플레이 패널(1200), 터치 스크린 제어기(1300), 터치 스크린(1400), 이미지 프로세서(1500), 호스트 제어기(1600)를 포함한다.
데이터 처리 시스템(1000) 내부에서, 디스플레이 드라이버 집적 회로(1100)는 디스플레이 패널(1200)에 디스플레이 데이터를 제공하도록 구현되고, 터치 스크린 제어기(1300)는 디스플레이(1200)에 겹치는 터치 스크린(1400)에 연결되고, 터치 스크린(1400)로부터 감지 데이터를 입력 받도록 구현될 것이다. 본 발명의 실시 예에 따른 디스플레이 드라이버 집적 회로(1100)는 도 1 내지 도 12에서 설명된 디스플레이 데이터 처리 방법으로 구현될 것이다. 호스트 제어기(1600)는 어플리케이션 프로세서 혹은 그래픽 카드일 수 있다.
본 발명의 데이터 처리 시스템(1000)은 모바일 폰(갤럭시S, 아이폰, 등), 태블릿 PC(갤럭시 탭, 아이패드 등)에 적용가능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 디스플레이 시스템
12: 어플리케이션 프로세서
14, 100, 200, 300, 400, 500: 디스플레이 드라이버 집적회로
16: 디스플레이 패널
MIPI CLK: 외부 클록
OSC CLK: 내부 클록
112: MIPI 클라이언트
114: MIPI 래퍼
120, 220: 라인 버퍼 제어기
130, 230, 330, 430: 오실레이터
141, 142, 241, 242: 라인 버퍼
143, 243: 데이터 병합기
150, 250: 이미지 데이터 처리 블록
255: 픽셀 변환기
162, 262: 쉬프트 레지스터
164, 264: 래치 회로
166, 266: 소스 드라이버

Claims (10)

  1. 2 픽셀 데이터 단위로 디스플레이 데이터를 입력 받아 제 1 픽셀 데이터 및 제 2 픽셀 데이터를 4 픽셀 데이터 단위로 출력하는 라인 버퍼 제어기;
    외부 클록에 응답하여 홀수번째 라인의 상기 제 1 픽셀 데이터를 상기 라인 버퍼 제어기로부터 4 픽셀 데이터 단위로 입력 받고 내부 클록에 응답하여 상기 제 1 픽셀 데이터를 출력하는 제 1 라인 버퍼;
    상기 외부 클록에 응답하여 짝수번째 라인의 상기 제 2 픽셀 데이터를 상기 라인 버퍼 제어기로부터 4 픽셀 데이터 단위로 입력 받고 상기 내부 클록에 응답하여 상기 제 2 픽셀 데이터를 출력하는 제 2 라인 버퍼;
    상기 제 1 라인 버퍼로부터 출력된 상기 제 1 픽셀 데이터와 상기 제 2 라인 버퍼로부터 출력된 상기 제 2 픽셀 데이터를 병합하는 데이터 병합기; 및
    상기 병합된 픽셀 데이터를 처리하는 이미지 데이터 처리 블록을 포함하고,
    상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 느린 디스플레이 드라이버 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 픽셀 데이터 각각은 4 픽셀 데이터 단위이고,
    상기 라인 버퍼 제어기는 상기 제 1 및 제 2 라인 버퍼들의 쓰기 동작과 읽기 동작을 제어하고,
    상기 라인 버퍼 제어기는, 상기 쓰기 동작시 상기 외부 클록을 쓰기 클록으로 입력하고 상기 읽기 동작시 상기 내부 클록을 읽기 클록으로 입력하는 디스플레이 드라이버 집적회로.
  3. 제 1 항에 있어서,
    상기 이미지 데이터 처리 블록은 4 픽셀 데이터 단위로 상기 병합된 픽셀 데이터를 처리하는 디스플레이 드라이버 집적회로.
  4. 제 3 항에 있어서,
    상기 이미지 데이터 처리 블록에서 처리된 4 픽셀 데이터 단위로 디스플레이 데이터를 상기 내부 클록에 응답하여 쉬프팅하는 쉬프트 레지스터;
    상기 쉬프팅된 디스플레이 데이터를 저장하는 래치 회로; 및
    상기 래치 회로에 저장된 디스플레이 데이터에 대응하는 아날로그 전압을 발생하는 소스 드라이버를 더 포함하는 디스플레이 드라이버 집적회로.
  5. 제 1 항에 있어서,
    상기 이미지 데이터 처리 블록은 2 픽셀 데이터 단위로 상기 병합된 픽셀 데이터를 처리하고,
    상기 이미지 데이터 처리 블록에서 처리된 2 픽셀 데이터 단위의 디스플레이 데이터를 4 픽셀 데이터 단위의 디스플레이 데이터를 변경하는 픽셀 변환기를 더 포함하는 디스플레이 드라이버 집적회로.
  6. 제 1 항에 있어서,
    외부로부터 MIPI(mobile industry processor interface) 방식으로 상기 외부 클록 및 데이터 패킷이 입력되는 디스플레이 드라이버 집적회로.
  7. 제 6 항에 있어서,
    상기 데이터 패킷을 복수의 레인들을 통하여 입력받는 MIPI 클라이언트; 및
    상기 MIPI 클라이언트로부터 상기 외부 클록에 응답하여 32 비트의 디스플레이 데이터를 입력받고, 상기 외부 클록에 응답하여 2 픽셀 데이터 단위로 48 비트의 디스플레이 데이터를 출력하는 MIPI 래퍼를 포함하는 디스플레이 드라이버 집적회로.
  8. 제 1 항에 있어서,
    상기 내부 클록을 발생하는 오실레이터를 더 포함하는 디스플레이 드라이버 집적회로.
  9. 디스플레이 드라이버 집적회로의 디스플레이 데이터 처리 방법에 있어서:
    외부 클록에 응답하여 적어도 하나의 라인 버퍼에 디스플레이 데이터를 4 픽셀 단위로 쓰는 단계;
    내부 클록에 응답하여 상기 적어도 하나의 라인 버퍼로부터 상기 디스플레이 데이터를 4 픽셀 단위로 읽는 단계; 및
    상기 읽힌 디스플레이 데이터를 소정의 픽셀 데이터 단위로 처리하는 단계를 포함하고,
    상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 느린 디스플레이 데이터 처리 방법.
  10. 제 9 항에 있어서,
    외부로부터 데이터 패킷 및 상기 외부 클록을 입력 받는 단계; 및
    상기 입력된 데이터 패킷으로부터 상기 디스플레이 데이터를 4 픽셀 데이터 단위로 상기 적어도 하나의 라인 버퍼로 출력하는 단계를 더 포함하는 디스플레이 데이터 처리 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7239345B1 (en) 2001-10-12 2007-07-03 Worldscape, Inc. Camera arrangements with backlighting detection and methods of using same
TWI633789B (zh) * 2013-04-12 2018-08-21 聯詠科技股份有限公司 資料讀取方法、資料傳送方法及相關行動裝置
US9805693B2 (en) * 2014-12-04 2017-10-31 Samsung Display Co., Ltd. Relay-based bidirectional display interface
CN105118424B (zh) 2014-12-05 2017-12-08 京东方科技集团股份有限公司 数据传输模块及方法、显示面板及驱动方法、显示装置
KR102299574B1 (ko) * 2015-01-23 2021-09-07 삼성전자주식회사 디스플레이 잡음을 개선하는 디스플레이 컨트롤러, 이를 포함하는 반도체 집적회로 장치 및 상기 디스플레이 컨트롤러의 동작 방법
KR102343990B1 (ko) * 2015-06-15 2021-12-28 삼성전자주식회사 디스플레이의 서로 다른 영역을 독립적으로 제어하는 전자 장치 및 방법
TWI634534B (zh) * 2016-05-27 2018-09-01 瑞鼎科技股份有限公司 顯示驅動裝置
KR20180024620A (ko) * 2016-08-30 2018-03-08 삼성전자주식회사 시간 정보 표시 방법 및 이를 지원하는 전자 장치
CN106652952A (zh) * 2016-12-30 2017-05-10 武汉华星光电技术有限公司 驱动方法、显示面板及对其进行点反转驱动的方法
CN109218510B (zh) * 2017-07-04 2021-01-01 北京小米移动软件有限公司 息屏显示方法、装置及计算机可读存储介质
CN113012628A (zh) * 2020-11-23 2021-06-22 重庆康佳光电技术研究院有限公司 显示装置及显示装置的数据加载方法
KR102540750B1 (ko) * 2021-05-17 2023-06-12 주식회사 라온텍 마이크로디스플레이 패널

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472679B2 (ja) * 1997-03-19 2003-12-02 株式会社日立製作所 液晶駆動回路及び液晶表示装置
KR100330036B1 (ko) * 2000-06-29 2002-03-27 구본준, 론 위라하디락사 액정표시장치 및 그 구동방법
JP4407881B2 (ja) 2002-10-16 2010-02-03 ローム株式会社 バッファ回路及びドライバｉｃ
WO2006030666A1 (ja) 2004-09-13 2006-03-23 Rohm Co., Ltd バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置
KR100633234B1 (ko) 2005-03-02 2006-10-12 엘지전자 주식회사 액정표시장치의 드라이버 집적회로 사이의 인터페이스장치
JP5057417B2 (ja) 2005-05-30 2012-10-24 ルネサスエレクトロニクス株式会社 液晶表示駆動用半導体集積回路
KR100702742B1 (ko) 2005-06-15 2007-04-03 엘지전자 주식회사 디스플레이용 프레임 메모리 관리 장치 및 방법
KR20070000120A (ko) 2005-06-27 2007-01-02 엘지.필립스 엘시디 주식회사 감마전압 발생회로 및 이를 포함하는 액정표시장치
KR101258900B1 (ko) 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치 및 데이터 구동회로
KR100809715B1 (ko) * 2007-01-04 2008-03-07 삼성전자주식회사 고정 컨트롤 데이터 생성회로 및 이를 구비하는디스플레이용 구동회로
BRPI0908803A2 (pt) 2008-02-11 2015-07-21 Qualcomm Mems Technologie Inc Dispositivo e método de sensoreamento, mensuração ou caracterização de elementos de tela integrados com o esquema de drive de tela
KR20090096999A (ko) * 2008-03-10 2009-09-15 삼성전자주식회사 타이밍 콘트롤러와 디스플레이 구동회로 사이의 전송 채널주파수를 감소시킨 디스플레이 장치
KR101510452B1 (ko) * 2008-06-11 2015-04-10 삼성전자주식회사 그래픽 메모리의 데이터 라이트 제어 방법 및 그 장치
KR20100036597A (ko) 2008-09-30 2010-04-08 삼성전자주식회사 메탈 고정셀을 구비하는 디스플레이 구동 집적회로 및 그 설계 방법
TWI404012B (zh) * 2009-07-01 2013-08-01 Mstar Semiconductor Inc 顯示控制器及其影像信號傳送方法與系統
KR101496672B1 (ko) * 2009-12-31 2015-03-05 주식회사 동부하이텍 모바일 인더스트리 프로세서 인터페이스
EP2375398A1 (en) 2010-04-12 2011-10-12 Dialog Semiconductor GmbH User programmable graphics in non-volatile memory for EPD driver IC
US9201448B2 (en) * 2012-06-28 2015-12-01 Intel Corporation Observing embedded signals of varying clock domains by fowarding signals within a system on a chip concurrently with a logic module clock signal

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