CN113012628A - 显示装置及显示装置的数据加载方法 - Google Patents

显示装置及显示装置的数据加载方法 Download PDF

Info

Publication number
CN113012628A
CN113012628A CN202011321882.3A CN202011321882A CN113012628A CN 113012628 A CN113012628 A CN 113012628A CN 202011321882 A CN202011321882 A CN 202011321882A CN 113012628 A CN113012628 A CN 113012628A
Authority
CN
China
Prior art keywords
sub
data
clock signal
signals
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011321882.3A
Other languages
English (en)
Inventor
周满城
齐二龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Original Assignee
Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd filed Critical Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Priority to CN202011321882.3A priority Critical patent/CN113012628A/zh
Publication of CN113012628A publication Critical patent/CN113012628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]

Abstract

本申请提供一种显示装置，包括驱动系统和驱动集成电路，驱动系统依据总时钟信号提供数据信号至驱动集成电路，驱动集成电路传输数据信号至显示面板以执行图像显示。驱动系统产生总时钟信号并且将总时钟信号分频以输出N个相位不同、频率与占空比相同的子时钟信号，对应每个子时钟信号的边沿加载一组数据信号至驱动集成电路。此外，本申请一实施例还公开一种前述显示设备的数据加载方法。

Description

显示装置及显示装置的数据加载方法
技术领域
本申请涉及一种显示面板技术领域，尤其涉及一种显示装置以及其一种数据加载方法。
背景技术
随着微型发光二极管(Mini-Light Emitting Diode，Mini-LED)功能的提高，Mini-LED具有单独发光、效率高、节能、寿命长、可拼接、亮度对比度高、画面细腻等优点。相对于有机电激光显示器件(Organic Light-Emitting Diode，OLED)，Mini-LED在亮度、响应速度、对比度、色彩饱和度上均有着更好的表现。然而目前Mini-LED显示屏主要是在印刷电路板(Printed Circuit Boards，PCB)上制作完成并直接驱动显示图像。随着Mini-LED显示屏在灰度及刷新率的提高，驱动图像显示时采用的时钟信号的频率逐渐增加，时钟频率过高会出现信号串扰，同时由于Mini-LED依赖于PCB走线技术，高频信号会限制走线。
发明内容
鉴于上述现有技术的不足，本申请的目的在于提供显示装置以及其一种数据加载方法，其旨在解决现有技术中存在的现有技术由于时钟频率过高而导致Mini-LED在PCB上走线受限制的问题。
一种显示装置，其包括：驱动系统和驱动集成电路，所述驱动系统依据总时钟信号提供数据信号至所述驱动集成电路，所述驱动集成电路传输所述数据信号至显示面板以执行图像显示，其中：所述驱动系统产生所述总时钟信号并且将所述总时钟信号分频以输出N个相位不同、频率与占空比相同的子时钟信号，对应每个所述子时钟信号的边沿加载一组数据信号至所述驱动集成电路，其中，N为大于或等于2的整数。
上述显示装置中，驱动系统通过总时钟信号分N路传输给驱动集成电路，即通过不同相位的N个子时钟信号分别加载数据信号，从而降低总时钟信号的频率，使得频率降为原频率的1/N，以弥补Mini-LED在PCB上走线受高频的限制。
可选地，所述驱动系统包括时钟信号模块、N个子时钟接口和串行接口；所述时钟信号模块用于产生所述总时钟信号；所述N个子时钟接口的一端与所述时钟信号模块连接，所述N个子时钟接口的另一端分别与所述驱动集成电路连接，所述N个子时钟接口用于接收N个所述子时钟信号并分别传输至所述驱动集成电路；所述串行接口用于传输多组所述数据信号至所述驱动集成电路，所述驱动集成电路依据N个所述子时钟信号加载多组所述数据信号。
可选地，N个所述子时钟信号之间的相位相差为360/N度，且每个所述子时钟信号的频率与占空比相同，一组所述数据信号对应在一个所述子时钟信号的边沿加载至所述驱动集成电路。
可选地，所述边沿包括上升沿或者下降沿，当所述边沿为所述上升沿时，一组所述数据信号在一个所述子时钟信号的上升沿加载至所述驱动集成电路；当所述边沿为所述下降沿时，一组所述数据信号在一个所述子时钟信号的下降沿加载至所述驱动集成电路。
可选地，所述总时钟信号包括多个连续的数据加载周期，在一个所述数据加载周期中，每一个所述子时钟信号包括一个上升沿或者一个下降沿；所述驱动集成电路包括N个移位寄存器与一个锁存器，所述N个移位寄存器连接于所述锁存器。在一个所述数据加载周期中，所述驱动系统将对应N个所述上升沿或者N个所述下降沿加载N组所述数据信号传输到所述N个移位寄存器中进行寄存，且所述N个移位寄存器将寄存的N组所述数据信号同步传输至所述锁存器进行锁存。
可选地，所述锁存器将N组所述数据信号传输至所述显示面板，驱动所述显示面板依据所述数据信号显示图像。
可选地，N个所述子时钟信号按照一一对应的方式分别传输至所述N个移位寄存器，N组所述数据信号分别同时传输至所述N个移位寄存器；在一个所述数据加载周期中，每一个所述移位寄存器依据接收的一个所述子时钟信号的上升沿或者下降沿加载一组所述数据信号。
可选地，N个所述子时钟信号中每一个所述子时钟信号的频率为所述总时钟信号的频率的1/N。
上述显示装置中，驱动系统通过总时钟信号分N路传输给驱动集成电路，所述驱动集成电路中对应的N个移位寄存器中进行寄存，所述N个移位寄存器连接于锁存器，所述N个移位寄存器将分别接收到的所述数据信号传输至所述锁存器进行锁存，从而降低总时钟信号的频率，使得频率降为原频率的1/N，以弥补Mini-LED在PCB上走线受高频的限制。
基于同样的发明构思，本申请还提供一种显示装置的数据加载方法，包括步骤：将总时钟信号分频为N个频率相同、相位相差预设角度的子时钟信号；在N个所述子时钟信号中每一个所述子时钟信号的边沿分别加载一组数据信号至驱动集成电路；所述驱动集成电路针对接收的N组所述数据信号进行数据处理；所述驱动集成电路将执行数据处理后的N组所述数据信号加载至显示面板，并驱动所述显示面板依据N组所述数据信号显示图像。
可选地，所述总时钟信号包括多个连续的数据加载周期，在一个所述数据加载周期中，每一个所述子时钟信号的所述边沿包括一个上升沿或者一个下降沿，所述驱动集成电路针对接收的所述数据信号进行数据处理，包括：在一个所述数据加载周期中，通过所述驱动集成电路中的N个移位寄存器在N个所述子时钟信号的边沿分别接收一组数据信号并进行寄存；将N个所述移位寄存器寄存的N组所述数据信号传输至所述驱动集成电路中的锁存器进行锁存。
综上所述，上述显示装置的数据加载方法中，总时钟信号通过总时钟信号分频的N个所述子时钟信号进行数据传输加载，降低了总时钟频率，从而弥补了Mini-LED在PCB上走线收到高频的限制，增加了Mini-LED高灰度、高刷新率的可行性，增加了产品的竞争力。
附图说明
图1为本申请实施例公开的一种显示面板的结构示意图；
图2为本申请实施例公开的如图1所示显示面板的电路结构示意图；
图3为如图2所示驱动系统与驱动集成电路的具体电路结构示意图；
图4为如图3所示驱动系统与驱动集成电路传输数据信号的时序图；
图5为如图3所示驱动系统与驱动集成电路传输数据信号的流程示意图。
附图标记说明：
100-显示面板；
110-显示区；
111-像素单元；
120-非显示区；
121-驱动系统；
1211-时钟信号模块；
1212-子时钟接口；
SI-串行接口；
122-驱动集成电路；
1221-锁存器；
SR1-第一移位寄存器；
SR2-第二移位寄存器；
1224-第一驱动信号输出口；
1225-第二驱动信号输出口；
200-数据加载传输电路。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
目前Mini-LED主要是在印刷电路板(Printed Circuit Boards，PCB)上完成直接显示，这对于高频信号有很大的限制，但随着显示屏灰度及刷新率的提高，时钟信号频率的增加不可避免，因此，如何降低时钟信号频率是亟需解决的问题。
基于此，本申请希望提供一种能够解决上述技术问题的方案，实现降低时钟信号频率，弥补Mini-LED在PCB上走线受到高频率的限制，其详细内容将在后续实施例中得以阐述。
本申请方案的详细阐述数据加载传输设备的具体电路结构以及相关数据加载方法的具体流程。
请参阅图1，其为本申请实施例公开的一种显示面板100的构示意图。如图1所示，显示面板100包括显示区110以及非显示区120。其中，显示区110用作图像显示，非显示区120环绕设置于显示区110周围，并不用作图像显示。可以理解，在一些实施方式中，所述显示面板100可以以液晶材料作为显示介质，并不以此为限。
可以理解，包含显示面板100的显示装置可为诸如个人数字助理和/或音乐播放器功能的电子设备，诸如手机、平板电脑、具备无线通讯功能的可穿戴电子设备(如智能手表)等。当然，显示装置也可以是其它显示类的电子设备，诸如具有触敏表面(例如触控面板)的膝上型计算机(Laptop)等。在一些实施例中，所述显示装置可以具有通信功能，即可以通过2G(第二代手机通信技术规格)、3G(第三代手机通信技术规格)、4G(第四代手机通信技术规格)、5G(第五代手机通信技术规格)或W-LAN(无线局域网)或今后可能出现的通信方式与网络建立通信。为简明起见，对此本申请实施例不做进一步限定。
请参阅图2，其为本申请实施例公开的如图1所示显示面板的电路结构示意图。如图2所示，显示面板100进一步包括设置于显示区110的像素单元111以及设置于非显示区120的驱动系统121以及驱动集成电路(integrated circuit，IC)122。
其中，驱动系统121与驱动集成电路122电性连接。驱动系统121包括时钟信号模块1211、N个子时钟接口1212、串行接口SI。N个子时钟接口1212的一端与时钟信号模块1211连接，同时，N个子时钟接口1212的另一端分别与驱动集成电路122连接。驱动系统121通过串行接口SI与驱动集成电路122连接。
具体地，时钟信号模块1211用于产生总时钟信号CLK，为整个电路提供时钟信号。其中，N个子时钟信号通过所述总时钟信号CLK分频获得。子时钟接口1212用于分别接收N个子时钟信号，并且分别传输至驱动集成电路122。串行接口SI用于传输多组数据信号至驱动集成电路122，驱动集成电路122则依据N个所述子时钟信号加载多组所述数据信号。
更为具体地，驱动系统121产生总时钟信号并且将总时钟信号分频以输出N个相位差为360/N度、且频率与占空比相同的子时钟信号，一组数据信号DATA对应在一个子时钟信号的边沿加载至驱动集成电路122。其中可以在每一个时钟信号的上升沿或者下降沿加载一组数据信号DATA。本实施例中，在每一个时钟信号的上升沿加载一组数据信号DATA。
总时钟信号包括多个连续的数据加载周期T，在一个数据加载周期T内，每一个子时钟信号包括一个上升沿或者一个下降沿，其中，N为大于或等于2的整数。对应地，在一个数据加载周期T中，N个子时钟信号均分别包括一个上升沿或者下降沿，即是在一个数据加载周期T内N个子时钟信号包含有N个上升沿或者N个下降沿。
本实施例中，总时钟信号CLK分频为两个子时钟信号传输给驱动集成电路122，即N是为2。对应地，总时钟信号CLK包括第一子时钟信号CLKA与第二子时钟信号CLKB，其中所述第一子时钟信号CLKA与第二子时钟信号CLKB是两组相位差180度、同时幅度、占空比、频率都相同的时钟信号。对应地，在一个数据加载周期T中，第一子时钟信号CLKA与第二子时钟信号CLKB均包括一个上升沿，即是在数据加载周期T内第一子时钟信号CLKA与第二子时钟信号CLKB包含有2个上升沿。
串行接口SI用于传输数字串行信号(Serial digital interface，SDI)给驱动集成电路122，本实施例中，串行接口SI用于传输多组数据信号DATA至驱动集成电路122。
驱动系统121用于依据总时钟信号CLK中的多个子时钟信号将数据信号DATA加载至驱动集成电路122。本实施例中，在总时钟信号CLK的一个数据加载周期T内，在第一子时钟信号CLKA与第二子时钟信号CLKB的上升沿分别加载一组数据信号DATA至驱动集成电路122，由此，总时钟信号CLK的一个数据加载周期T内，能够在两个子时钟信号的两个上升沿加载两组数据信号DATA至驱动集成电路122。可见，在提高了数据信号DATA加载至数据驱动电路122的效率，总时钟信号CLK的频率也不会因为过高而使得Mini-LED在PCB上走线受高频的限制。
驱动集成电路122则将接收到的多组数据信号DATA传输给显示面板100的显示区110，并驱动显示面板100在显示区110依据数据信号显示图像。
请参阅图3，其为如图2所示驱动系统与驱动集成电路的具体电路结构示意图。如图3所示，所述时钟分频电路200包括驱动系统121以及驱动集成电路122。其中，所述驱动集成电路122包括锁存器(Latch,LAT)1221，第一移位寄存器(shift register，SR)SR1以及第二移位寄存器SR2。
其中，所述锁存器1221与第一移位寄存器SR1以及第二移位寄存器SR2电性连接。
第一移位寄存器SR1包括第一驱动信号输出口1224，第一驱动信号输出口1224用于将第一移位寄存器SR1执行移位后的数据信号DATA传输给锁存器1221。
第二移位寄存器SR2包括第二驱动信号输出口1225，第二驱动信号输出口1225用于将第二移位寄存器SR2执行移位后的数据信号DATA传输给锁存器1221。
锁存器1221用于针对自第一驱动信号输出口1224以及第二驱动信号输出口1225传输的多组数据信号DATA进行锁存处理，并将锁存处理后的数据信号DATA传输至显示面板100中的显示区110，并驱动显示面板100的显示区110显示成像。
本实施方式中，第一子时钟信号CLKA与多组数据信号DATA传输到第一移位寄存器SR1中。其中，对应第一时钟信号CLKA的每一个上升沿或者下降沿加载一组数据信号DATA至第一移位寄存器SR1。第一移位寄存器SR1针对数据信号DATA进行移位处理后传输给锁存器1221。
第二子时钟信号CLKB与多组数据信号DATA传输到第二移位寄存器SR2中。其中，对应第二时钟信号CLKB的每一个上升沿或者下降沿加载一组数据信号DATA至第二移位寄存器SR2。第二移位寄存器SR2针对数据信号DATA执行移位处理后传输给锁存器1221。锁存器1221将第一移位寄存器SR1和第二移位寄存器SR2传输的数据信号DATA经过锁存处理后再输出到显示面板100的显示区110。
在一些实施方式中，总时钟信号CLK可以分频为其他数量的子时钟信号，例如总时钟信号CLK可以分频为N个子时钟信号，N为大于1的整数，如N可以为2、3、4等数量，并不以前述举例为限。
对应地，驱动系统121将则在一个数据加载周期T内，对应N个子时钟信号的N个上升沿或者N个下降沿加载N组数据信号DATA传输到所述N个移位寄存器中进行寄存，且所述N个移位寄存器将寄存的N组所述数据信号同步传输至所述锁存器1221进行锁存。
其中，N个子时钟信号按照一一对应的方式分别传输至N个移位寄存器，所述数据信号DATA分别同时传输至所述N个移位寄存器。对应地，在一个所述数据加载周期T中，每一个所述移位寄存器依据接收的所述子时钟信号的上升沿或者下降沿加载一组所述数据信号，从而实现在一个数据加载周期加载N组数据信号至驱动集成电路122，有效提高了数据信号DATA的传输效率。
请参阅图4，其为如图3所示驱动系统与驱动集成电路传输数据信号的时序图。为便于理解，图4中的附图标记说明如下：CLKA表征第一子时钟信号；CLKB表征第二子时钟信号；CLK表征总时钟信号；DATA表征数据信号；T表征一个数据加载周期。
请一并参阅图3与图4，驱动系统121产生总时钟信号CLK，并将所述总时钟信号CLK分频为第一子时钟信号CLKA和第二子时钟信号CLKB。
如图4所示，第一子时钟信号CLKA和第二子时钟信号CLKB之间具有180度的相位差，第一子时钟信号CLKA和第二子时钟信号CLKB的幅度、占空比以及频率均相同。其中，第一子时钟信号CLKA波形图和第二子时钟信号CLKB波形图相互叠加时能够得到虚线部分总时钟信号CLK波形图中相同的上升沿频率。在一个数据加载周期T中，第一子时钟信号CLKA与第二子时钟信号CLKB均包括一个上升沿，即是在数据加载周期T包含有两个上升沿。
如4所示第一子时钟信号CLKA波形图和第二子时钟信号CLKB波形图，第一子时钟信号CLKA的频率和第二子时钟信号CLKB频率均为总时钟信号CLK的频率的1/2。可以理解，当总时钟信号CLK分频为N个子时钟信号，则每一个时钟信号的频率为总时钟信号CLK的频率的1/N。
本实施例中，在一个数据加载周期T中，第一子时钟信号CLKA包括一个上升沿，第二子时钟信号CLKB包括一个上升沿。由此，依据第一子时钟信号CLKA和第二子时钟信号CLKB加载数据信号时，对应第一子时钟信号CLKA的上升沿，一组数据信号加载至第一移位寄存器SR1，对应第二子时钟信号CLKB的上升沿，一组数据信号加载至第二移位寄存器SR2。
在其他变更实施方式中，第一子时钟信号CLKA和第二子时钟信号CLKB之间具有的相位差并不局限于本文附图4中所示意的，第一子时钟信号CLKA和第二子时钟信号CLKB彼此具有180度相位差。第一子时钟信号CLKA和第二子时钟信号CLKB之间具有的相位差也可为90度、120度等，仅需两者相叠加能够得到虚线部分的总时钟信号CLK相同的上升沿频率即可。
在其他变更实施方式中，总时钟信号CLK分频方式并不局限于本文附图4中所示意的设置方式。例如总时钟信号CLK的分频方式可以为但不局限于：驱动系统121产生总时钟信号CLK，并将所述总时钟信号CLK分为第一子时钟信号CLKA、第二子时钟信号CLKB以及第三子时钟信号CLKC；驱动系统121产生总时钟信号CLK，并将所述总时钟信号CLK分为第一子时钟信号CLKA、第二子时钟信号CLKB、第三子时钟信号CLKC以及第N子时钟信号CLKN。
可变更地，当在总时钟信号以及子时钟信号的下降沿加载数据信号DATA至移位寄存器时，在一个数据加载周期T中，第一子时钟信号CLKA包括一个下降沿，第二子时钟信号CLKB包括一个下降沿。由此，依据第一子时钟信号CLKA和第二子时钟信号CLKB加载数据信号时，对应第一子时钟信号CLKA的下降沿，一组数据信号加载至第一移位寄存器SR1，对应第二子时钟信号CLKB的下降沿，一组数据信号加载至第二移位寄存器SR2。
请参阅图5，其为如3所示驱动系统与驱动集成电路传输数据信号的流程示意图。在本实施例中，现结合图3-图5，具体说明显示装置中驱动系统121与驱动集成电路122配合传输并加载数据信号DATA至显示面板100的流程。
如图5所示，驱动系统121与驱动集成电路122传输数据信号的流程示意图。
步骤S11、将总时钟信号CLK分频为N个频率相同、相位相差预设角度的子时钟信号。
时钟信号模块1211将总时钟信号CLK分频为N个子时钟信号，N个子时钟信号相位相差为360/N度，则N所述个子时钟信号的频率均为总时钟信号CLK1频率的1/N，且每个子时钟信号的占空比相同。
在总时钟信号CLK的一个数据加载周期T中，N个子时钟信号均分别包括一个上升沿或者下降沿，即是在一个数据加载周期T内N个子时钟信号包含有N个上升沿或者N个下降沿。
步骤S12、在N个所述子时钟信号中每一个所述子时钟信号的边沿分别加载一组数据信号DATA至所述驱动集成电路122。
对应在每一个所述子时钟信号的边沿加载一组数据信号DATA。其中，边沿包括所述时钟信号的上升沿或下降沿(例如，如图4所示的CLKA/CLKB中箭头所指方式)。本实施例中，对应在每一个所述子时钟信号的上升沿加载一组数据信号DATA。
本实施方式中，对应总时钟信号CLK的一个数据加载周期T，在第一子时钟信号CLKA的上升沿加载数据信号DATA至驱动集成电路122，在第二子时钟信号CLKA的上升沿加载数据信号DATA至驱动集成电路122。
步骤S13、驱动集成电路122针对接收的N组数据信号DATA进行数据处理。
如图4所示，在一个数据加载周期T中，通过所述驱动集成电路122中的N个移位寄存器，在N个所述子时钟信号的边沿分别接收一组数据信号DATA并进行移位处理并寄存。N个移位寄存器寄存的N组所述数据信号DATA传输至所述驱动集成电路122中的锁存器1221进行锁存。
步骤S14、所述驱动集成电路将执行数据处理后的N组所述数据信号加载至显示面板100，并驱动所述显示面板100依据N组所述数据信号显示图像。
在本实施例中，总时钟信号CLK分频为两个子时钟信号进行执行数据信号的加载，在有效提高了数据信号的传输与加载效率的同时，也降低了总时钟信号的频率，有效弥补了Mini-LED显示图像时时钟信号在PCB上走线受到高频的限制，增加了Mini-LED高灰度、高刷新率的可行性，增加了产品的竞争力。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种显示装置，其特征在于，包括：驱动系统和驱动集成电路，所述驱动系统依据总时钟信号提供数据信号至所述驱动集成电路，所述驱动集成电路传输所述数据信号至显示面板以执行图像显示，其中：
所述驱动系统产生所述总时钟信号并且将所述总时钟信号分频以输出N个相位不同、频率与占空比相同的子时钟信号，对应每个所述子时钟信号的边沿加载一组数据信号至所述驱动集成电路，其中，N为大于或等于2的整数。
2.根据权利要求1所述的显示装置，其特征在于，所述驱动系统包括时钟信号模块、N个子时钟接口和串行接口；
所述时钟信号模块用于产生所述总时钟信号；
所述N个子时钟接口的一端与所述时钟信号模块连接，所述N个子时钟接口的另一端分别与所述驱动集成电路连接，所述N个子时钟接口用于接收N个所述子时钟信号并分别传输至所述驱动集成电路；
所述串行接口用于传输多组所述数据信号至所述驱动集成电路，所述驱动集成电路依据N个所述子时钟信号加载多组所述数据信号。
3.根据权利要求1所述的显示装置，其特征在于，N个所述子时钟信号之间的相位相差为360/N度，且每个所述子时钟信号的频率与占空比相同，一组所述数据信号对应在一个所述子时钟信号的边沿加载至所述驱动集成电路。
4.根据权利要求3所述的显示装置，其特征在于，所述边沿包括上升沿或者下降沿，
当所述边沿为所述上升沿时，一组所述数据信号在一个所述子时钟信号的上升沿加载至所述驱动集成电路；
当所述边沿为所述下降沿时，一组所述数据信号在一个所述子时钟信号的下降沿加载至所述驱动集成电路。
5.根据权利要求4所述的显示装置，其特征在于，所述总时钟信号包括多个连续的数据加载周期，在一个所述数据加载周期中，每一个所述子时钟信号包括一个上升沿或者一个下降沿；
所述驱动集成电路包括N个移位寄存器与一个锁存器，所述N个移位寄存器连接于所述锁存器；
在一个所述数据加载周期中，所述驱动系统将对应N个所述上升沿或者N个所述下降沿加载N组所述数据信号到所述N个移位寄存器中进行寄存，且所述N个移位寄存器将寄存的N组所述数据信号同步传输至所述锁存器进行锁存。
6.根据权利要求5所述的显示装置，其特征在于，所述锁存器将N组所述数据信号传输至所述显示面板，驱动所述显示面板依据所述数据信号显示图像。
7.根据权利要求5所述的显示装置，其特征在于，N个所述子时钟信号按照一一对应的方式分别传输至所述N个移位寄存器，N组所述数据信号分别同时传输至所述N个移位寄存器；
在一个所述数据加载周期中，每一个所述移位寄存器依据接收的一个所述子时钟信号的上升沿或者下降沿加载一组所述数据信号。
8.根据权利要求7所述的显示装置，其特征在于，N个所述子时钟信号中每一个所述子时钟信号的频率为所述总时钟信号的频率的1/N。
9.一种显示装置的数据加载方法，其特征在于，包括步骤：
将总时钟信号分频为N个频率相同、相位相差预设角度的子时钟信号；
在N个所述子时钟信号中每一个所述子时钟信号的边沿分别加载一组数据信号至驱动集成电路；
所述驱动集成电路针对接收的N组所述数据信号进行数据处理；
所述驱动集成电路将执行数据处理后的N组所述数据信号加载至显示面板，并驱动所述显示面板依据N组所述数据信号显示图像。
10.根据权利要求9所述的显示装置的数据加载方法，其特征在于，所述总时钟信号包括多个连续的数据加载周期，在一个所述数据加载周期中，每一个所述子时钟信号的所述边沿包括一个上升沿或者一个下降沿，所述驱动集成电路针对接收的所述数据信号进行数据处理，包括：
在一个所述数据加载周期中，通过所述驱动集成电路中的N个移位寄存器在N个所述子时钟信号的边沿分别接收一组数据信号并进行寄存；将N个所述移位寄存器寄存的N组所述数据信号传输至所述驱动集成电路中的锁存器进行锁存。
CN202011321882.3A 2020-11-23 2020-11-23 显示装置及显示装置的数据加载方法 Pending CN113012628A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011321882.3A CN113012628A (zh) 2020-11-23 2020-11-23 显示装置及显示装置的数据加载方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011321882.3A CN113012628A (zh) 2020-11-23 2020-11-23 显示装置及显示装置的数据加载方法

Publications (1)

Publication Number Publication Date
CN113012628A true CN113012628A (zh) 2021-06-22

Family

ID=76383227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011321882.3A Pending CN113012628A (zh) 2020-11-23 2020-11-23 显示装置及显示装置的数据加载方法

Country Status (1)

Country Link
CN (1) CN113012628A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1670795A (zh) * 2004-03-17 2005-09-21 夏普株式会社 显示装置的驱动装置、显示装置以及显示装置的驱动方法
CN102446484A (zh) * 2010-10-04 2012-05-09 拉碧斯半导体株式会社 显示面板驱动装置
CN102568420A (zh) * 2010-12-28 2012-07-11 乐金显示有限公司 显示装置
CN103680379A (zh) * 2012-09-06 2014-03-26 三星电子株式会社 显示驱动集成电路及其显示数据处理方法
KR20200052733A (ko) * 2018-11-07 2020-05-15 엘지디스플레이 주식회사 영상 표시패널의 구동 회로부, 및 이를 이용한 영상 표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1670795A (zh) * 2004-03-17 2005-09-21 夏普株式会社 显示装置的驱动装置、显示装置以及显示装置的驱动方法
CN102446484A (zh) * 2010-10-04 2012-05-09 拉碧斯半导体株式会社 显示面板驱动装置
CN102568420A (zh) * 2010-12-28 2012-07-11 乐金显示有限公司 显示装置
CN103680379A (zh) * 2012-09-06 2014-03-26 三星电子株式会社 显示驱动集成电路及其显示数据处理方法
KR20200052733A (ko) * 2018-11-07 2020-05-15 엘지디스플레이 주식회사 영상 표시패널의 구동 회로부, 및 이를 이용한 영상 표시장치

Similar Documents

Publication Publication Date Title
JP4562225B2 (ja) 平板ディスプレイシステム，平板ディスプレイシステムの画像信号インターフェース装置及びその方法
CN101145325B (zh) 平面显示设备的驱动电路和数据驱动器
US10210789B2 (en) Display panel and driving method thereof and display apparatus
US6603466B1 (en) Semiconductor device and display device module
CN101136160B (zh) 影像显示系统与影像显示驱动方法
US7936345B2 (en) Driver for driving a display panel
US20080001898A1 (en) Data bus power down for low power lcd source driver
US20050219189A1 (en) Data transfer method and electronic device
CN101281337B (zh) 液晶显示装置及相关驱动方法
US7940242B2 (en) Driving circuit for driving liquid crystal display device and method thereof
US20090278779A1 (en) Lcd device based on dual source drivers with data writing synchronous control mechanism and related driving method
JP3739663B2 (ja) 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置
CN103377614A (zh) 平板显示装置
JP2005222027A (ja) フラットパネルディスプレイとそのソースドライバ
CN102117591A (zh) 数据传输设备和使用该数据传输设备的平板显示器
CN100535977C (zh) 可自动调整信号偏移的显示系统及相关驱动方法
CN114648930A (zh) 数据驱动电路、其时钟恢复方法及具有其的显示驱动装置
KR20070095037A (ko) Ｅｍｉ 방출을 감소시킬 수 있는 데이터 처리장치와 그방법
US20140210699A1 (en) Lcd device based on dual source drivers with data writing synchronous control mechanism and related driving method
US8174520B2 (en) Driving circuit of an LCD panel and data transmission method thereof
CN102610185B (zh) 支持双解析度显示的显示装置与其驱动方法
US8305328B2 (en) Multimode source driver and display device having the same
US7158128B2 (en) Drive unit and display module including same
CN113012628A (zh) 显示装置及显示装置的数据加载方法
JP2001109437A (ja) 液晶パネルの駆動回路及び液晶制御信号発生回路とそれらを備えた液晶表示装置及び液晶表示装置の制御方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210622

RJ01 Rejection of invention patent application after publication