CN103680379A - 显示驱动集成电路及其显示数据处理方法 - Google Patents

Abstract

本发明提供一种显示驱动集成电路，其包括：第一行缓冲器，配置来响应于外部时钟信号接收奇数线的第一像素数据并且响应于内部时钟信号输出第一像素数据；第二行缓冲器，其响应于外部时钟信号接收偶数线的第二像素数据并且响应于内部时钟信号输出第二像素数据；行缓冲器控制器，配置来按照2像素数据接收显示数据并且输出第一和第二像素数据；数据合并器，配置来合并从所述第一行缓冲器输出的第一像素数据和从所述第二行缓冲器输出的第二像素数据；以及图像数据处理块，配置来处理合并的像素数据，其中内部时钟信号的频率低于外部时钟信号的频率。

Description

显示驱动集成电路及其显示数据处理方法

相关申请的交叉引用

本发明要求2012年9月6日在韩国知识产权局提交的韩国专利申请：编号10-2012-0098900的优先权，其公开内容通过引入在此整体并入。

技术领域

本发明构思的示范实施例涉及显示驱动集成电路及其显示数据处理方法。

背景技术

某些智能电话机具有能够显示高清电视（HDTV）信号的显示器。该智能电话机可以具有用于管理这些信号对显示器的输出的显示驱动集成电路（DDI）。例如，显示器可以是有机发光显示器（OLED）。但是，当DDI用于驱动超高清移动显示器时会消耗过多的电流以及会产生过多的热。

发明内容

根据本发明构思的示范实施例，显示驱动集成电路包括：第一行缓冲器，其响应于外部时钟信号接收奇数线的第一像素数据并且响应于内部时钟信号输出第一像素数据；第二行缓冲器，其响应于外部时钟信号接收偶数线的第二像素数据并且响应于内部时钟信号输出第二像素数据；行缓冲器控制器，其按照2像素数据接收显示数据并且输出第一和第二像素数据；数据合并器，其合并从所述第一行缓冲器输出的第一像素数据和从所述第二行缓冲器输出的第二像素数据；以及图像数据处理块，其处理合并的像素数据。内部时钟信号的频率低于外部时钟信号的频率。

在示范实施例中，第一和第二像素数据的每个是2像素数据。

在示范实施例中，行缓冲器控制器控制第一和第二行缓冲器的写操作和读操作并且使用外部时钟信号作为用于写操作的写时钟以及使用内部时钟信号作为用于读操作的读时钟。

在示范实施例中，行缓冲器控制器输出读数据信号，以用于合并从所述第一行缓冲器输出的第一像素数据和从所述第二行缓冲器输出的第二像素数据。

在示范实施例中，图像数据处理块处理包括4像素数据的合并的像素数据。

在示范实施例中，所述显示驱动集成电路还包括：移位寄存器，其响应于时钟信号按照4像素数据移位通过图像数据处理块处理的显示数据；锁存电路，其存储经移位的显示数据；和源极驱动器，其产生与存储在锁存电路的显示数据对应的模拟电压。

在示范实施例中，图像数据处理块处理包括2像素数据的合并的像素数据。

在示范实施例中，所述的显示驱动集成电路还包括：像素转换器，其将由图像数据处理块处理的2像素显示数据转换为4像素显示数据。

在示范实施例中，按照MIPI（移动工业处理器接口）格式从外部设备接收外部时钟信号和数据分组。

在示范实施例中，所述显示驱动集成电路还包括：MIPI客户端，其经由多条线接收数据分组；以及MIPI包装器，其响应于外部时钟信号从MIPI客户端接收32位显示数据，并响应于外部时钟信号按照2像素数据输出48位显示数据。

在示范实施例中，多条线是4线并且外部时钟信号的频率低于125MHz。

在示范实施例中，显示驱动集成电路还包括：振荡器，其产生内部时钟。

根据本发明构思的示范实施例，一种显示驱动集成电路的显示数据处理方法包括：响应于外部时钟信号对至少一个行缓冲器写入显示数据；响应于内部时钟信号从至少一个行缓冲器读取该显示数据；以及按照预定的像素数据单位处理读取的显示数据。内部时钟信号的频率低于外部时钟的频率。

在示范实施例中，所述显示数据处理方法还包括：从外部设备接收数据分组和外部时钟信号；以及根据输入数据分组向至少一个行缓冲器输出显示数据，其中输出的显示数据是用于4像素的像素数据。

在示范实施例中，所述显示数据处理方法还包括：按照预定的像素数据单位合并读取的显示数据。

根据本发明构思的示范实施例，一种显示驱动集成电路（DDI）包括：时钟划分器，先入先出FIFO存储器和图像数据处理块。时钟划分器响应于外部时钟信号接收图像数据的输入并且输出划分的图像数据。FIFO存储器响应于内部时钟信号接收划分的图像数据并且输出划分的图像数据。图像数据处理块被配置来处理由FIFO存储器输出的划分的图像数据。内部时钟信号的频率低于外部时钟信号的频率。

在示范实施例中，输入到图像数据处理块的划分的图像数据是代表用于4个像素的图像数据的4像素数据。所述DDI还可以包括：移位寄存器、锁存电路和源极驱动器。在示范实施例中，移位寄存器响应于时钟信号按照4像素数据移位通过处理块输出的显示数据；锁存电路存储经移位的显示数据；而源极驱动器产生与存储在锁存电路的显示数据对应的模拟电压。

在示范实施例中，输入到图像数据处理块的划分的图像数据是代表用于2个像素的图像数据的2像素数据。在示范实施例中，DDI还包括：像素转换器，用于将由图像数据处理块处理的2像素数据转换为4像素数据。

附图说明

通过结合附图的以下描述，本发明构思的示范实施例将变得明了，其中相同参考数字贯穿各图表示相同部分，除非另外规定，其中：

图1是说明根据本发明构思的示范实施例的显示系统的框图。

图2是说明根据本发明构思的示范实施例的数据分组的图。

图3是说明根据本发明构思的示范实施例的显示时序的图。

图4是说明根据本发明构思的示范实施例的输入MIPI数据的图。

图5是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。

图6是说明根据本发明构思的示范实施例的基于2像素的DDI的框图。

图7是说明根据本发明构思的示范实施例的移动DDI的框图。

图8是说明根据本发明构思的示范实施例的显示数据处理方法的流程图。

图9是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。

图10是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。

图11是说明根据本发明构思的示范实施例的数据处理系统的框图。

具体实施方式

下面，将参考附图更详细地描述本发明构思的示范实施例。但是，本发明构思可以以不同的形式实施，并且不应推断为限制到这里阐述的示范实施例。贯穿附图和说明书，相似的参考数字可以表示相似的元素。

图1是说明根据本发明构思的示范实施例的显示系统的框图。参考图1，显示系统10包括应用处理器（以下，称为AP）12、显示驱动集成电路（以下，称为DDI）14、以及显示面板16。在示例性实施例中，AP12是片上系统（SoC）或设计用于支持在移动操作系统环境中运行的应用的移动应用处理器。

在示例性实施例中，AP12控制显示系统10的整体操作，并响应于时钟信号ECLK接收和输出具有显示数据的数据分组。在示例性实施例中，数据分组包括显示数据，和水平同步信号Hsync、垂直同步信号Vsync、以及数据使能信号DE中的至少一个。

DDI14从AP12接收数据分组，以向显示面板16输出水平同步信号Hsync、垂直同步信号Vsync、数据使能信号DE和显示数据。在示例性实施例中，AP12和DDI14提供有接口，诸如MIPI（移动工业处理器接口），MDDI（移动显示数字接口），CDP（紧凑显示端口）等。下面，为了便于探讨，假设DDI14接口是基于MIPI格式的。

在示例性实施例中，DDI14包括用于高速串行接口的图形存储器GRAM。没有GRAM的话，DDI14可能消耗更多的功率（例如，电流）和产生更多的热量。另外，当在DDI14内包括GRAM时，在AP12的负荷可能会减少。从AP12输入的显示数据可以被写入GRAM并且GRAM内存储的数据可以通过扫描操作输出。在示例性实施例中，GRAM是双端口DRAM。

DDI14可以无需使用用于高速串行接口的GRAM而通过AP12缓冲数据分组并且输出显示数据。下面，假定DDI14不使用GRAM。

在示范实施例中，显示面板16根据DDI14的控制以帧为单位显示该显示数据。显示面板16可以是如下中的一个：有机发光显示面板（OLED）、液晶显示面板（LCD）、等离子显示面板（PDP）、电泳显示面板、以及电湿显示面板。但是，本发明构思不局限于此，可以使用其他显示类型。

显示系统10可以经由配置来缓冲显示数据的DDI14而适合于高速接口。

图2是说明根据本发明构思的示范实施例的数据分组的图。在图2，数据分组可以是将在水平方向上被显示在显示面板16上的数据。该数据分组可以包括水平同步开始（HSS），用于后边沿的LPDT的水平消隐分组（HBP），RGB视频分组，消隐分组或LPDT模式（BLLP）和用于前边沿的LPFT或水平消隐分组（HFP）。但是，本发明构思并不限于此。

DDI14可以接收要在水平方向中显示的数据分组以输出数据使能信号DE、水平同步信号Hsync，RGB数据D[23:0]和时钟信号PCLK。这里，时钟信号PCLK可以是从AP12输入的时钟信号ECLK。

在图2，说明了要在水平方向中显示的数据分组。要在垂直方向中显示的数据分组可以类似于在水平方向中显示的数据分组。

图3是说明根据本发明构思的示范实施例的显示时序的图。该时序可以是针对在图2中显示的数据帧。

基于在水平方向上的水平同步信号Hsync，可以包括水平速度动作（HSA）、水平后边沿（HBP）、水平活动（HACT）和水平前边沿（HFP）。

基于垂直方向上的垂直同步信号Vsync，可以包括垂直速度动作（VSA）、垂直后边沿（VBP）、垂直活动（VACT）和垂直前边沿（VFP）。

可根据显示面板16的分辨率不同地确定上述的时序参数。

为了便于描述，假设数据分组根据MIPI格式在AP12和DDI14之间传递。

图4是说明根据本发明构思的示范实施例的输入MIPI数据的图。参考图4，示出其中根据4线MIPI输入显示数据的示例。通过4线MIPI，数据分组MIPI DATA[7:0],MIPI DATA[15:8],MIPI DATA[23:16],和MIPIDATA[31:24]按照一定频率（如1Gbps）从AP12传递到DDI14。例如，如果基于4线MIPI按照字节转换以1Gbps的速率传递的数据，则可以使用125MHz的外部时钟信号MIPI CLK接收显示数据。例如，可以在外部时钟信号MIPICLK的每个周期输入32位的显示数据。由于125MHz时钟的周期是8ns，所以可以每8ns输入32位显示数据。此外，外部时钟信号MIPI CLK（如图1的ECLK）的每三个周期可以接收四个像素的像素数据。例如，像素数据可以由一字节的红数据、一字节的绿数据和一字节的蓝数据组成。

例如，在图4，PD[47:24]的像素数据1在MIPI CLK的第一周期内包括黑色阴影的R，G，B；PD[47:24]的像素数据2在MIPI CLK的第一和第二周期内包括浅色阴影的R，G，B；PD[47:24]的像素数据3在MIPI CLK的第二和第三周期内包括更浅色阴影的R，G，B；以及PD[23:0]的像素数据4在MIPI CLK的第三周期内包括最浅色阴影的R，G，B。

根据本发明构思的示范实施例的MIPI数据的数据分组不局限于根据4线MIPI被输入。根据本发明构思的示范实施例的MIPI数据的数据分组可以根据至少一线MIPI被输入。此外，显示数据可根据3线MIPI被输入。

图5是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。参考图5，DDI100包括MIPI块110、行缓冲器控制器120、振荡器130、第一行缓冲器141、第二行缓冲器142、数据合并器143、图像数据处理块150、移位寄存器162、锁存电路164、以及源极驱动器166。作为例子，所述图像数据处理块150可以执行图像增强、图像校正等

MIPI块110可以包括MIPI客户端112和MIPI包装器114。

MIPI客户端112可以从外部主机（例如，在图1中的AP12）接收数据分组。这里，数据分组可以包括显示数据、水平同步信号Hsync、垂直同步信号Vsync、数据使能信号DE等。例如，响应于经由时钟引脚CK输入的外部时钟信号MIPI CLK，MIPI客户端112可以接收经由多个数据引脚D0到D3接收显示数据。如图4所示，4个字节，即32位的显示数据可响应于外部时钟信号MIPI CLK经由4线被接收。在一个示例性实施例中，每线传递1Gbps（125MHz/字节）的显示用数据。然而，本发明的构思并不限于任何特定的数据传输速率。

MIPI客户端112可以使用外部时钟信号MIPI CLK的频率f_a输出32位的显示数据。在本发明构思的示范实施例中，外部时钟信号MIPI CLK的频率f_a是125MHz。频率f_a可基于所使用的数据传输速率而改变。

在示例性实施例中，MIPI包装器114接收从MIPI客户端112输出的显示数据，并响应于外部时钟信号MIPI CLK输出按照2像素的数据。例如，MIPI包装器114可以使用外部时钟信号MIPI CLK的频率f_a输出48位的显示数据。

在示例性实施例中，行缓冲器控制器120对应于奇数行，从由MIPI包装器114输入的显示数据中输出第一显示数据，和对应于偶数行，从由MIPI包装器114输入的显示数据中输出第二显示数据。每个所述第一和第二显示数据可以按照代表四个像素的数据（例如，4像素数据）的单位输出。例如，行缓冲器控制器120可接收按照代表两个像素的数据（例如，2像素数据）的单位接收显示数据以输出4像素数据为单位的显示数据。例如，行缓冲器控制器120可使用与外部时钟信号MIPI CLK的频率f_a的一半对应的频率f_b输出96位的显示数据。在示例性实施例中，频率f_b为62.5MHz。

振荡器130产生在DDI100中使用的一内部时钟信号OSC CLK。在示例性实施例中，内部时钟信号OSC CLK的频率f_c为35.97MHz。然而，内部时钟信号OSC CLK的频率f_c并不限于任何特定的频率。

第一行缓冲器141存储来自行缓冲器控制器120的第一显示数据。第一行缓冲器141可响应内部时钟信号OSC CLK执行读操作。例如，第一行缓冲器141可使用内部时钟信号OSC CLK的频率f_c执行读操作以输出结果。

第二行缓冲器142存储来自行缓冲器控制器120的第二显示数据。第二行缓冲器142可以响应于内部时钟信号OSC CLK执行读操作。例如，第二行缓冲器142可以使用内部时钟信号OSC CLK的频率f_c执行读操作以输出结果。

利用本发明构思的至少一个实施例的写入速度，以2像素数据的单位输入的显示数据可按照4像素数据的单位被存储在行缓冲器141和142中。因此，可以提高数据传输的速度，或获得1/3减速效果。

数据合并器143合并从所述第一和第二行缓冲器141和142读出的数据以便按照4像素数据的单位输出显示数据。例如，数据合并器143使用内部时钟信号OSC CLK的频率f_c输出按照4像素数据的单位的显示数据。

图像数据处理块150处理从数据合并器143输出的4像素数据单位的显示数据。在示例性实施例中，所述图像数据处理块150在70MHz以下操作。例如，图像数据处理块150可以输出使用内部时钟信号OSC CLK的频率f_c处理的4像素显示数据。

移位寄存器162按照4像素数据的单位移位显示数据。在示例性实施例中，移位寄存器162操作于42MHz以下。

锁存电路164存储经移位的显示数据。

源极驱动器166按N像素数据处理由锁存电路164存储的显示数据。例如，源极驱动器166可以输出对应于显示数据的模拟电压。

根据本发明构思的示例性实施例的DDI100通过响应于内部时钟信号OSC CLK在行缓冲器141和142中缓存显示数据而在高速下以低功率处理显示数据。

图6是说明根据本发明构思的示范实施例的基于2像素的DDI的框图。参考图6，DDI200包括MIPI客户端212和MIPI包装器214、行缓冲器控制器220、振荡器230、第一行缓冲器241、第二行缓冲器242、数据合并器243、图像数据处理块250、移位寄存器262、锁存电路264、以及源极驱动器266。

在图6，MIPI客户端212、MIPI包装器214、行缓冲器控制器220、振荡器230、第一行缓冲器241、第二行缓冲器242、移位寄存器262、锁存电路264以及源极驱动器266可以和图5的MIPI客户端112、MIPI包装器114、行缓冲器控制器120、振荡器130、第一行缓冲器141、第二行缓冲器142、移位寄存器162、锁存电路164、以及源极驱动器166配置相同，因此省略其描述。

数据合并器243合并从所述第一和第二行缓冲器241和242读出的数据以便按照2像素数据的单位输出显示数据。例如，数据合并器243可以使用频率f_b按照2像素数据的单位输出显示数据。

图像数据处理块250处理从数据合并器243输出的2像素数据单位的显示数据。在示例性实施例中，所述图像数据处理块250使用频率f_b处理并且输出2像素显示数据。

像素转换器255接收由图像数据处理块250处理的2像素数据单位的显示数据以输出4像素数据单位的显示数据。例如，像素转换器255可以使用频率f_b接收48位的显示数据以使用内部时钟信号OSC CLK的频率f_c输出96位的显示数据。

图7是说明根据本发明构思的示范实施例的移动DDI的框图。参考图7，移动DDI300包括MIPI包装器314、行缓冲器控制器320、振荡器330、第一行缓冲器341、第二行缓冲器342、以及数据合并器343。

MIPI包装器314可以输出48位的显示数据[47:0]、垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE、时钟信号PCLK（或MIPI CLK）。在示范实施例中，外部时钟信号MIPI CLK的频率f_a是125MHz。

行缓冲控制器320可输出对应于奇/偶线的96位的写数据WriteData[95:0]、地址ADD[n：0]、写/读使能信号WE/RE、写时钟信号、以及读时钟信号。

在示例性实施例中，写时钟信号是外部时钟信号MIPI CLK，而读时钟信号是内部时钟信号OSC CLK。写时钟信号可以具有与外部时钟信号MIPICLK的频率fa的一半对应的频率fb。读时钟信号可以具有内部时钟OSC CLK的频率fc。

振荡器330产生内部时钟信号OSC CLK。

第一行缓冲器341可以接收从行缓冲控制器320输出的对应于奇线的96位的写数据Write Data[95:0]、地址ADD[n：0]、写/读使能信号WE/RE、写时钟信号、以及读时钟信号，同步于写时钟信号存储写数据，以及同步于读时钟信号存储读数据。第一行缓冲器341可以使用内部时钟信号OSC CLK的频率f_c输出96位的读数据Read Data[95:0]。

第二行缓冲器342可以接收从行缓冲控制器320输出的与偶线对应的96位的写数据Write Data[95:0]、地址ADD[n：0]、写/读使能信号WE/RE、写时钟信号、以及读时钟信号，同步于写时钟信号存储写数据，以及同步于读时钟信号存储读数据。第二行缓冲器342可以使用内部时钟信号OSC CLK的频率f_c输出96位的读数据Read Data[95:0]。

数据合并器343从所述第一和第二行缓冲器341和342接收读数据，响应于读数据选择信号RDS合并输入的读数据，并输出合并后的显示数据。例如，根据读数据选择信号RDS，数据合并器343可以使用频率f_b输出48位数据或使用频率f_c输出96位数据。可通过基于2像素的图像处理器处理48位数据，和可以通过基于4像素的图像处理器处理96位数据。

图8是说明根据本发明构思的示范实施例的显示数据处理方法的流程图。参考图8，在操作S110，响应于外部时钟信号MIPI CLK从主机输入的显示数据被存储在至少一个行缓冲器中。在操作S120，响应于内部时钟OSCCLK读取存储在至少一个行缓冲器中的显示数据。内部时钟OSC CLK的频率可以低于外部时钟信号MIPI CLK的频率。在操作S130中，图像数据处理块处理读取的显示数据。

图9是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。参考图9，DDI400包括MIPI客户端412、MIPI包装器414、时钟划分器430、振荡器420、先入先出FIFO存储器440、图像数据处理块450、移位寄存器462、锁存电路464、以及源极驱动器466。

图5中的DDI100的行缓冲器控制器120、第一行缓冲器141和第二行缓冲器142、以及数据合并器143可以由图9的DDI400的时钟划分器430、和FIFO存储器440替换。在本发明构思的示范实施例中，时钟划分器430被配置来响应于频率f_a的外部时钟信号接收图像数据的输入（如，从MIPI包装器414）并且输出划分的图像数据。FIFO存储器440响应于频率f_c的内部时钟信号接收由时钟划分器430输出的划分的图像数据并且向图像处理块450输出划分的图像数据。内部时钟信号的频率f_c低于外部时钟信号的频率f_a。振荡器420可以产生该内部时钟信号。作为示例，FIFO存储器440到图像处理块450的输出是4像素数据或用于4个像素的图像数据。图像处理块450对4像素数据执行操作并且向移位寄存器462提供操作的结果。

图10是说明根据本发明构思的示范实施例的基于4像素的DDI的框图。参考图10，DDI500包括MIPI客户端512、MIPI包装器514、时钟划分器530、振荡器520、FIFO存储器540、图像数据处理块550、像素转换器565、移位寄存器562、锁存电路564、以及源极驱动器566。在本发明构思的示范实施例中，时钟划分器530被配置来响应于频率f_a的外部时钟信号接收图像数据的输入（如，从MIPI包装器514）并且输出划分的图像数据。FIFO存储器540响应于频率f_c的内部时钟信号接收由时钟划分器530输出的划分的图像数据并且输出划分的图像数据。内部时钟信号的频率f_c低于外部时钟信号的频率f_a。振荡器520可以产生该内部时钟信号。作为示例，FIFO存储器540到图像处理块550的输出是2像素数据或用于2个像素的图像数据。图像处理块550对2像素数据执行操作并且向像素转换器565提供操作的结果。像素转换器565将通过图像处理块550输出的2像素数据转换为4像素数据以输出到移位寄存器562。

图6中的DDI200的行缓冲器控制器220、第一行缓冲器241和第二行缓冲器242、以及数据合并器243可以由图10的DDI500的时钟划分器530和FIFO存储器540替换。

图11是说明根据本发明构思的示范实施例的数据处理系统的框图。参考图11，数据处理系统1000包括显示驱动集成电路1100、显示面板1200、触摸屏控制器1300、触摸屏1400、图像处理器1500、和主机控制器1600。

在数据处理系统1000中，显示驱动集成电路1100可以被配置为向显示面板1200提供显示数据。触摸屏控制器1300可连接到与显示面板1200重叠的触摸屏1400，并可以被配置为接收来自触摸屏1400的感测数据。显示驱动集成电路1100可以被配置为按照参照图1到11描述的显示数据处理方式来操作。主机控制器1600可以是应用处理器或图形卡。

在示范实施例中，数据处理系统1000位于移动智能电话机（如盖世S，i-Phone等）、平板个人计算机PC（例如，盖世平板，i-Pad等）等内部。

在本发明构思的示范实施例中，DDI被配置来提供各种分辨率的图像数据，诸如宽扩展图形阵列（WXGA）分辨率和全HD-类超高清显示分辨率。

虽然参考示范实施例已经描述本发明的构思，但是各种改变和修改可以实现，而不会脱离本发明的精神和范围。

Claims (20)

1.一种显示驱动集成电路，包括：

第一行缓冲器，被配置来响应于外部时钟信号接收奇数线的第一像素数据并且响应于内部时钟信号输出第一像素数据；

第二行缓冲器，其响应于外部时钟信号接收偶数线的第二像素数据并且响应于内部时钟信号输出第二像素数据；

行缓冲器控制器，被配置来按照2像素数据接收显示数据并且输出第一和第二像素数据；

数据合并器，被配置来合并从所述第一行缓冲器输出的第一像素数据和从所述第二行缓冲器输出的第二像素数据；以及

图像数据处理块，被配置来处理合并的像素数据，

其中内部时钟信号的频率低于外部时钟信号的频率。

2.如权利要求1所述的显示驱动集成电路，其中第一和第二像素数据的每个是2像素数据。

3.如权利要求2所述的显示驱动集成电路，其中行缓冲器控制器控制第一和第二行缓冲器的写操作和读操作并且使用外部时钟信号作为用于写操作的写时钟以及使用内部时钟信号作为用于读操作的读时钟。

4.如权利要求2所述的显示驱动集成电路，其中行缓冲器控制器输出读数据信号，以用于合并从所述第一行缓冲器输出的第一像素数据和从所述第二行缓冲器输出的第二像素数据。

5.如权利要求1所述的显示驱动集成电路，其中图像数据处理块处理包括4像素数据的合并的像素数据。

6.如权利要求5所述的显示驱动集成电路，还包括：

移位寄存器，被配置来响应于时钟信号按照4像素数据移位通过图像数据处理块处理的显示数据；

锁存电路，被配置来存储经移位的显示数据；和

源极驱动器，被配置来产生与存储在锁存电路的显示数据对应的模拟电压。

7.如权利要求1所述的显示驱动集成电路，其中图像数据处理块处理包括2像素数据的合并的像素数据。

8.如权利要求7所述的显示驱动集成电路，还包括：

像素转换器，被配置来将由图像数据处理块处理的2像素显示数据转换为4像素显示数据。

9.如权利要求1所述的显示驱动集成电路，其中按照MIPI（移动工业处理器接口）格式从外部设备接收外部时钟信号和数据分组。

10.如权利要求9所述的显示驱动集成电路，还包括：

MIPI客户端，被配置来经由多条线接收数据分组；以及

MIPI包装器，被配置来响应于外部时钟信号从MIPI客户端接收32位显示数据，并响应于外部时钟信号按照2像素数据输出48位显示数据。

11.如权利要求10所述的显示驱动集成电路，其中多条线是4线并且外部时钟信号的频率低于125MHz。

12.如权利要求1所述的显示驱动集成电路，还包括：

振荡器，被配置来产生内部时钟信号。

13.一种显示驱动集成电路的显示数据处理方法，包括：

响应于外部时钟信号对至少一个行缓冲器写入显示数据；

响应于内部时钟信号从至少一个行缓冲器读取该显示数据；

按照预定的像素数据单位处理读取的显示数据，

其中内部时钟信号的频率低于外部时钟信号的频率。

14.如权利要求13所述的显示数据处理方法，还包括：

从外部设备接收数据分组和外部时钟信号；以及

根据输入数据分组向至少一个行缓冲器输出显示数据，其中输出的显示数据是用于4像素的像素数据。

15.如权利要求13所述的显示数据处理方法，还包括：

按照预定的像素数据单位合并读取的显示数据。

16.一种显示驱动集成电路，包括：

时钟划分器，被配置来响应于外部时钟信号接收图像数据的输入并且输出划分的图像数据；

先入先出FIFO存储器，被配置来响应于内部时钟信号接收划分的图像数据并且输出划分的图像数据；

图像数据处理块，被配置来处理由FIFO存储器输出的划分的图像数据，

其中内部时钟信号的频率低于外部时钟信号的频率。

17.如权利要求16所述的显示驱动集成电路，其中输入到图像数据处理块的划分的图像数据是代表用于4个像素的图像数据的4像素数据。

18.如权利要求17所述的显示驱动集成电路，还包括：

移位寄存器，被配置来响应于时钟信号按照4像素数据移位通过图像数据处理块输出的显示数据；

锁存电路，被配置来存储经移位的显示数据；和

源极驱动器，被配置来产生与存储在锁存电路的显示数据对应的模拟电压。

19.如权利要求16所述的显示驱动集成电路，其中输入到图像数据处理块的划分的图像数据是代表用于2个像素的图像数据的2像素数据。

20.如权利要求19所述的显示驱动集成电路，还包括：像素转换器，配置来将由图像数据处理块处理的2像素数据转换为4像素数据。

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