KR100689591B1 - 타이밍 컨트롤러 및 타이밍 컨트롤 방법 - Google Patents

Abstract

본 발명의 타이밍 컨트롤러는, 수신단 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 송신단 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 프레임 데이터 스트림 중 레프트 프레임 데이터를 저장하기 위한 레프트 메모리; 수신단 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 송신단 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 프레임 데이터 스트림 중 라이트 데이터를 저장하기 위한 라이트 메모리; 및 외부의 영상 데이터 생성 장치로부터 프레임 데이터 스트림을 입력받아, 상기 레프트 메모리 및 라이트 메모리에 저장하며, 레프트 소스 포트 및 라이트 소스 포트를 통해 외부의 소스 드라이버로 상기 레프트 메모리 및 라이트 메모리에 저장된 픽셀 데이터를 출력하기 위한 픽셀 제어부를 포함하며, 상기 레프트 메모리 및 라이트 메모리 각각의 사이즈는 스캔 라인 1개를 저장하기 위한 사이즈의 절반보다 같거나 작은 것을 특징으로 한다.

듀얼 포트, 그래픽 메모리, 타이밍 컨트롤러, DDI, TCON

Description

타이밍 컨트롤러 및 타이밍 컨트롤 방법{TIMING CONTROLLER AND TIMING CONTROL METHOD}

도 1은 2개의 출력포트로 디스플레이 데이터를 나누어서 전송하는 평면 표시장치 시스템의 일반적인 구성을 나타낸 구조도,

도 2는 종래기술에 따른 듀얼 출력 방식 타이밍 컨트롤러의 내부 구조를 도시한 블록도,

도 3은 종래기술에 따른 듀얼 출력 방식의 타이밍 컨트롤 방법을 도시한 흐름도,

도 4는 본 발명 실시예에 따른 듀얼 출력 방식 타이밍 컨트롤러의 내부 구조를 도시한 블록도,

도 5는 도 4의 픽셀 제어부의 실시예를 나타낸 블록도,

도 6은 본 발명 일실시예 따른 듀얼 출력 방식의 타이밍 컨트롤 방법을 도시한 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

200 : 레프트 메모리

220 : 레프트 메모리 입력 포트 240 : 레프트 메모리 출력 포트

300 : 라이트 메모리

320 : 라이트 메모리 입력 포트 340 : 라이트 메모리 출력 포트

420 : 레프트 소스 포트 440 : 라이트 소스 포트

500 : 픽셀 제어부

본 발명은 평면형 디스플레이 장치를 구동하기 위한 소스 드라이버의 구동 타이밍을 조절하기 위한 타이밍 컨트롤러에 관한 것으로, 특히, 2개의 출력포트로 디스플레이 프레임 데이터를 나누어서 해당 소스 드라이버로 전송하는 타이밍 컨트롤러에 관한 것이다.

도 1에 도시한 바와 같이, LCD 패널이나 유기EL 패널 등 평면형 디스플레이 장치를 디스플레이 하기 위해서는, 라인 스캔시 해당되는 스캔라인을 활성화시켜주기 위한 게이트 드라이버, 활성화된 스캔라인에 각 세그먼트에 해당하는 픽셀 데이터를 출력하기 위한 소스 드라이버 및 상기 게이트 드라이버 및 소스 드라이버의 구동 타이밍을 조절하며, VGA 카드 등 영상 데이터 출력 수단으로부터 프레임 데이터를 입력받아 상기 소스 드라이버에 픽셀 데이터로 출력하는 타이밍 컨트롤러를 구비한다.

해상도(resolution)의 증가, 즉 디스플레이 화면의 가로 픽셀수 및 세로 픽 셀수가 증가하는 경우, 상기 타이밍 컨트롤러가 세그먼트 라인(세로 라인)으로의 픽셀 데이터 전송을 하나씩 수행하면, 타이밍 제어, 구동 효율 및 발광 구간의 유지에 문제가 발생하므로, 세그먼트 라인으로의 픽셀 데이터 전송을 2개씩 수행하는 듀얼 출력 포트를 가진 타이밍 컨트롤러를 널리 사용한다.

상기 듀얼 출력 방식 타이밍 컨트롤러는 1개의 스캔 라인에 해당하는 순차적인 프레임 데이터 스트림을 입력받아, 이를 양분하여 2개의 출력 포트로 전송하는 동작을 수행하므로, 다음번에 출력할 스캔라인에 대한 프레임 데이터 스트림을 저장하기 위한 메모리(일반적으로 라인 메모리라 칭한다)를 구비해야 한다.

도 2는 종래기술에 따른 듀얼 출력 방식 타이밍 컨트롤러의 내부 구조들 도시하고 있으며, 도 3은 도 2의 타이밍 컨트롤러에서의 프레임 스트림 데이터의 리드/라이트 타이밍을 도시하고 있다.

도시한 타이밍 컨트롤러는 레프트 소스 포트 및 라이트 소스 포트의 2 포트를 구비하며, 구동클럭, 프레임(frame) 데이터 스트림 및 데이터 인에이블 신호(DE)를 입력받는다. 상기 타이밍 컨트롤러는 상기 레프트 소스 포트로 출력할 픽셀 데이터들을 저장하기 위한 레프트 뱅크램, 상기 라이트 소스 포트로 출력할 픽셀 데이터들을 저장하기 위한 라이트 뱅크램 및 프레임 데이터 스트림의 상기 2뱅크램으로의 저장 및 상기 2 출력 포트로의 출력을 제어하기 위한 제어부를 포함한다. 상기 데이터 인에이블 신호(DE)는 상기 프레임 데이터 스트림이 입력되는 구간을 표시하기 위한 것이다.

도 3에 도시한 바와 같은, 종래기술에 따른 타이밍 컨트롤러의 구동방법은 해당 스캔 라인에 대한 픽셀 데이터 스트림이 입력되는 동안에는 래프트 뱅크램 및 라이트 뱅크램에 입력받은 데이터를 저장하며, 다음 스캔 라인에 대한 픽셀 데이터가 입력되는 동안 상기 래프트 뱅크램 및 라이트 뱅크램에 저장된 데이터를 레프트 소스 포트 및 라이트 소스 포트로 각각 출력하는 방식으로 수행된다. 그런데, 상기 출력 동안에도 입력되고 있는 다음 스캔 라인에 대한 픽셀 데이터 스트림을 저장할 메모리 공간이 필요하며, 이에 따라, 상기 래프트 뱅크램 및 라이트 뱅크램으로 이루어진 라인 메모리의 최소 용량은 1개의 스캔 라인 픽셀 데이터에 해당하는 데이터 용량의 2배가 된다.

상기와 같은 라인 메모리 용량의 증가는 타이밍 컨트롤러 자체의 면적(Area) 및 소비 전력의 증가를 가져온다. 또한, 종래기술의 타이밍 컨트롤러는 픽셀 데이터가 입력된 후 적어도 1스캔라인에 대한 데이터 입력 기간의 경과 후에 출력되어, 적지 않은 출력 지연이 불가피하였다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 면적 및 소비 전력을 절감할 수 있는 타이밍 컨트롤러를 제공하는데 그 목적이 있다.

또한, 본 발명은 픽셀 스트림 데이터의 입력 시점후 출력 시점까지의 지연을 줄일 수 있는 타이밍 컨트롤러를 제공하는데 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 타이밍 컨트롤러는, 제1 클럭(수신단 클럭)에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 제2 클럭(송신단 클럭)에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 프레임 데이터 스트림 중 레프트 프레임 데이터를 저장하기 위한 레프트 메모리; 제1 클럭(수신단 클럭)에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 제2 클럭(송신단 클럭)에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 프레임 데이터 스트림 중 라이트 데이터를 저장하기 위한 라이트 메모리; 및 외부의 영상 데이터 생성 장치로부터 프레임 데이터 스트림을 입력받아, 상기 레프트 메모리 및 라이트 메모리에 저장하며, 레프트 소스 포트 및 라이트 소스 포트를 통해 외부의 소스 드라이버로 상기 레프트 메모리 및 라이트 메모리에 저장된 픽셀 데이터를 출력하기 위한 픽셀 제어부를 포함하며, 상기 레프트 메모리 및 라이트 메모리 각각의 사이즈는 스캔 라인 1개를 저장하기 위한 사이즈의 절반보다 같거나 작은 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 타이밍 컨트롤 방법은, N 레이트(rate)로 레프트 데이터를 입력받아 순차적으로 저장하는 단계(S120); N 레이트로 라이트 데이터를 입력받아 순차적으로 저장하기 시작하는 단계(S140); 상기 라이트 데이터의 최초 저장 후 소정의 마진 시간이 경과하면, N/2 레이트로 상기 저장된 레프트 데이터 및 라이트 데이터를 순차적으로 출력하기 시작하는 단계(S160)를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거 나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

( 실시예 )

도 4에 도시한 바와 같은 본 실시예의 타이밍 컨트롤러는, 수신단 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트(220)와, 송신단 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트(240)를 구비하며, 프레임 데이터 스트림 중 레프트 프레임 데이터를 저장하기 위한 레프트 메모리(200); 수신단 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트(320)와, 송신단 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트(340)를 구비하며, 프레임 데이터 스트림 중 라이트 데이터를 저장하기 위한 라이트 메모리(300); 및 외부의 영상 데이터 생성 장치로부터 프레임 데이터 스트림을 입력받아, 상기 레프트 메모리(200) 및 라이트 메모리(300)에 저장하며, 레프트 소스 포트(420) 및 라이트 소스 포트(440)를 통해 외부의 소스 드라이버로 상기 레프트 메모리(200) 및 라이트 메모리(300)에 저장된 픽셀 데이터를 출력하기 위한 픽셀 제어부(500)를 포함한다.

본 실시예의 경우 상기 라이트 메모리(300)의 사이즈는 스캔 라인 1개를 저장하기 위한 사이즈의 절반이며, 상기 레프트 메모리(200)의 사이즈는 스캔 라인 1개를 저장하기 위한 사이즈의 1/4 보다 약간 크다.

상기 레프트 메모리(200) 및 라이트 메모리(300)는 입력용 포트와 출력용 포트가 구분되어 있는 2포트 메모리로 구현하며, 각 포트는 입력 또는 출력 동작의 기준이 되는 클럭을 각각 인가받는다. 상기 픽셀 데이터 스트림의 타이밍 컨트롤러 상의 입력 포트는 1개이고, 출력 포트는 2개이므로, 입력 포트의 입력 데이터 레이트가 출력 포트의 출력 데이터 레이트의 2배 이상이어야 하며, 타이밍 제어를 편의를 위해서는 상기 입력 데이터 레이트가 출력 데이터 레이트의 2배인 것이 바람직하다. 따라서, 상기 레프트 메모리(200) 및 라이트 메모리(300)의 입력 포트(220, 320)에 기준 클럭으로서 인가되는 수신단 클럭의 주파수가, 출력 포트(240, 340)에 인가되는 송신단 클럭의 주파수의 2배가 된다.

상기 수신단 클럭은 VGA카드의 픽셀 데이터 출력 동작과 수신 동작의 동기를 일치시키기 위한 것으로, VGA카드쪽에서 생성하는 것을 받도록 구현할 수도 있고, 타이밍 컨트롤러에서 생성하여 VGA카드쪽으로 전달하도록 구현할 수도 있다. 상기 송신단 클럭은 연결되는 소스 드라이버의 픽셀 데이터 수신 동작을 타이밍 컨트롤러의 출력 동작에 동기를 일치시키기 위한 것으로, 소스 드라이버쪽에서 생성하도록 구현할 수도 있으나, 타이밍 컨트롤러 내 데이터 입/출력 동기의 편의를 위해 상기 수신단 클럭을 2분주하여 사용하는 것도 가능하다.

상기 제어부(500)는 VGA카드로부터 프레임 데이터 스트림을 입력받아, 화면 의 가로 중심을 지나는 세로선을 기준으로 우측에 해당하는 픽셀 데이터들은 레프트 메모리(100)로 전달하여 저장토록 하며, 상기 세로선을 기준으로 좌측에 해당하는 픽셀 데이터들은 라이트 메모리(200)로 전달하여 저장토록 한다. 정의에 따라서는 좌측 픽셀 데이터가 레프트 메모리로, 우측 픽셀 데이터가 라이트 메모리로 전달되도록 구현될 수도 있으며, 이에 따라서 대칭적으로 변경되는 부분들은 자명하므로 설명을 생략한다.

도 5는 상기 제어부(500)의 일실시예를 도시하고 있다. 도시한 제어부(500)는 크게 2개의 부분으로 구분할 수 있는데, RGB 데이터의 입출력을 담당하는 데이터 입/출력단(510, 520)과 듀얼 포트램의 제어 신호의 생성과 읽기 시작점을 연산하는 연산부로 구성되어 있다. 데이터 입/출력단(510, 520)은 단순히 입력된 프레임 데이터(RGB 데이터)를 듀얼 포트램으로 보내고 듀얼 포트램에서 읽은 데이터를 받아서 레프트 소스 포트 및 라이트 소스 포트로 넘기는 동작을 수행한다. 연산부는 듀얼 포트램의 제어 신호 및 읽기 시작점 생성을 담당하기 위한 것으로, 픽셀 데이터의 디스플레이가 이루어지는 어드레스 구간과 디스플레이가 정지되는 블랭크 구간을 구분하기 위한 구간 카운터(540); 상기 듀얼 포트램의 리드 동작 개시의 기준을 제시하기 위한 리드 시작점 생성기(530); 상기 듀얼 포트램의 동작을 제어하기 위한 제어 신호 생성기(560); 및 상기 리드 시작점 생성기를 위한 참조 데이터를 기록하고 있는 참조 데이터 저장기(550)로 이루어진다.

상기 구간 카운터(540)는 DE 신호가 인에이블되는 시점부터 송신단 클럭 또 는 수신단 클럭을 카운팅하기 시작한다. 상기 리드 시작점 생성기(530)는 상기 카운팅의 시작시점부터 한 스캔 라인에 대한 픽셀 데이터가 절반이 입력(write)되는 기간 및 소정의 여유 기간(델타 타임)이 지나면 리드 시작점 신호를 생성한다. 상기 픽셀 데이터 절반 입력 기간 및 여유 기간 경과의 판단은, 상기 구간 카운터(540)의 카운팅 회수를 상기 참조 데이터 저장기(550)에 기록된 각 참조 데이터와 비교하여 수행한다. 상기 제어 신호 생성기(560)는 상기 리드 시작점 신호에 따라 상기 듀얼 포트램의 리드를 개시시킨다.

본 실시예의 동작 설명에 앞서, 컴퓨터 시스템을 예로 들어 평면형 디스플레이 장치에 영상이 표시되는 과정을 간략히 설명하겠다. 컴퓨터 시스템의 VGA카드에서 하나의 화면 프레임에 속하는 좌측 상단 픽셀부터 후측 하단 픽셀까지의 각 좌표에 대한 픽셀 데이터값들로 이루어진 영상 데이터를 생성한다. 상기 영상 데이터는, 가로 라인(스캔 라인이라 칭한다) 하나를 구성하는 각 픽셀들에 대한 픽셀 데이터로 이루어진 스캔 라인 데이타를 세로 좌표수 만큼 구비하여 하나의 프레임 영상을 구성하는데, 한 화면에 포함되는 총 픽셀 개수만큼의 픽셀 데이타의 스트림 형태를 가지게 된다. 상기 프레임 데이터 스트림은 평판형 표시 시스템(예 : LCD 모니터)의 타이밍 컨트롤러에 전달되는데, 타이밍 컨트롤러는 입력받은 프레임 데이터 스트림을 잠시 저장하였다가, 소정의 타이밍에 맞추어 소스 드라이버에 픽셀 데이터로서 분배하여 전송한다. 상기 소스 드라이버의 입력받은 픽셀 데이터의 구동에 의해 비로소 패널에 광학적 표시로 나타나게 된다.

이하, 도 6을 참조하여 본 실시예의 타이밍 컨트롤러에서의 타이밍 컨트롤 방법을 설명하겠다.

본 실시예의 타이밍 컨트롤 방법은, N 레이트(rate)로 라이트 데이터를 입력받아 순차적으로 저장하는 단계(S120); N 레이트로 레프트 데이터를 입력받아 순차적으로 저장하기 시작하는 단계(S140); 상기 레프트 데이터의 최초 저장 후 소정의 마진 시간이 경과하면, N/2 레이트로 상기 저장된 라이트 데이터 및 레프트 데이터를 순차적으로 출력하기 시작하는 단계(S160)를 포함한다.

도면에서 1개의 스캔라인은 4개의 픽셀 데이터 블록으로 구성되며, 각 스캔라인 중 먼저 입력되는 2개의 픽셀 데이터 블록은 라이트 데이터이며, 나중에 입력되는 2개의 픽셀 데이터 블록은 레프트 데이터이다.

입력되는 상기 라이트 데이터를 일단 라이트 메모리에 저장하는데(S120), 상기 라이트 데이터는 스트림 형태로 입력되므로 상기 라이트 메모리에 순차적으로 저장된다. 상기 라이트 메모리는 0.5 스캔라인에 해당하는 사이즈를 가지고 있으므로, 1개 스캔라인에 대한 라이트 데이터를 모두 저장할 수 있다.

1개의 스캔라인에 대한 라이트 데이터가 모두 저장된 후 소정의 마진(margin) 시간이 경과하면, 상기 라이트 메모리의 데이터를 리드하여 화면에 디스플레이한다(S160-1). 일시적인 화상 프레임 데이터를 저장하는 그래픽 메모리에서는 리드 동작은 곧 저장된 데이터의 소진(바로 라이트 할 수 있는 상태)을 의미한다. 비록 리드하는 속도가 라이트하는 속도에 비해 1/2로 느리지만, 다음 번 스캔라인의 라이트 데이터가 입력(라이트)되기 전까지 "(레프트 데이터 입력시간 + 스 캔라인간 여유 시간) - 마진 시간"의 시간적 여유가 있으므로, 어느 픽셀의 리드 시각과 라이트 시각이 겹치는 플리커 현상은 발생하지 않는다.

상기 마진 시간은 타이밍 컨트롤러 내부 구성요소간 및/또는 외부 소스드라이버 등과의 타이밍 조절을 위한 것으로, 그 최소값은 수신단 클럭 또는 송신단 클럭 1주기로 할 수 있으며, 플리커를 방지하기 위해서는 그 최대값은 상기 스캔라인간 여유 시간보다는 작아야 한다.

한편, 상기 라이트 데이터에 연속하여 레프트 데이터가 입력되어 레프트 메모리에 저장되고(S140), 소정의 마진 시간 후 리드된다(S160-2).

본 발명의 사상을 구현하기 위해서, 가장 바람직하게는 레프트 레이터는 레프트 메모리에 라이트 하자마자 바로 리드되야 하지만, 실제로는 상기 마진 시간후에 리드가 수행된다. 레프트 데이터는 라이트 직후 바로 리드를 수행하지만, 라이트 속도가 리드 속도보다 2배 빠르므로, 레프트 메모리는 적어도 0.25 스캔라인에 해당하는 사이즈를 가지고 있어야 하며, 상기 마진 시간을 부여하기 위해서는 0.3 스캔라인 정도에 해당하는 사이즈를 가지는 것이 바람직하다.

상기 과정들을 수행하는 시간의 전후관계를 하나의 스캔라인의 디스플레이 과정에 대하여, 엄밀히 따져보면, 상기 라이트 데이터의 라이트 동작(S120)의 시점이 가장 빠르며, 상기 라이트 데이터의 라이트 동작이 완료되는 직후에 상기 레프트 데이터의 라이트 동작(S140)의 시점이 위치한다. 상기 레프트 데이터의 라이트 동작 시점후 상기 소정의 마진 시간후, 상기 라이트 메모리에 저장된 라이트 데이터의 리드 동작(S160-1) 및 상기 레프트 메모리에 저장된 레프트 데이터의 리드 동 작(S160-2)가 동시에 시작된다. 상기 S160-1 단계 및 S160-2 단계를 통칭하는 S160 단계의 리드 동작 수행 중에 상기 레프트 데이터의 라이트 동작(S140)이 완료된다. 상기 라이트 및 레프트 데이터의 리드 동작(S160)은 다음 스캔라인에 대한 새로운 S120 단계가 완료되기 소정 시간 전에 완료된다. 상기 소정 시간은 "스캔라인간 지연시간 - 마진 시간"과 같다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따른 타이밍 컨트롤러를 실시하면, 타이밍 컨트롤로의 구현되는 면적 및 소비 전력을 절감할 수 있는 효과가 있다.

또한, 본 발명에 따른 타이밍 컨트롤 방법을 실시함에 의해, 픽셀 스트림 데이터의 입력 시점후 출력 시점까지의 지연을 줄일 수 있는 효과도 있다.

Claims (8)

1. 제1 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 제2 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 프레임 데이터 스트림 중 1개의 스캔 라인에 해당하는 복수의 픽셀 데이터 중 먼저 입력되는 라이트 데이터를 저장하기 위한 라이트 메모리;

   상기 제1 클럭에 맞추어 픽셀 데이터를 입력받는 입력 포트와, 상기 제2 클럭에 맞추어 픽셀 데이터를 출력하는 출력 포트를 구비하며, 상기 1개의 스캔 라인에 해당하는 복수의 픽셀 데이터 중 상기 라이터 데이터보다 나중에 입력되는 레프트 데이터를 저장하는 레프트 메모리; 및

   외부의 영상 데이터 생성 장치로부터 상기 프레임 데이터 스트림을 입력받아, 상기 라이트 메모리 및 상기 레프트 메모리에 저장하며, 라이트 소스 포트 및 레프트 소스 포트를 통해 외부의 소스 드라이버로 상기 라이트 메모리 및 상기 레프트 메모리에 저장된 복수의 픽셀 데이터를 출력하기 위한 픽셀 제어부를 포함하며,

   상기 레프트 메모리 및 라이트 메모리 각각의 사이즈는 1개의 스캔라인에 해당하는 복수의 픽셀 데이터를 저장하기 위한 사이즈의 절반보다 같거나 작은 것을 특징으로 하는 타이밍 컨트롤러.
2. 제1항에 있어서,

   상기 라이트 메모리 및 상기 레프트 메모리는 상기 픽셀 데이터의 저장 속도가 상기 픽셀 데이터의 리드 속도보다 2배 빠른 것을 특징으로 하는 타이밍 컨트롤러.
3. 제1항에 있어서,

   상기 라이트 메모리의 사이즈는 상기 1개의 스캔라인에 해당하는 복수의 픽셀 데이터를 저장하기 위한 사이즈의 절반이며,

   상기 레프트 메모리의 사이즈는 상기 1개의 스캔라인에 해당하는 복수의 픽셀 데이터들을 저장하기 위한 사이즈의 1/4보다 1 내지 8픽셀 저장 사이즈 정도 더 큰 것을 특징으로 하는 타이밍 컨트롤러.
4. 제1항에 있어서, 상기 픽셀 제어부는,

   상기 프레임 데이터 스트림의 입출력을 담당하는 데이터 입/출력단; 및

   상기 라이트 메모리 및 상기 레프트 메모리의 제어 신호의 생성과 리드 시작점을 연산하는 연산부를 포함하는 타이밍 컨트롤러.
5. 제4항에 있어서, 상기 연산부는,

   픽셀 데이터의 디스플레이가 이루어지는 어드레스 구간과 디스플레이가 정지되는 블랭크 구간을 구분하기 위한 구간 카운터;

   상기 라이트 메모리 및 상기 레프트 메모리의 리드 동작 개시의 기준을 제시하기 위한 리드 시작점 생성기;

   상기 라이트 메모리 및 상기 레프트 메모리의 동작을 제어하기 위한 제어 신호 생성기; 및

   상기 리드 시작점 생성기를 위한 참조 데이터를 기록하고 있는 참조 데이터 저장기

   를 포함하는 타이밍 컨트롤러.
6. 제 1 항 내지 제 5 항 중 어느 하나의 항의 타이밍 컨트롤러를 이용한 타이밍 컨트롤 방법에 있어서,

   N 레이트(rate)로 상기 레프트 데이터를 입력받아 순차적으로 저장하는 단계(S120);

   N 레이트로 상기 라이트 데이터를 입력받아 순차적으로 저장하기 시작하는 단계(S140);

   상기 라이트 데이터의 최초 저장 후 소정의 마진 시간이 경과하면, N/2 레이트로 상기 저장된 라이트 데이터 및 상기 레프트 데이터를 순차적으로 리드하기 시작하는 단계(S160)

   를 포함하는 타이밍 컨트롤 방법.
7. 제6항에 있어서, 상기 마진 시간은,

   상기 N/2 레이트를 위한 클럭의 1주기 보다 길고, 스캔 라인간 여유 시간 보다 짧은 것을 특징으로 하는 타이밍 컨트롤 방법.
8. 제6항에 있어서,

   상기 S140 단계에서 개시된 저장 동작은, 상기 S160 단계의 시점 이후까지 계속되다가 완료되며,

   상기 S160 단계에서 개시된 리드 동작은, 상기 상기 S140 단계에서 개시된 저장 동작의 완료 시점 이후까지 계속되다가 완료되는 것을 특징으로 하는 타이밍 컨트롤 방법.

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