JPS62122387A - インタ−フエイス装置 - Google Patents
インタ−フエイス装置Info
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- JPS62122387A JPS62122387A JP61164144A JP16414486A JPS62122387A JP S62122387 A JPS62122387 A JP S62122387A JP 61164144 A JP61164144 A JP 61164144A JP 16414486 A JP16414486 A JP 16414486A JP S62122387 A JPS62122387 A JP S62122387A
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- read
- signal
- write
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
- G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号全入力しその信号のデータ転送速度、デ
ータ転送順序、転送データ形態などの信号ノフオーマツ
ｔｆ変換して出力するインターフェイス装置に関するも
のである。
ータ転送順序、転送データ形態などの信号ノフオーマツ
ｔｆ変換して出力するインターフェイス装置に関するも
のである。
本発明は、入力したイぎ号を変換して出力するインター
フェイス装置において、入力信号を一時的に記憶する読
み出し／畜き込みメモＩＪ （ＲａｎｄｏｍＡｃｃｅｓ
ｓ Ｍｅｍｏｒｙ ；以下、ＲＡＭという）と、書き込
みアドレスカウンタと、書き込みアドレスカウンタと、
非同期のクロックで動作する読み出しアドレスカウンタ
を設け、ＲＡＭの読み出しサイクルと畜き込みサイクル
を時分割的に選択して切り換える読み出し／ｆき込み制
御回路によって、入力データを一時的にＲＡＭに書き込
み、書き込みとの異なる時間間隔でこのデータ全貌み出
して出力信号とすることにより、信号のフォーマット変
換上行って、従来の方法では得ることができなかった最
適のデータ転送速度、データ転送順序及び転送データ形
態の出力信号を得ることのできるインターフェイス装置
を実現し友ものである。
フェイス装置において、入力信号を一時的に記憶する読
み出し／畜き込みメモＩＪ （ＲａｎｄｏｍＡｃｃｅｓ
ｓ Ｍｅｍｏｒｙ ；以下、ＲＡＭという）と、書き込
みアドレスカウンタと、書き込みアドレスカウンタと、
非同期のクロックで動作する読み出しアドレスカウンタ
を設け、ＲＡＭの読み出しサイクルと畜き込みサイクル
を時分割的に選択して切り換える読み出し／ｆき込み制
御回路によって、入力データを一時的にＲＡＭに書き込
み、書き込みとの異なる時間間隔でこのデータ全貌み出
して出力信号とすることにより、信号のフォーマット変
換上行って、従来の方法では得ることができなかった最
適のデータ転送速度、データ転送順序及び転送データ形
態の出力信号を得ることのできるインターフェイス装置
を実現し友ものである。
従来、イｇ号のフォーマットを変換するインターフェイ
ス装置としては、ＲＡＭ’ｊｉ用いるものとしてダイレ
クト・メモリ・アクセス（Ｄｉｒｏｃｔ Ｍθ−ｍｏｒ
ｙ Ａｃｃｅｓｓ ； Ｄ Ｍ Ａという）によるブロ
ック転送を行う回路及びサイクルスチールを行う回路が
知られていた。
ス装置としては、ＲＡＭ’ｊｉ用いるものとしてダイレ
クト・メモリ・アクセス（Ｄｉｒｏｃｔ Ｍθ−ｍｏｒ
ｙ Ａｃｃｅｓｓ ； Ｄ Ｍ Ａという）によるブロ
ック転送を行う回路及びサイクルスチールを行う回路が
知られていた。
しかし従来のインターフェイス装置は以下の様な問題点
を有していた。すなわちＤＭＡによるブロック転送では
、ＲＡＭの書き込みサイクル時には読み出しは行うこと
ができず、−万読み吊しサイクル時には書き込みは行う
ことができない。従って、例えば表示データ信号のデー
タフォーマットの変換上ＤＭＡによるブロック転送で行
なった場脅、入力データかＲＡＭに書き込まれている時
にな、読み出しが行なわれないため出力表示データが表
示装置に転送されず、この期間は表示ができないという
問題点があった。
を有していた。すなわちＤＭＡによるブロック転送では
、ＲＡＭの書き込みサイクル時には読み出しは行うこと
ができず、−万読み吊しサイクル時には書き込みは行う
ことができない。従って、例えば表示データ信号のデー
タフォーマットの変換上ＤＭＡによるブロック転送で行
なった場脅、入力データかＲＡＭに書き込まれている時
にな、読み出しが行なわれないため出力表示データが表
示装置に転送されず、この期間は表示ができないという
問題点があった。
またサイクルスチールでは、ＲＡＭの読不出し及びデー
タの出力を、書き込みサイクルに同期して行う九め、出
力信号の転送速度は入力信号の転送速度によって制約を
受けてしまい、任意の転送速度が選べず、最ｉｌｌな出
力信号が得られないという問題点があった。
タの出力を、書き込みサイクルに同期して行う九め、出
力信号の転送速度は入力信号の転送速度によって制約を
受けてしまい、任意の転送速度が選べず、最ｉｌｌな出
力信号が得られないという問題点があった。
そこで、本発明は従来のこの様な問題点を解決し、デー
タ転送速度などの制約をうけることなく信号のフォーマ
ット変換を行って、最適のデータ転送速に、データ転送
順序及び転送データ形態の出力信号を得ることのできる
インターフェイス装置を提供することを目的としている
。
タ転送速度などの制約をうけることなく信号のフォーマ
ット変換を行って、最適のデータ転送速に、データ転送
順序及び転送データ形態の出力信号を得ることのできる
インターフェイス装置を提供することを目的としている
。
上記問題点を解決するために、本発明のインターフェイ
ス装置は以下の構成を有すること全特徴とする。
ス装置は以下の構成を有すること全特徴とする。
ａ）信号を入力するデータ入力回路
ｂ）入力されたデータを一時的に記憶する読み出し／書
き込みメモリ Ｃ）信号を出力するデータ出力回路 ｄ）入力データを畜き込むアドレス全計数する書き込み
アドレスカウンタ θ）書き込みアドレスカウンタのクロツクトニ非同期の
クロックを発生するクロック発生回路 ｆ）出力データを読み出すアドレスを、クロック発生（
ロ）路が発生したクロックで計数する読み出しアドレス
カウンタ ｇ）メモリの読み出しサイクルと書き込みサイクルを時
分割的に選択し、切り換える読み出し／書き込み制御回
路 〔作用〕 上記の様に溝底されたインターフェイス装置の動作原理
は以下の様である。すなわち、入力信号はデータ入力回
路に入力され、読み出し／書き込み制御回路の指示によ
り、書き込みアドレスカウンタで指定されるアドレスの
ＲＡＭ１ｃｉｉき込まれる。書き込まれたデータは読み
出し／書き込み制御回路の指示により、読み出しアドレ
スカウンタで指定されるアドレスのＲＡＭから読み出さ
れデータ出力回路によって出力信号となる。
き込みメモリ Ｃ）信号を出力するデータ出力回路 ｄ）入力データを畜き込むアドレス全計数する書き込み
アドレスカウンタ θ）書き込みアドレスカウンタのクロツクトニ非同期の
クロックを発生するクロック発生回路 ｆ）出力データを読み出すアドレスを、クロック発生（
ロ）路が発生したクロックで計数する読み出しアドレス
カウンタ ｇ）メモリの読み出しサイクルと書き込みサイクルを時
分割的に選択し、切り換える読み出し／書き込み制御回
路 〔作用〕 上記の様に溝底されたインターフェイス装置の動作原理
は以下の様である。すなわち、入力信号はデータ入力回
路に入力され、読み出し／書き込み制御回路の指示によ
り、書き込みアドレスカウンタで指定されるアドレスの
ＲＡＭ１ｃｉｉき込まれる。書き込まれたデータは読み
出し／書き込み制御回路の指示により、読み出しアドレ
スカウンタで指定されるアドレスのＲＡＭから読み出さ
れデータ出力回路によって出力信号となる。
この様に信号データは一時的にＲＡＭに記憶されるため
、入力信号のデータ形態及び出力信号のデータ形態は、
それぞれデータ入力回路及びデータ出力回路によってど
の様な信号形態にも対応できる。
、入力信号のデータ形態及び出力信号のデータ形態は、
それぞれデータ入力回路及びデータ出力回路によってど
の様な信号形態にも対応できる。
ま次、出力信号の転送順序は読み出しアドレスカウンタ
の計数方法を変えることにエフ容易に変更することがで
きる。
の計数方法を変えることにエフ容易に変更することがで
きる。
ま九、読み出し／書き込み制御回路はＲＡＭの読み出し
サイクルと書き込みサイクルを時分割で行う様に制御す
る次め、信号が入力されている時でも出力１ぎ号が中断
される様なことはない。さらに、読み出し／書き込み制
御回路は互いに非同期で計数されるアドレスの同期化を
行うために、読み出しアドレスの変化ｔとらえ、この変
化が書き込みアドレスから読み出しアドレスへの切り換
えと重なった場合には、新しい読み吊しアドレスの出力
を次のサイクルに送る様に動作する。これにニジ、出力
信号のデータ転送速度を決める読み出しアドレスカウン
タは、入力信号のデータ転送速に’に決める書き込みア
ドレスカウンタとは非同期のクロックで動作させる事が
でき、出力信号のデータ転送速度は入力信号のデータ転
送速度で制約を受けることなく、任意の値に設定するこ
とが可能である。
サイクルと書き込みサイクルを時分割で行う様に制御す
る次め、信号が入力されている時でも出力１ぎ号が中断
される様なことはない。さらに、読み出し／書き込み制
御回路は互いに非同期で計数されるアドレスの同期化を
行うために、読み出しアドレスの変化ｔとらえ、この変
化が書き込みアドレスから読み出しアドレスへの切り換
えと重なった場合には、新しい読み吊しアドレスの出力
を次のサイクルに送る様に動作する。これにニジ、出力
信号のデータ転送速度を決める読み出しアドレスカウン
タは、入力信号のデータ転送速に’に決める書き込みア
ドレスカウンタとは非同期のクロックで動作させる事が
でき、出力信号のデータ転送速度は入力信号のデータ転
送速度で制約を受けることなく、任意の値に設定するこ
とが可能である。
以下に本発明の実施例全図面に基づいて詳細に説明する
。変換する信号の一例として、表示装置用の表示データ
信号？とりあげ、ＣＲＴ表示装置用のデータ信号（以下
、ビデオデータ信号という）を液晶表示装置用のデータ
信号（以下、ＬＣＤデータ信号という）に変換する場合
を例として説明する。
。変換する信号の一例として、表示装置用の表示データ
信号？とりあげ、ＣＲＴ表示装置用のデータ信号（以下
、ビデオデータ信号という）を液晶表示装置用のデータ
信号（以下、ＬＣＤデータ信号という）に変換する場合
を例として説明する。
第１図は本発明のインターフェイス装置のブロック図で
ある。１はパーソナルコンピュータ、２はパーソナルコ
ンピュータ１が出力するビデオデータ信号、３は液晶表
示装置、４は液晶表示装置５用のＬＣＤデータ信号であ
る。第１図の動作説明をする前に、ビデオデータ信号２
とＬＣＤデータ信号４のフォーマットについて説明する
。
ある。１はパーソナルコンピュータ、２はパーソナルコ
ンピュータ１が出力するビデオデータ信号、３は液晶表
示装置、４は液晶表示装置５用のＬＣＤデータ信号であ
る。第１図の動作説明をする前に、ビデオデータ信号２
とＬＣＤデータ信号４のフォーマットについて説明する
。
第２図はビデオデータ信号２のフォーマット図で、表示
画面サイズが横方向６４０ドツト、縦方向４０’ Ｏラ
インの、ノンインターレースモードの場合の図である。
画面サイズが横方向６４０ドツト、縦方向４０’ Ｏラ
インの、ノンインターレースモードの場合の図である。
１０１は表示データ領域、１０２は、データの転送順序
を示す。また、（ａ）は転送りロック、（１））は１水
平走査期間のビデオデータ信号、（Ｃ−）は１フレ一ム
期間のビデオデータ信号の、タイミングチャートで、い
ずれも斜線部が表示データ領域である。ビデオデータ信
号はＣＲＴ表示装［１１１ｔ一点順次走査するためのシ
リアルデータである。第２図で、表示領域の周囲に示し
たバックポーチ、フロントポーチと呼ばれる領域は、走
査ビームの帰線のためのブランキング領域である。ビデ
オデータイぎ号の特徴を箇条書きすれば以下の様になる
。
を示す。また、（ａ）は転送りロック、（１））は１水
平走査期間のビデオデータ信号、（Ｃ−）は１フレ一ム
期間のビデオデータ信号の、タイミングチャートで、い
ずれも斜線部が表示データ領域である。ビデオデータ信
号はＣＲＴ表示装［１１１ｔ一点順次走査するためのシ
リアルデータである。第２図で、表示領域の周囲に示し
たバックポーチ、フロントポーチと呼ばれる領域は、走
査ビームの帰線のためのブランキング領域である。ビデ
オデータイぎ号の特徴を箇条書きすれば以下の様になる
。
ｈ）データ転送速度 ・・・ ２１ Ｍ ｂｐｅｌ）
転送りロック周波数・φ・ ２１ＭＨｚｊ）データ転送
順序 ・・・ 無効データ期間であるバックポーチ、
フロントポーチ期間を含む間欠データ転送 ｋ）転送データ形態 ・・・ シリアル転送−万、第
３図はＬＣＤデータ信号４のフォーマット図で、ビデオ
データ信号の場仕と同様に表示画面サイズが横方向６４
０ドツト、縦方向４００ラインの場合の因である。１０
３は表示データ領域、１０４はデータの転送順序を示す
。また、（ｅＬ）は転送りロック、（ｂ）はＬＣＤデー
タ信号のタイミングチャート図である。ＬＣＤ表示装置
は線順次走査型の表示装置である之め、転送されたＬＣ
Ｄデータ信号は、１ライン分のデータが転送されたタイ
ミングでまとめて表示画素に出力される。従ってＬＣＤ
データ信号は１ライン時間内に次ラインのデータを送る
ことが出来れば、シリアルデータである必要はなく、複
数ピットをまとめてパラレルに転送しても良い。
転送りロック周波数・φ・ ２１ＭＨｚｊ）データ転送
順序 ・・・ 無効データ期間であるバックポーチ、
フロントポーチ期間を含む間欠データ転送 ｋ）転送データ形態 ・・・ シリアル転送−万、第
３図はＬＣＤデータ信号４のフォーマット図で、ビデオ
データ信号の場仕と同様に表示画面サイズが横方向６４
０ドツト、縦方向４００ラインの場合の因である。１０
３は表示データ領域、１０４はデータの転送順序を示す
。また、（ｅＬ）は転送りロック、（ｂ）はＬＣＤデー
タ信号のタイミングチャート図である。ＬＣＤ表示装置
は線順次走査型の表示装置である之め、転送されたＬＣ
Ｄデータ信号は、１ライン分のデータが転送されたタイ
ミングでまとめて表示画素に出力される。従ってＬＣＤ
データ信号は１ライン時間内に次ラインのデータを送る
ことが出来れば、シリアルデータである必要はなく、複
数ピットをまとめてパラレルに転送しても良い。
第３図の例は、４ビットｔ−まとめて転送する場合の例
である。・ＬＣＤデータ信号の゛特徴全箇条書きにすれ
ば以下の様になる。
である。・ＬＣＤデータ信号の゛特徴全箇条書きにすれ
ば以下の様になる。
１）データ転送速度 ・＠＊ １４Ｍｂｐｓｍ）転
送りロック周波数・・・ １５ Ｍ Ｈ２ｎ）データ転
送順序 ・・・ 上下２画面分割交互転送 ０）転送データ形態 ・・・ ４ビツトパラレル転送 上記及び第２図、第３図で示した様に、入力信号である
ビデオデータイぎ号と出力信号であるＬＣＤデータ信号
は、データ転送速度、データ転送順序及び転送データ形
態とも異なったものである。
送りロック周波数・・・ １５ Ｍ Ｈ２ｎ）データ転
送順序 ・・・ 上下２画面分割交互転送 ０）転送データ形態 ・・・ ４ビツトパラレル転送 上記及び第２図、第３図で示した様に、入力信号である
ビデオデータイぎ号と出力信号であるＬＣＤデータ信号
は、データ転送速度、データ転送順序及び転送データ形
態とも異なったものである。
ここで入力１ｇ号と出力信号において、一画面分やデー
タを転送する周期（フレーム周期）には大差はなく通常
６０Ｈ２前後であるが、両信号の転送りロック周波数に
は大きな差がある。この理由は二つあり、第一に、ビデ
オデータ信号は第２図に示す様にＣＲＴ画面の周囲にバ
ックポーチ、フロントポーチと呼ばれるブランキング領
域をもたせる必要があるため、１フレ一ム時間のお工そ
シ３以下の時間内に１フレ一ム分のデータを送らなけれ
ばならず、転送りロック周波数は高くなる。
タを転送する周期（フレーム周期）には大差はなく通常
６０Ｈ２前後であるが、両信号の転送りロック周波数に
は大きな差がある。この理由は二つあり、第一に、ビデ
オデータ信号は第２図に示す様にＣＲＴ画面の周囲にバ
ックポーチ、フロントポーチと呼ばれるブランキング領
域をもたせる必要があるため、１フレ一ム時間のお工そ
シ３以下の時間内に１フレ一ム分のデータを送らなけれ
ばならず、転送りロック周波数は高くなる。
−万、ＬＣＤデータ信号は、１フレ一ム時間と１フレ一
ム分のデータ送用時間が一致しているため、転送りロッ
ク周波数は低くて良い。第二の理由は、ビデオデータ信
号が点順仄走食型の電子ビームを使ったＣＲＴ表示装置
用の信号であるため、シリアル、データでなければなら
ないのに対し、ＬＣＤデータ信号は、フラットディスプ
レイで一般的に用いられている線順次走査型の１ｇ号で
あるため、複数ビット金まとめてセグメント、ドライバ
に転送することができるためである。例えば、第３図で
示した４ビツトパラレル転送では、シリアル転送に比べ
て猶の時間で１フレ一ム分のデータを転送できるわけで
ある。
ム分のデータ送用時間が一致しているため、転送りロッ
ク周波数は低くて良い。第二の理由は、ビデオデータ信
号が点順仄走食型の電子ビームを使ったＣＲＴ表示装置
用の信号であるため、シリアル、データでなければなら
ないのに対し、ＬＣＤデータ信号は、フラットディスプ
レイで一般的に用いられている線順次走査型の１ｇ号で
あるため、複数ビット金まとめてセグメント、ドライバ
に転送することができるためである。例えば、第３図で
示した４ビツトパラレル転送では、シリアル転送に比べ
て猶の時間で１フレ一ム分のデータを転送できるわけで
ある。
したがって本実施例の場合、入力データに対して出力デ
ータは、フレーム周期の差に相描するほんのわずかの表
示データが、あるフレームのデータと次フレームのデー
タで混合することになる。
ータは、フレーム周期の差に相描するほんのわずかの表
示データが、あるフレームのデータと次フレームのデー
タで混合することになる。
しかし、一般的なパーソナル・コンピュータの場合、あ
るフレームのデータに対して欠フレームのデータは画面
のほんの一部の領域が更新されるにすぎないので、混合
したデータが本来のデータと異なることは極めて少なく
、視覚的には全く違和感は発生しない。１ｆｃ−画面分
のデータが一度に変化した場合は、混合したデータは変
化したデータに比べて少ないので、−瞬にして画面が切
り替わったように認識される。
るフレームのデータに対して欠フレームのデータは画面
のほんの一部の領域が更新されるにすぎないので、混合
したデータが本来のデータと異なることは極めて少なく
、視覚的には全く違和感は発生しない。１ｆｃ−画面分
のデータが一度に変化した場合は、混合したデータは変
化したデータに比べて少ないので、−瞬にして画面が切
り替わったように認識される。
本発明は上記の魚に層目してなされたものであり、ＣＲ
Ｔ表示装置用のビデオデータ信号をＬＣＤ表示装置用に
最適なイぎ号に変換して出力するため、ＣＲＴ用に開発
され几ソフトウェアをそのま１使って、ＬＣＤのような
表示装置に表示を行なうことが可能となる。
Ｔ表示装置用のビデオデータ信号をＬＣＤ表示装置用に
最適なイぎ号に変換して出力するため、ＣＲＴ用に開発
され几ソフトウェアをそのま１使って、ＬＣＤのような
表示装置に表示を行なうことが可能となる。
第１図に示した本発明のインターフェイス装置において
、パーソナルコンピュータ１が出力するビデオデータ信
号２はデータ入力回路５内の直列／並列変換回路（以下
、Ｓ ／ Ｐ変換回路という）８に入力され、直列デー
タが並列データに変換されていく。信号９はｓ ／ ｐ
変換を行うクロック信号で、フェーズ、ロック、ループ
回Ｆｉｌ （ＰｈａｓｅＬｏｃｋＬＯＯＩ） ；以下、
ＰＬＬ回路という）１２によって発生される。ＰＬＬ回
路１２は水平同Ｍ信号１０によって制御されるため、ビ
デオデータ信号２全入力するのに適した周波数及び位相
のクロック信号９を発生することが可能である。
、パーソナルコンピュータ１が出力するビデオデータ信
号２はデータ入力回路５内の直列／並列変換回路（以下
、Ｓ ／ Ｐ変換回路という）８に入力され、直列デー
タが並列データに変換されていく。信号９はｓ ／ ｐ
変換を行うクロック信号で、フェーズ、ロック、ループ
回Ｆｉｌ （ＰｈａｓｅＬｏｃｋＬＯＯＩ） ；以下、
ＰＬＬ回路という）１２によって発生される。ＰＬＬ回
路１２は水平同Ｍ信号１０によって制御されるため、ビ
デオデータ信号２全入力するのに適した周波数及び位相
のクロック信号９を発生することが可能である。
本実施例の場合、クロック信号９の周波数は２１ＭＨｚ
である。水平パックポーチ判定回路／水平ドツト数カウ
ンタ６及び垂直パックポーチ判定（ロ）路／垂直ライン
数カウンタ７は、それぞれ水平同期信号１０、垂直同期
信号１１を入力して無効データ期間であるパックポーチ
期間と表示データ期間１０１を判定し、ビデオデータ信
号のうち有効データである表示データのみｆ ８ ／
Ｐ変換する様に制御する。
である。水平パックポーチ判定回路／水平ドツト数カウ
ンタ６及び垂直パックポーチ判定（ロ）路／垂直ライン
数カウンタ７は、それぞれ水平同期信号１０、垂直同期
信号１１を入力して無効データ期間であるパックポーチ
期間と表示データ期間１０１を判定し、ビデオデータ信
号のうち有効データである表示データのみｆ ８ ／
Ｐ変換する様に制御する。
ＲＡＭ１／ｉの１ワードが８ビツトで構成され友場合全
例に説明すると、１ワード８ビツトのデータが入力され
ると書き込みアドレスカウンタが計数され、読み出し／
書き込み制御回路１７が制御信号１８及び１９″ｆ、出
力し、８７ Ｐ変換回路８に入力されたデータがデータ
バス１４に、また書き込みアドレスカウンタ１３で計数
された書き込みアドレスがアドレスバス１５に出力され
る。そして、制御信号２０によりデータがＲＡＭ１６に
書き込まれる。
例に説明すると、１ワード８ビツトのデータが入力され
ると書き込みアドレスカウンタが計数され、読み出し／
書き込み制御回路１７が制御信号１８及び１９″ｆ、出
力し、８７ Ｐ変換回路８に入力されたデータがデータ
バス１４に、また書き込みアドレスカウンタ１３で計数
された書き込みアドレスがアドレスバス１５に出力され
る。そして、制御信号２０によりデータがＲＡＭ１６に
書き込まれる。
−１クロック発生回路２５は、データ書き込み側のクロ
ック（ｇ−ｑ９とは非同期の読み出し用クロツク信号２
６ｔ−発生する。データ出力回路２２内のＬＣＤデータ
変換回路２４はＲＡＭ１６から読み出し次出力データを
４ビツトパラレルのＬＣＤデータ信号に変換しクロック
２６に従った転送速度でＬＣＤデータ信号４を出力する
。本実施例の場合、転送りロック周波数は１５ Ｍ Ｈ
ｚである。
ック（ｇ−ｑ９とは非同期の読み出し用クロツク信号２
６ｔ−発生する。データ出力回路２２内のＬＣＤデータ
変換回路２４はＲＡＭ１６から読み出し次出力データを
４ビツトパラレルのＬＣＤデータ信号に変換しクロック
２６に従った転送速度でＬＣＤデータ信号４を出力する
。本実施例の場合、転送りロック周波数は１５ Ｍ Ｈ
ｚである。
また、ｒ、ｃＤｆｔ！！Ｉ＠信号発生回路２３は液晶表
示装置に必要な他の制御信号全発生し、出力する。１ワ
ード８ピツトのデータが出力されると読み出しアドレス
カウンタ２７が計数され、読み出し／Ｗき込み制御回路
１７が制御信号１８を切シ換えて、計数された読み出レ
アドレスがアドレスバス１５に出力される。これによ、
りＲＡＭ１６は出力データをデータバス１４に出力する
。ＬＣＤデータ変換回路２４は制御信号２１に１ってこ
のデータを取り込んで出力信号であるＬＣＤデータ信号
に変換してゆく。読み出しアドレスカウンタはＬＣＤ″
データ信号の転送順序に合わせ、１ライン分の表示デー
タに相当するアドレスを計数するごとに、上画面と下画
面で交互にアドレスを不連続に切シ換えて計数してゆく
。
示装置に必要な他の制御信号全発生し、出力する。１ワ
ード８ピツトのデータが出力されると読み出しアドレス
カウンタ２７が計数され、読み出し／Ｗき込み制御回路
１７が制御信号１８を切シ換えて、計数された読み出レ
アドレスがアドレスバス１５に出力される。これによ、
りＲＡＭ１６は出力データをデータバス１４に出力する
。ＬＣＤデータ変換回路２４は制御信号２１に１ってこ
のデータを取り込んで出力信号であるＬＣＤデータ信号
に変換してゆく。読み出しアドレスカウンタはＬＣＤ″
データ信号の転送順序に合わせ、１ライン分の表示デー
タに相当するアドレスを計数するごとに、上画面と下画
面で交互にアドレスを不連続に切シ換えて計数してゆく
。
以上が本発明のインターフェイス装置の動作の概要であ
る。次に読み出し／ＩＦき込み制御回路１７の動作を、
具体例を用いてより詳細に説明する。
る。次に読み出し／ＩＦき込み制御回路１７の動作を、
具体例を用いてより詳細に説明する。
第４図は読み出し／書き込み制御回路１７の一つの具体
例であシ、第５図は読み出し／書き込み制御（ロ）路の
動作上水すタイミングチャート図である。読み出し／書
き込み制御回路１７は、データの誓き込み側と読み出し
側の非同期動作を可能にするための回路で、本発明の構
成要素のうち最も重要なものである。その動作の概要を
箇条書きにすれば以下の通りである。
例であシ、第５図は読み出し／書き込み制御（ロ）路の
動作上水すタイミングチャート図である。読み出し／書
き込み制御回路１７は、データの誓き込み側と読み出し
側の非同期動作を可能にするための回路で、本発明の構
成要素のうち最も重要なものである。その動作の概要を
箇条書きにすれば以下の通りである。
ｐ）互いに非同期のクロックで動作する、書き込みアド
レスカウンタと読み出しアドレスカウンタの同期化 ｑ）読み出しアドレスと書き込みアドレスの切９換え信
号を発生する。
レスカウンタと読み出しアドレスカウンタの同期化 ｑ）読み出しアドレスと書き込みアドレスの切９換え信
号を発生する。
第４図において、４２は読み出しアドレスが変化したこ
と金示す信号で、３５の回路によって発生する。回ｗｒ
３５は、メモリの読み出し動作の実行判断を行う、読み
出し判〜を回路でその動作は以下の様である。すなわち
、読み出しアドレスカウンタのクロック３１の立ち上が
υエツジを微分しイぎ号４０を発生する。（、％ｊ号４
０はラッチ６８のデータに入力され、ラッチ３８の出力
が信号４２となる。ラッチ５８のクロック人力４１は、
書き込みアドレスカウンタのクロック３０の立ち下がク
エツジを微分して発生する信号で、信号４０の〜パルス
幅ニジ狭いパルス幅の信号である。従って第５図のタイ
ミングチャート図に示す様に、クロック５１の立ち上が
υエツジとクロック３０の立ち下がクエツジが重なった
場合、クロック４１がロウレベルであるためラッチ３８
の出力４２は変化しない。そして、クロック４１がハイ
レベルになってから出力４２は変化する。すなわち、蕾
き込ミアドレスカウンタのクロック３０と読み出しアド
レスカウンタのクロック３１の切り換わりエツジが重な
った場合は読み出し判断回路３５は出力信号４２が時間
的に遅れて出力される様に動作し、新しい読み出レアド
レスの出力を、次のサイクルに送る働きをする。クロッ
ク３０とクロック３１は互いに非同期の信号でめる次め
、すべてのタイミング関係が存在する。
と金示す信号で、３５の回路によって発生する。回ｗｒ
３５は、メモリの読み出し動作の実行判断を行う、読み
出し判〜を回路でその動作は以下の様である。すなわち
、読み出しアドレスカウンタのクロック３１の立ち上が
υエツジを微分しイぎ号４０を発生する。（、％ｊ号４
０はラッチ６８のデータに入力され、ラッチ３８の出力
が信号４２となる。ラッチ５８のクロック人力４１は、
書き込みアドレスカウンタのクロック３０の立ち下がク
エツジを微分して発生する信号で、信号４０の〜パルス
幅ニジ狭いパルス幅の信号である。従って第５図のタイ
ミングチャート図に示す様に、クロック５１の立ち上が
υエツジとクロック３０の立ち下がクエツジが重なった
場合、クロック４１がロウレベルであるためラッチ３８
の出力４２は変化しない。そして、クロック４１がハイ
レベルになってから出力４２は変化する。すなわち、蕾
き込ミアドレスカウンタのクロック３０と読み出しアド
レスカウンタのクロック３１の切り換わりエツジが重な
った場合は読み出し判断回路３５は出力信号４２が時間
的に遅れて出力される様に動作し、新しい読み出レアド
レスの出力を、次のサイクルに送る働きをする。クロッ
ク３０とクロック３１は互いに非同期の信号でめる次め
、すべてのタイミング関係が存在する。
従って上記の場合の様に、読み出しアドレスカウンタの
切り換え出力タイミングであるクロック３０の立ち下が
９と、読み出しアドレスカウンタの計数タイミングであ
るクロック３１の立ち上がりが重なることが、ある確率
でランダムに発生する。読み出し判断回路３５はこの様
なタイミングにおいて、新しめアドレスの出力及びデー
タをＲＡＭ１６から読み出すための制御備考２１の出力
を欠のサイクルに送〕、罹災に読み出しが行なわれる様
に動作する。
切り換え出力タイミングであるクロック３０の立ち下が
９と、読み出しアドレスカウンタの計数タイミングであ
るクロック３１の立ち上がりが重なることが、ある確率
でランダムに発生する。読み出し判断回路３５はこの様
なタイミングにおいて、新しめアドレスの出力及びデー
タをＲＡＭ１６から読み出すための制御備考２１の出力
を欠のサイクルに送〕、罹災に読み出しが行なわれる様
に動作する。
この様に読み出し／書き込み制御回路１７により、書き
込みアドレスカウンタ１３と読み出しアドレスカウンタ
２７ｉ互いに非同期のクロックで動作させても、読み出
しアドレスは変化したが読み出し制御信号２１が出力さ
れない、あるいはその逆といった回路の誤動作を防止す
ることができ、正しい変換データ出力を得ることが出来
る。
込みアドレスカウンタ１３と読み出しアドレスカウンタ
２７ｉ互いに非同期のクロックで動作させても、読み出
しアドレスは変化したが読み出し制御信号２１が出力さ
れない、あるいはその逆といった回路の誤動作を防止す
ることができ、正しい変換データ出力を得ることが出来
る。
次に読み出レアドレスが変化し信号４２が出力されると
、セット／リセット型フリップフロップ３９がセットさ
れ信号４３がロウレベルからノ・イレベルに変化する。
、セット／リセット型フリップフロップ３９がセットさ
れ信号４３がロウレベルからノ・イレベルに変化する。
これにより、フリップフロップ４５．４６のリセットが
解除されてクロック入力可能な状態になる。ここで書き
込みアドレスカウンタのクロック５０が入力されれば、
フリップフロップ４５が動作し、信号２１が出力される
。
解除されてクロック入力可能な状態になる。ここで書き
込みアドレスカウンタのクロック５０が入力されれば、
フリップフロップ４５が動作し、信号２１が出力される
。
信号２１は読み出しアドレスが変化したことを示す信号
を書き込みアドレスカウンタのクロック３０で同期化し
た信号で、第１因に示した様にラッチ２８及び、ＬＣＤ
データ変換（ロ）路２４へ出力され、ＲＡＭ１６から出
力データの読み出しを行なう。
を書き込みアドレスカウンタのクロック３０で同期化し
た信号で、第１因に示した様にラッチ２８及び、ＬＣＤ
データ変換（ロ）路２４へ出力され、ＲＡＭ１６から出
力データの読み出しを行なう。
信号２１にニジ、ラッチ２８は読み出しアドレスカウン
タ２７のアドレス内容をラッチし、書き込みアドレスカ
ウンタのクロックで同期化されたタイミンクでアドレス
を出力する。また、ＬＣＤデータ変換回路２４は信号２
１を受けてＲＡＭ１６が出力するデータを取シ込む。第
４図の説明にもどると、フリップフロップ４６と信号４
４はセット／リセット型フリップフロップ３９金リセツ
ト状態にもどすためのもので、これによフ回路は読み出
しアドレスの変化待ちの状態になる。また、メモリサイ
クル分割回路４７が読み出しアドレスと書き込みアドレ
スの切り換えを行うための信号１８を出力する。信号１
８は書き込みアドレスカウンタのクロックを反転したも
のである。第１図からもわかる様に、信号１８がロウレ
ベルの時はアドレスバスには書き込みアドレスが、ハイ
レベルの時は読み出しアドレスが出力され名。以上の説
明の様子は第５図のタイミングチャート図に示した。ア
ドレスバス１５は書き込′みアドレスカウンタのクロッ
ク３０に工って時分割され、書き込みアドレスと読み出
しアドレスが交互に出力される。誓き込みアドレスは各
サイクルごとに新しいアドレスとなるが、読み出しアド
レスは読み出しアドレスカウンタが計数された時のみ、
次にくる読み出しサイクルで新しい読み出しアドレスが
出力される。そして、その時のみ信号２１が出力されて
いる−ので、ＬＣＤデータ変換回路はＲＡＭ１６から新
しい出力データを取り込む。以上の説明の様に、読み出
し／９！き込み制御回路１７が、互いに非同期で計数さ
れるアドレスの同期化ｗｈい、読み出しサイクルと畜き
込みサイクルを時分割で行う様に制御するため、データ
の書き込み側と読み出し側を非同期のクロックで動作さ
せても、データの欠落ヲ生じることなく、すべての書き
込みデータと読み出しデータを正確にメモリへリード。
タ２７のアドレス内容をラッチし、書き込みアドレスカ
ウンタのクロックで同期化されたタイミンクでアドレス
を出力する。また、ＬＣＤデータ変換回路２４は信号２
１を受けてＲＡＭ１６が出力するデータを取シ込む。第
４図の説明にもどると、フリップフロップ４６と信号４
４はセット／リセット型フリップフロップ３９金リセツ
ト状態にもどすためのもので、これによフ回路は読み出
しアドレスの変化待ちの状態になる。また、メモリサイ
クル分割回路４７が読み出しアドレスと書き込みアドレ
スの切り換えを行うための信号１８を出力する。信号１
８は書き込みアドレスカウンタのクロックを反転したも
のである。第１図からもわかる様に、信号１８がロウレ
ベルの時はアドレスバスには書き込みアドレスが、ハイ
レベルの時は読み出しアドレスが出力され名。以上の説
明の様子は第５図のタイミングチャート図に示した。ア
ドレスバス１５は書き込′みアドレスカウンタのクロッ
ク３０に工って時分割され、書き込みアドレスと読み出
しアドレスが交互に出力される。誓き込みアドレスは各
サイクルごとに新しいアドレスとなるが、読み出しアド
レスは読み出しアドレスカウンタが計数された時のみ、
次にくる読み出しサイクルで新しい読み出しアドレスが
出力される。そして、その時のみ信号２１が出力されて
いる−ので、ＬＣＤデータ変換回路はＲＡＭ１６から新
しい出力データを取り込む。以上の説明の様に、読み出
し／９！き込み制御回路１７が、互いに非同期で計数さ
れるアドレスの同期化ｗｈい、読み出しサイクルと畜き
込みサイクルを時分割で行う様に制御するため、データ
の書き込み側と読み出し側を非同期のクロックで動作さ
せても、データの欠落ヲ生じることなく、すべての書き
込みデータと読み出しデータを正確にメモリへリード。
ライトすることが可能となる。
従って、例えばキャラクタ表示用のＬＣＤ表示装置など
、データの欠落や間引きが行なわれると表示文字の認識
が出来なくなってしまう様な情報表示端末などの分野へ
の応用が可能となるのである。
、データの欠落や間引きが行なわれると表示文字の認識
が出来なくなってしまう様な情報表示端末などの分野へ
の応用が可能となるのである。
第４図の読み出し／書き込み制御回路及び第５図のタイ
ミングチャート図は、ビデオデータ信号が入力されてい
る場合の動作を示す図で、バックポーチまたはフロント
ポーチ期間はビデオデータ信号が入力されないので、読
み出し／書き込み制御回路は読み出しサイクルのみを行
えば良い。
ミングチャート図は、ビデオデータ信号が入力されてい
る場合の動作を示す図で、バックポーチまたはフロント
ポーチ期間はビデオデータ信号が入力されないので、読
み出し／書き込み制御回路は読み出しサイクルのみを行
えば良い。
この場合、信号１８はノ・イレベルに固定し、常に読み
出しアドレスが出力される様にする。そして読み出しア
ドレスカウンタ２７が計数されるごとに、信号２１ｉ出
力し、新しいデータｉＲＡＭ１６から読み出す様に制御
すれば良い。
出しアドレスが出力される様にする。そして読み出しア
ドレスカウンタ２７が計数されるごとに、信号２１ｉ出
力し、新しいデータｉＲＡＭ１６から読み出す様に制御
すれば良い。
ここで説明した読み出し／ｉ１き込み回路は一つの例に
過ぎず、他の方法で読み出しサイクルと畜き込みサイク
ルの制御を行うことももちろん可能である。
過ぎず、他の方法で読み出しサイクルと畜き込みサイク
ルの制御を行うことももちろん可能である。
以上、実施例を通して説明してきた様に、本発明のイン
ターフェイス装置によれば、ＣＲＴ表示装置用のビデオ
データ信号を液晶表示装置用のＬＣＤデータ信号という
、データ転送速度、データ転送順序、転送データ形態と
も全く異なる信号に変換することが可能である。これは
本発明のインターフェイス装置が、入力信号音フォーマ
ットに合ったデータ入力回路で入カレ、そのデータを一
時的にＲＡＭＫ書き込んで記憶し、データを読み出して
データ出力回路により出力信号全発生するということに
よっている。さらに読み出し／書き込み制御回路が非同
期アドレスの同期化を行うため、入力データの書き込み
側と出力データの読み出し側では互いに非同期のクロッ
クで動作でき、出力信号のデータ転送速度は液晶表示装
置に仕つ几任意の値に設定することができるのである。
ターフェイス装置によれば、ＣＲＴ表示装置用のビデオ
データ信号を液晶表示装置用のＬＣＤデータ信号という
、データ転送速度、データ転送順序、転送データ形態と
も全く異なる信号に変換することが可能である。これは
本発明のインターフェイス装置が、入力信号音フォーマ
ットに合ったデータ入力回路で入カレ、そのデータを一
時的にＲＡＭＫ書き込んで記憶し、データを読み出して
データ出力回路により出力信号全発生するということに
よっている。さらに読み出し／書き込み制御回路が非同
期アドレスの同期化を行うため、入力データの書き込み
側と出力データの読み出し側では互いに非同期のクロッ
クで動作でき、出力信号のデータ転送速度は液晶表示装
置に仕つ几任意の値に設定することができるのである。
ここで、本発明のインターフェイス装置の応用について
述べる。実施例で述べた様に本発明に工ればビデオデー
タ信号１ＬｃＤデータ信号に変換できるため、従来は大
型で大電力を必要としていたＣＲＴディスプレイ装置装
置時別なハードウェア及びソフトウェアの変更をするこ
となく、薄型で小電力動作が可能な液晶表示装置に置き
換えることが可能となる。これにより、表示装置の小型
化、軽量化が容易にできるため、パーンナルコンピュー
タなどの小型化のニーズに応えることができる。
述べる。実施例で述べた様に本発明に工ればビデオデー
タ信号１ＬｃＤデータ信号に変換できるため、従来は大
型で大電力を必要としていたＣＲＴディスプレイ装置装
置時別なハードウェア及びソフトウェアの変更をするこ
となく、薄型で小電力動作が可能な液晶表示装置に置き
換えることが可能となる。これにより、表示装置の小型
化、軽量化が容易にできるため、パーンナルコンピュー
タなどの小型化のニーズに応えることができる。
なお、以上の説明はＣＲＴ表示装置用の信号を、液晶表
示装置用の信号に変換する場合を例に示したが、他の表
示装置、例えばプラズマ表示装置、Ｅ Ｌ （ｇｌｅｃ
ｔｒｏ Ｌｕｍ１ｎｅｓｃｅｎｃｅ ） 表示装ｍな
どへの信号の変換も全く同様に行うことができる。
示装置用の信号に変換する場合を例に示したが、他の表
示装置、例えばプラズマ表示装置、Ｅ Ｌ （ｇｌｅｃ
ｔｒｏ Ｌｕｍ１ｎｅｓｃｅｎｃｅ ） 表示装ｍな
どへの信号の変換も全く同様に行うことができる。
さらにＣＲＴ表示装置用の信号を表示装置以外の例えば
ビデオプリンタ用の信号に変換することも可能である。
ビデオプリンタ用の信号に変換することも可能である。
この場合、データ出力（ロ）路２２の構既ヲ変更しビデ
オプリンタ側のＣＰ Ｕ （Ｃ！ｅｎｔｒａｌＰｒｏｃ
’ｅｓｓｉｎｇ Ｕｎｉｔ ）やＤＭＡコントローラと
ノーンドシエイク動作をさせ、必要ナタイミングで出力
データを取シ出す様にすることもできる。この様な応用
が可能であるのは、本発明のインターフェイス装置がデ
ータの出°力を入力とは非同期で行なっているからであ
る。
オプリンタ側のＣＰ Ｕ （Ｃ！ｅｎｔｒａｌＰｒｏｃ
’ｅｓｓｉｎｇ Ｕｎｉｔ ）やＤＭＡコントローラと
ノーンドシエイク動作をさせ、必要ナタイミングで出力
データを取シ出す様にすることもできる。この様な応用
が可能であるのは、本発明のインターフェイス装置がデ
ータの出°力を入力とは非同期で行なっているからであ
る。
この様に本発明のインターフェイス装置の応用範囲は極
めて広く、入力信号もビデオデータ信号に限定されず、
一般のデータ間の変換にも応用できるものである。
めて広く、入力信号もビデオデータ信号に限定されず、
一般のデータ間の変換にも応用できるものである。
本発明は以上説明したように、入力信号を一時的にＲＡ
Ｍに畜き込んで記憶し、これ全読み出して出力信号とす
ることによってデータのフォーマット変換が可能となり
、かつＲＡＭの読み出しアドレスカウンタｔ−４Ｆ！込
みアドレスカウンタとは非同期のクロックで動作させる
ことによって、データの転送速度に制約全党けることな
く、最適の出力信号を得ることができるという効果があ
る。
Ｍに畜き込んで記憶し、これ全読み出して出力信号とす
ることによってデータのフォーマット変換が可能となり
、かつＲＡＭの読み出しアドレスカウンタｔ−４Ｆ！込
みアドレスカウンタとは非同期のクロックで動作させる
ことによって、データの転送速度に制約全党けることな
く、最適の出力信号を得ることができるという効果があ
る。
第１図は本発明のインターフェイス装置のブロック図、
第２図は入力信号の例としてとりあけたビデオデータ信
号のフォーマット図、第３図は出力信号の例としてとシ
あげたＬＣＤデータ信号のフォーマット図、第４図は読
み出し／書き込み制御回路の具体例を示す図、第５図は
第４図の読み出し／書き込み制御回路の動作を示すタイ
ミングチャート図である。 １・・・・・・パーソナルコンピュータ３・・・・・・
液晶表示装置 ５・・・・・・データ入力回路 １６・・・・・・ＲＡＭ １７・・・・・・読み出し／書き込み制御回路２２・・
・・・・データ出力回路 以 上 出ａ人 セイコーエプンン株式会社 第２図
第２図は入力信号の例としてとりあけたビデオデータ信
号のフォーマット図、第３図は出力信号の例としてとシ
あげたＬＣＤデータ信号のフォーマット図、第４図は読
み出し／書き込み制御回路の具体例を示す図、第５図は
第４図の読み出し／書き込み制御回路の動作を示すタイ
ミングチャート図である。 １・・・・・・パーソナルコンピュータ３・・・・・・
液晶表示装置 ５・・・・・・データ入力回路 １６・・・・・・ＲＡＭ １７・・・・・・読み出し／書き込み制御回路２２・・
・・・・データ出力回路 以 上 出ａ人 セイコーエプンン株式会社 第２図
Claims (2)
- （１）入力した信号のフォーマットおよび周波数を変換
して出力するインターフェイス装置において、以下の構
成を有することを特徴とするインターフェイス装置。 ａ）信号を入力するデータ入力回路 ｂ）データ入力回路から入力されたデータを一時的に記
憶する読み出し／書き込みメモリ ｃ）読み出し／書き込みメモリからデータを読み出し信
号を出力するデータ出力回路 ｄ）入力データを書き込む読み出し／書き込みメモリの
アドレスを計数する書き込みアドレスカウンタ ｅ）書き込みアドレスカウンタのクロックとは非同期の
クロックを発生するクロック発生回路 ｆ）出力データを読み出す読み出し／書き込みメモリの
アドレスを、クロック発生回路が発生したクロックで計
数する読み出しアドレスカウンタ ｇ）互いに非同期のクロックで動作する前記書き込みア
ドレスカウンタと前記読み出しアドレスカウンタのうち
サイクルの短い方のクロックに同期してメモリサイクル
を分割し、書き込みサイクルと読み出しサイクルを交互
に発生して、読み出し動作と書き込み動作のうちサイク
ルの短い方の動作は各サイクルごとに、他方の動作はア
ドレスカウンタが計数された後の次にくるサイクルにお
いて行われる様に制御する読み出し／書き込み制御回路 - （２）特許請求の範囲（１）項記載のインターフェイス
装置において、読み出し／書き込み制御回路を以下の様
に構成したことを特徴とするインターフェイス装置。 ａ）メモリサイクルを書き込みアドレスカウンタのクロ
ックで分割する信号を発生し、 書き込みサイクルと読み出しサイクルを交互に割り当て
るメモリサイクル分割回路 ｂ）書き込み動作は前記各書き込みサイクルごとに行い
、読み出し動作は互いに非同期動作をする前記書き込み
アドレスカウンタのクロックと前記読み出しアドレスカ
ウンタのクロックのエッジで動作の実行判断を行って、
前記読み出しアドレスカウンタが計数された後の次にく
る前記読み出しサイクルで行う様に、前記メモリサイク
ル分割回路を制御する読み出し判断回路
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/214,800 US4860246A (en) | 1985-08-07 | 1988-06-30 | Emulation device for driving a LCD with a CRT display |
| US07/371,941 US5179692A (en) | 1985-08-07 | 1989-06-27 | Emulation device for driving a LCD with signals formatted for a CRT display |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-173707 | 1985-08-07 | ||
| JP17370785 | 1985-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122387A true JPS62122387A (ja) | 1987-06-03 |
| JPH084340B2 JPH084340B2 (ja) | 1996-01-17 |
Family
ID=15965639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164144A Expired - Lifetime JPH084340B2 (ja) | 1985-08-07 | 1986-07-11 | インタ−フエイス装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH084340B2 (ja) |
| KR (1) | KR920000455B1 (ja) |
| GB (1) | GB2179185B (ja) |
| HK (1) | HK28991A (ja) |
| SG (1) | SG60490G (ja) |
Cited By (3)
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| JPH01193783A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | ビデオインターフェイス装置 |
| US5699076A (en) * | 1993-10-25 | 1997-12-16 | Kabushiki Kaisha Toshiba | Display control method and apparatus for performing high-quality display free from noise lines |
| JPH11288256A (ja) * | 1998-02-18 | 1999-10-19 | Samsung Electronics Co Ltd | 表示装置用画像信号処理装置及びこれを用いた表示装置 |
Families Citing this family (15)
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| JP2892009B2 (ja) * | 1988-05-28 | 1999-05-17 | 株式会社東芝 | 表示制御方式 |
| JPH0293725A (ja) * | 1988-09-29 | 1990-04-04 | Mitsubishi Electric Corp | 表示エミユレーシヨン装置 |
| JP2609478B2 (ja) * | 1990-06-22 | 1997-05-14 | 三菱電機株式会社 | テレビ画像表示装置 |
| JP2673386B2 (ja) * | 1990-09-29 | 1997-11-05 | シャープ株式会社 | 映像表示装置 |
| GB2249199A (en) * | 1990-10-25 | 1992-04-29 | Lo Kun Nan | Peripheral-computer interface apparatus |
| EP0502600A3 (en) * | 1991-03-05 | 1993-02-03 | Nview Corporation | Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory |
| DE69212076T2 (de) * | 1991-07-19 | 1997-01-30 | Philips Electronics Nv | Mehrnormwiedergabeanordnung |
| DE4129459A1 (de) * | 1991-09-05 | 1993-03-11 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur ansteuerung von matrixdisplays |
| JP3582082B2 (ja) | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| US5900856A (en) * | 1992-03-05 | 1999-05-04 | Seiko Epson Corporation | Matrix display apparatus, matrix display control apparatus, and matrix display drive apparatus |
| GB2295477B (en) * | 1992-07-07 | 1996-11-13 | Seiko Epson Corp | Matrix displays |
| EP0665527B1 (en) * | 1994-01-28 | 1999-05-06 | Sun Microsystems, Inc. | Flat panel display interface for a high resolution computer graphics system |
| CN100505011C (zh) | 1994-11-17 | 2009-06-24 | 精工爱普生株式会社 | 显示装置 |
| US6177922B1 (en) * | 1997-04-15 | 2001-01-23 | Genesis Microship, Inc. | Multi-scan video timing generator for format conversion |
| US7668099B2 (en) * | 2003-06-13 | 2010-02-23 | Apple Inc. | Synthesis of vertical blanking signal |
Family Cites Families (7)
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