JP3259694B2 - Ｌｃｄ表示回路 - Google Patents
Ｌｃｄ表示回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータのＣＲＴ表示装置用のデータ信号（以下、ビデオ
データ信号という）を液晶表示装置用のデータ信号（以
下、ＬＣＤデータ信号という）に変換して液晶表示装置
（以下、ＬＣＤ表示装置という）を駆動するＬＣＤ表示
回路に関するものである。
ュータのＣＲＴ表示装置用のデータ信号（以下、ビデオ
データ信号という）を液晶表示装置用のデータ信号（以
下、ＬＣＤデータ信号という）に変換して液晶表示装置
（以下、ＬＣＤ表示装置という）を駆動するＬＣＤ表示
回路に関するものである。
【０００２】
【発明の概要】本発明は、RAM（記憶手段）を用いてビ
デオデータ信号をＬＣＤデータ信号にフォーマット変換
をするＬＣＤ表示回路において、RAMのデータバスをm×
nビット（m、nは自然数）で構成し、 nビット毎にRAMへ
のデータ書き込みを順次行い、 m×nビット毎にRAMから
のデータ読み出しを行いＬＣＤ表示をさせることで、従
来の方法では得ることができなかった高フレーム周波数
によるＬＣＤ表示を可能としたものである。
デオデータ信号をＬＣＤデータ信号にフォーマット変換
をするＬＣＤ表示回路において、RAMのデータバスをm×
nビット（m、nは自然数）で構成し、 nビット毎にRAMへ
のデータ書き込みを順次行い、 m×nビット毎にRAMから
のデータ読み出しを行いＬＣＤ表示をさせることで、従
来の方法では得ることができなかった高フレーム周波数
によるＬＣＤ表示を可能としたものである。
【０００３】
【従来の技術】従来のＬＣＤ表示回路は、RAMへのビデ
オデータの書き込み動作、及びＬＣＤデータの読み出し
の動作に関して以下の様であった。すなわち、読み出し
アドレスカウンタを書き込みアドレスカウンタのクロッ
クとは非同期のクロックを用いて動作させ、メモリサイ
クルを書き込みアドレスカウンタのクロックに同期して
分割し、書き込みサイクルにおいてnビットずつデータ
の書き込み動作を行い、読み出しサイクルにおいてnビ
ットずつデータの読み出し動作を行う。このような動作
のもと、前記読み出したデータに基づいてＬＣＤデータ
信号を出力しＬＣＤ表示装置を駆動していた。
オデータの書き込み動作、及びＬＣＤデータの読み出し
の動作に関して以下の様であった。すなわち、読み出し
アドレスカウンタを書き込みアドレスカウンタのクロッ
クとは非同期のクロックを用いて動作させ、メモリサイ
クルを書き込みアドレスカウンタのクロックに同期して
分割し、書き込みサイクルにおいてnビットずつデータ
の書き込み動作を行い、読み出しサイクルにおいてnビ
ットずつデータの読み出し動作を行う。このような動作
のもと、前記読み出したデータに基づいてＬＣＤデータ
信号を出力しＬＣＤ表示装置を駆動していた。
【０００４】この方法によれば、読み出しアドレスカウ
ンタのクロック周波数を変えることにより出力信号のデ
ータ転送速度を入力信号のデータ転送速度とは異なった
最適値を選んで設定することが可能であった。
ンタのクロック周波数を変えることにより出力信号のデ
ータ転送速度を入力信号のデータ転送速度とは異なった
最適値を選んで設定することが可能であった。
【０００５】
【発明が解決しようとする課題】しかしながら出力信号
のデータ転送速度の最高値に関しては以下の様な問題点
を有していた。すなわち、データ転送速度の最高値はRA
Mの読み出しサイクルのレートで決定されるが、メモリ
サイクルを2分割し書き込みサイクルと読み出しサイク
ルを交互に発生しているため、誤書き込み及び誤読み出
しが発生しないためには、書き込みサイクル時間TWと読
み出しサイクル時間TRの間には TW≦TR の関係が成立することが必要で、読み出しサイクルは書
き込みサイクルより高レートにはできなかった。
のデータ転送速度の最高値に関しては以下の様な問題点
を有していた。すなわち、データ転送速度の最高値はRA
Mの読み出しサイクルのレートで決定されるが、メモリ
サイクルを2分割し書き込みサイクルと読み出しサイク
ルを交互に発生しているため、誤書き込み及び誤読み出
しが発生しないためには、書き込みサイクル時間TWと読
み出しサイクル時間TRの間には TW≦TR の関係が成立することが必要で、読み出しサイクルは書
き込みサイクルより高レートにはできなかった。
【０００６】従って、出力データ転送速度の最適値が入
力データ転送速度より高速の場合には、最適な出力信号
が得られないという問題があった。そこで本発明は従来
のこの様な問題点を解決し、入力信号のデータ転送速度
より高レー卜の出力信号を得、その出力信号に基づき高
フレーム周波数なるＬＣＤ表示をすることのできるＬＣ
Ｄ表示回路を提供することを目的としている。
力データ転送速度より高速の場合には、最適な出力信号
が得られないという問題があった。そこで本発明は従来
のこの様な問題点を解決し、入力信号のデータ転送速度
より高レー卜の出力信号を得、その出力信号に基づき高
フレーム周波数なるＬＣＤ表示をすることのできるＬＣ
Ｄ表示回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のＬＣＤ表示回路は、ビデオデータ信号と
第１のクロック（ＣＫ）とを入力し、前記ビデオデータ
信号に対応したデータを出力するデータ入力回路と、前
記データ入力回路から出力された前記データを記憶する
記憶手段と、前記記憶手段から前記データを読み出し、
前記データに対応したＬＣＤデータ信号とＬＣＤ制御信
号とを出力するデータ出力回路と、前記第１のクロック
とは独立非同期の第２のクロック（ＯＳＣ）を生成し出
力するクロック源（発振回路）と、前記第１のクロック
及び前記第２のクロックを入力し、書き込み制御信号
（／ＷＥ１、／ＷＥ２）と読み出し制御信号（／ＲＤ）
とアドレスデータとを出力する制御回路と、を備えたＬ
ＣＤ表示回路であって、前記制御回路は、前記第１のク
ロックに基づいて書き込みアドレスデータを生成する書
き込みアドレス生成部（書き込みアドレスカウンタ）
と、前記第２のクロックに基づく読み出しアドレスカウ
ンタクロックをカウントし読み出しアドレスデータを生
成する読み出しアドレス生成部（読み出しアドレスカウ
ンタ）と、前記読み出しアドレス生成部からの前記読み
出しアドレスデータをラッチするアドレスラッチ部と、
前記第１のクロックと前記第２のクロックとを入力し、
書き込みサイクルと読み出しサイクルとが交互に発生す
るよう前記第１のクロックに基づいてアドレス切換え信
号を出力し、前記書き込みサイクルに対応して前記書き
込み制御信号を出力し、前記読み出しアドレスカウンタ
クロックが計数された後の次の読み出しサイクルにアク
ティブとなるよう前記読み出し制御信号を出力する読み
出し書き込み制御回路と、前記書き込みアドレスデータ
と前記アドレスラッチ部がラッチした読み出しアドレス
データとを入力し、入力した前記アドレス切換え制御信
号に基づいて前記書き込みアドレスデータと前記読み出
しアドレスデータとを交互に選択して前記記憶手段へ出
力するアドレス選択手段（マルチプレクサ）と、を有
し、前記記憶手段は、それぞれｎビット（ｎは自然数）
のデータバスが接続されたｍ個（ｍは２以上の自然数）
のメモリデバイスで構成されており、前記データ入力回
路から送出されたｎビットデータを前記書き込み制御信
号に基づいて前記ｍ個のメモリデバイスに対し順次デー
タ書き込みを行う一方、前記ｍ個のメモリデバイスに共
通する一の読み出しサイクルにおいて、前記読み出し制
御信号に基づいて前記メモリデバイスからｍ×ｎビット
分のデータを一括で読み出して前記データ出力回路に送
出し、所定量（例えば、ＬＣＤ１フレーム分）のデータ
の読み出しが一巡する時間（例えば、１フレーム分のデ
ータ読み出し時間）が、前記所定量の書き込みが一巡す
る時間（例えば、１フレーム分のデータ書き込み時間）
よりも短くなるように前記メモリデバイスの数ｍ及び前
記第２のクロックの周波数が設定されたことを特徴とす
る。この場合、詳しくは、１フレーム当りの前記読み出
し制御信号（／ＲＤ）がアクティブとなる回数を、前記
書き込み制御信号（／ＷＥ）がアクティブとなる回数の
少なくとも１／ｍ 回より大となるよう前記メモリデバ
イスの数ｍ及び前記第２のクロック源の周波数を設定す
るとよい。
めに、本発明のＬＣＤ表示回路は、ビデオデータ信号と
第１のクロック（ＣＫ）とを入力し、前記ビデオデータ
信号に対応したデータを出力するデータ入力回路と、前
記データ入力回路から出力された前記データを記憶する
記憶手段と、前記記憶手段から前記データを読み出し、
前記データに対応したＬＣＤデータ信号とＬＣＤ制御信
号とを出力するデータ出力回路と、前記第１のクロック
とは独立非同期の第２のクロック（ＯＳＣ）を生成し出
力するクロック源（発振回路）と、前記第１のクロック
及び前記第２のクロックを入力し、書き込み制御信号
（／ＷＥ１、／ＷＥ２）と読み出し制御信号（／ＲＤ）
とアドレスデータとを出力する制御回路と、を備えたＬ
ＣＤ表示回路であって、前記制御回路は、前記第１のク
ロックに基づいて書き込みアドレスデータを生成する書
き込みアドレス生成部（書き込みアドレスカウンタ）
と、前記第２のクロックに基づく読み出しアドレスカウ
ンタクロックをカウントし読み出しアドレスデータを生
成する読み出しアドレス生成部（読み出しアドレスカウ
ンタ）と、前記読み出しアドレス生成部からの前記読み
出しアドレスデータをラッチするアドレスラッチ部と、
前記第１のクロックと前記第２のクロックとを入力し、
書き込みサイクルと読み出しサイクルとが交互に発生す
るよう前記第１のクロックに基づいてアドレス切換え信
号を出力し、前記書き込みサイクルに対応して前記書き
込み制御信号を出力し、前記読み出しアドレスカウンタ
クロックが計数された後の次の読み出しサイクルにアク
ティブとなるよう前記読み出し制御信号を出力する読み
出し書き込み制御回路と、前記書き込みアドレスデータ
と前記アドレスラッチ部がラッチした読み出しアドレス
データとを入力し、入力した前記アドレス切換え制御信
号に基づいて前記書き込みアドレスデータと前記読み出
しアドレスデータとを交互に選択して前記記憶手段へ出
力するアドレス選択手段（マルチプレクサ）と、を有
し、前記記憶手段は、それぞれｎビット（ｎは自然数）
のデータバスが接続されたｍ個（ｍは２以上の自然数）
のメモリデバイスで構成されており、前記データ入力回
路から送出されたｎビットデータを前記書き込み制御信
号に基づいて前記ｍ個のメモリデバイスに対し順次デー
タ書き込みを行う一方、前記ｍ個のメモリデバイスに共
通する一の読み出しサイクルにおいて、前記読み出し制
御信号に基づいて前記メモリデバイスからｍ×ｎビット
分のデータを一括で読み出して前記データ出力回路に送
出し、所定量（例えば、ＬＣＤ１フレーム分）のデータ
の読み出しが一巡する時間（例えば、１フレーム分のデ
ータ読み出し時間）が、前記所定量の書き込みが一巡す
る時間（例えば、１フレーム分のデータ書き込み時間）
よりも短くなるように前記メモリデバイスの数ｍ及び前
記第２のクロックの周波数が設定されたことを特徴とす
る。この場合、詳しくは、１フレーム当りの前記読み出
し制御信号（／ＲＤ）がアクティブとなる回数を、前記
書き込み制御信号（／ＷＥ）がアクティブとなる回数の
少なくとも１／ｍ 回より大となるよう前記メモリデバ
イスの数ｍ及び前記第２のクロック源の周波数を設定す
るとよい。
【０００８】
【作用】上記の様に構成されたＬＣＤ表示回路の動作原
理は以下の様である。すなわち、nビット毎にデータを
書き込むためメモリサイクルは書き込みアドレスカウン
タのクロックに同期してnビットの書き込みサイクル時
間TW毎に1/2分割し、書き込みサイクルと読み出しサイ
クルが交互に発生される。
理は以下の様である。すなわち、nビット毎にデータを
書き込むためメモリサイクルは書き込みアドレスカウン
タのクロックに同期してnビットの書き込みサイクル時
間TW毎に1/2分割し、書き込みサイクルと読み出しサイ
クルが交互に発生される。
【０００９】データの書き込みは、データ入力回路にn
ビットのデータが入力されると各書き込みサイクル毎に
ストローブパルスが発生しnビット分のデータを書き込
む。これをmサイクル時間でm回繰り返すことによってm
×nビットのデータ書き込みが終了する。
ビットのデータが入力されると各書き込みサイクル毎に
ストローブパルスが発生しnビット分のデータを書き込
む。これをmサイクル時間でm回繰り返すことによってm
×nビットのデータ書き込みが終了する。
【００１０】一方データの読み出しは、m個のメモリデ
バイスに共通する一の読み出しサイクルにおいて m×n
ビット分のデータを一括で読み出すことによって行われ
る。m×nビットに相当する読み出しアドレスカウンタが
時間TR毎に計数されると、分割されたアドレスサイクル
のうち、次にくる読み出しサイクルにおいて読み出しス
トローブパルスが出力されm×nビットのデータ読み出し
が行われ、データ出力回路に送られて出力データとな
る。
バイスに共通する一の読み出しサイクルにおいて m×n
ビット分のデータを一括で読み出すことによって行われ
る。m×nビットに相当する読み出しアドレスカウンタが
時間TR毎に計数されると、分割されたアドレスサイクル
のうち、次にくる読み出しサイクルにおいて読み出しス
トローブパルスが出力されm×nビットのデータ読み出し
が行われ、データ出力回路に送られて出力データとな
る。
【００１１】この様に構成したＬＣＤ表示回路の入力デ
ータ転送レートはn／TW（ビット／秒）であり出力デー
タ転送レートは（m×n）／TR（ビット／秒）となる。出
力データ転送速度の最高値は、メモリの読み出しが書き
込みアドレスカウンタのクロックによって1/2分割され
た各読み出しサイクルにおいて毎回行われる場合、すな
わちTR＝TWの時であり、（m×n）／TWとなる。
ータ転送レートはn／TW（ビット／秒）であり出力デー
タ転送レートは（m×n）／TR（ビット／秒）となる。出
力データ転送速度の最高値は、メモリの読み出しが書き
込みアドレスカウンタのクロックによって1/2分割され
た各読み出しサイクルにおいて毎回行われる場合、すな
わちTR＝TWの時であり、（m×n）／TWとなる。
【００１２】従って、 入力データ転送速度 n／TW≦ 出力データ転送速度 （m×n）／TWが実現でき、従来の
方法では得られなかった入力データより速い転送速度を
もつ出力データ信号を得ることが可能である。
方法では得られなかった入力データより速い転送速度を
もつ出力データ信号を得ることが可能である。
【００１３】ここで、出力データ転送速度が入力データ
転送速度より速いといわゆるオーバリードによる誤デー
タ転送となる様に思われるが、後述する様にパーソナル
コンピュータのディスプレイ装置用などには一画面分の
フレームバッファメモリをもって本ＬＣＤ表示回路が構
成されるので、実用上全く問題ない。
転送速度より速いといわゆるオーバリードによる誤デー
タ転送となる様に思われるが、後述する様にパーソナル
コンピュータのディスプレイ装置用などには一画面分の
フレームバッファメモリをもって本ＬＣＤ表示回路が構
成されるので、実用上全く問題ない。
【００１４】
【発明の実施の形態】以下に本発明の実施例を図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１５】図1は本発明のＬＣＤ表示回路のブロック
図である。一般にパーソナルコンピュータから出力され
るビデオデータ信号をLCDデータ信号に変換し、データ
の読み出しを書き込みとは非同期なクロックで行うＬＣ
Ｄ表示回路の構成は図2の様である。図1はこのうちデー
タ入力回路の直／並列変換部、RAM（メモリデバイス）
及びアドレスバス、データバス、データ出力回路のLCD
データ変換回路部を詳細に示したものである。図1はm＝
2、n＝8の場合の例で、データバス11は8ビットのバスが
2系統で構成されている。データの書き込みは、8ビット
構成のRAM7（第一のメモリデバイス）、RAM8（第二
のメモリデバイス）と分割して、書き込み制御信号バー
WE112、バーWE213により8ビットづつ2回に分けて行われ
る。一方データの読み出しは、読み出し制御信号バーRD
14により16（2×8）ビットのデータが1回で読み出され
る。
図である。一般にパーソナルコンピュータから出力され
るビデオデータ信号をLCDデータ信号に変換し、データ
の読み出しを書き込みとは非同期なクロックで行うＬＣ
Ｄ表示回路の構成は図2の様である。図1はこのうちデー
タ入力回路の直／並列変換部、RAM（メモリデバイス）
及びアドレスバス、データバス、データ出力回路のLCD
データ変換回路部を詳細に示したものである。図1はm＝
2、n＝8の場合の例で、データバス11は8ビットのバスが
2系統で構成されている。データの書き込みは、8ビット
構成のRAM7（第一のメモリデバイス）、RAM8（第二
のメモリデバイス）と分割して、書き込み制御信号バー
WE112、バーWE213により8ビットづつ2回に分けて行われ
る。一方データの読み出しは、読み出し制御信号バーRD
14により16（2×8）ビットのデータが1回で読み出され
る。
【００１６】一方図3は従来のＬＣＤ表示回路のブロッ
ク図で、データの書き込み、読み出しとも8ビットづつ
行なわれる。図3も図1と同様に図2のＬＣＤ表示回路と
周辺装置の相互接続図のうち、直／並列変換部、RAM及
びアドレスバス、データバス、データ出力回路のLCDデ
ータ変換回路部を示したものである。
ク図で、データの書き込み、読み出しとも8ビットづつ
行なわれる。図3も図1と同様に図2のＬＣＤ表示回路と
周辺装置の相互接続図のうち、直／並列変換部、RAM及
びアドレスバス、データバス、データ出力回路のLCDデ
ータ変換回路部を示したものである。
【００１７】以下に図1の本発明及び図3の従来例につい
て、具体的な数値及びタイミングチャート図を用いて説
明する。
て、具体的な数値及びタイミングチャート図を用いて説
明する。
【００１８】表示データ信号として、横640ドット、縦3
50ラインの解像度の表示を例にとりあげる。ビデオデー
タ信号VDは点順次走査型のCRT表示装置用の信号である
ためシリアルデータとして入力される。そのデータの転
送レートは一般に約16MHzでありCRTの走査ビームの帰線
用に、表示データ周囲に約16％時間のブランクデータを
含む信号である。
50ラインの解像度の表示を例にとりあげる。ビデオデー
タ信号VDは点順次走査型のCRT表示装置用の信号である
ためシリアルデータとして入力される。そのデータの転
送レートは一般に約16MHzでありCRTの走査ビームの帰線
用に、表示データ周囲に約16％時間のブランクデータを
含む信号である。
【００１９】一方LCDデータ信号は、一般に画面を上下
に二分割し上画面、下画面各4ビット、計8ビットのデー
タバスによってデータを転送する方式が用いられる。こ
れはLCD表示装置が線順次走査型の表示デバイスである
ことにより実現できる方式で、縦350ラインの画面を上
下に二分割することによって表示デューティを1／175と
かせぐことができ、計8ビットのデータバスでデータ転
送することにより、表示セグメントドライバヘの転送ク
ロックをシリアル転送の場合の1/8の周波数にすること
が出来る。640×350ドットのLCDをフレーム周波数70Hz
で駆動する場合、転送クロックは1．96MHzである。
に二分割し上画面、下画面各4ビット、計8ビットのデー
タバスによってデータを転送する方式が用いられる。こ
れはLCD表示装置が線順次走査型の表示デバイスである
ことにより実現できる方式で、縦350ラインの画面を上
下に二分割することによって表示デューティを1／175と
かせぐことができ、計8ビットのデータバスでデータ転
送することにより、表示セグメントドライバヘの転送ク
ロックをシリアル転送の場合の1/8の周波数にすること
が出来る。640×350ドットのLCDをフレーム周波数70Hz
で駆動する場合、転送クロックは1．96MHzである。
【００２０】まずこの様に全く異なるタイプの表示デー
タ信号を変換するＬＣＤ表示回路の概動作を図2により
説明する。
タ信号を変換するＬＣＤ表示回路の概動作を図2により
説明する。
【００２１】ドットクロックCKの周波数はビデオデータ
信号のデータ転送レートと同じ16MHzであり、パーソナ
ルコンピュータ本体15から供給されるか、インターフェ
イス装置内のPLL回路によって発生され、ビデオデータ
信号のシリアル入力クロックとして使用される。ビデオ
データ信号はデータ入力回路16に入力され、バックポー
チ判定回路により無効データ部分を除かれ、直／並列変
換回路により並列データに変換されてRAM18の書き込み
データとなる。RAM18はフレームバッファメモリであり
一表示画面分のデータがストアされる。
信号のデータ転送レートと同じ16MHzであり、パーソナ
ルコンピュータ本体15から供給されるか、インターフェ
イス装置内のPLL回路によって発生され、ビデオデータ
信号のシリアル入力クロックとして使用される。ビデオ
データ信号はデータ入力回路16に入力され、バックポー
チ判定回路により無効データ部分を除かれ、直／並列変
換回路により並列データに変換されてRAM18の書き込み
データとなる。RAM18はフレームバッファメモリであり
一表示画面分のデータがストアされる。
【００２２】一方データの読み出しはドットクロックCK
とは非同期のクロック源OSC23を基準に行なわれデータ
出力回路のLCDデータ出力回路により上述したフォーマ
ットのLCDデータ信号に変換されて液晶表示装置に送ら
れる。データ出力回路は同時にLCDの表示に必要な他の
制御信号類も発生する。
とは非同期のクロック源OSC23を基準に行なわれデータ
出力回路のLCDデータ出力回路により上述したフォーマ
ットのLCDデータ信号に変換されて液晶表示装置に送ら
れる。データ出力回路は同時にLCDの表示に必要な他の
制御信号類も発生する。
【００２３】以上によりビデオデータ信号のLCDデータ
信号への変換が行われLCD表示装置への表示が可能とな
る。また以上の説明によりLCD表示装置のフレーム周波
数は、メモリから1回の読み出しで得られるデータのビ
ット数と、読み出しサイクルのレートで決定されること
が理解される。
信号への変換が行われLCD表示装置への表示が可能とな
る。また以上の説明によりLCD表示装置のフレーム周波
数は、メモリから1回の読み出しで得られるデータのビ
ット数と、読み出しサイクルのレートで決定されること
が理解される。
【００２４】さて、図2のＬＣＤ表示回路において図3の
従来例の様にメモリのデータバスを構成した場合の回路
の動作を図4のタイミングチャート図に従って説明す
る。ドットクロックCKは書き込みアドレスカウンタに入
力され、1/8分周されて書き込みアドレスカウンタのク
ロック32となりアドレスカウンタがインクリメントされ
る。（W0→W1→W2→W3・‥）また読み出し／書き込み制
御回路にも入力され書き込みアドレスカウンタクロック
32と同様なアドレス切換制御信号37を発生する。クロッ
クの4周期ごとにメモリアドレスを書き込みサイクルと
読み出しサイクルに割り当ててRAMのアドレスバス38に
供給し、データの書き込みは各書き込みサイクル毎に新
しい書き込みアドレスが出力され書き込み制御信号バー
WE39が出力されることにより実行される。
従来例の様にメモリのデータバスを構成した場合の回路
の動作を図4のタイミングチャート図に従って説明す
る。ドットクロックCKは書き込みアドレスカウンタに入
力され、1/8分周されて書き込みアドレスカウンタのク
ロック32となりアドレスカウンタがインクリメントされ
る。（W0→W1→W2→W3・‥）また読み出し／書き込み制
御回路にも入力され書き込みアドレスカウンタクロック
32と同様なアドレス切換制御信号37を発生する。クロッ
クの4周期ごとにメモリアドレスを書き込みサイクルと
読み出しサイクルに割り当ててRAMのアドレスバス38に
供給し、データの書き込みは各書き込みサイクル毎に新
しい書き込みアドレスが出力され書き込み制御信号バー
WE39が出力されることにより実行される。
【００２５】一方、読み出しアドレスはアドレス切り換
え制御信号37によりラッチされアドレス出力される。デ
ータの読み出しは、読み出しアドレスカウンタが計数さ
れた後の次にくる読み出しサイクルにおいて行なわれる
様に、読み出し制御信号バーRD40が出力されデータが読
み出される。読み出されたデータは、LCDデータ変換回
路において読み出しアドレスクロックに同期化されてLC
D表示装置へ出力される。
え制御信号37によりラッチされアドレス出力される。デ
ータの読み出しは、読み出しアドレスカウンタが計数さ
れた後の次にくる読み出しサイクルにおいて行なわれる
様に、読み出し制御信号バーRD40が出力されデータが読
み出される。読み出されたデータは、LCDデータ変換回
路において読み出しアドレスクロックに同期化されてLC
D表示装置へ出力される。
【００２６】一般にLCD表示装置を駆動する場合、いわ
ゆるフリッカ防止の観点からそのフレーム周波数を高く
設定する必要が生じる場合がある。すなわち発振回路OS
C23の周波数を高くして、データの読み出しレートを高
くする必要がある。しかしながら読み出しアドレスカウ
ンタのクロックは書き込みアドレスカウンタのクロック
より周波数を高くできないという制約が存在する。図4
のタイミングチャート図は読み出しアドレスカウンタの
クロック周波数がある程度低い場合の図で、バーRD信号
40が出力されない無効読み出しサイクルが存在する。読
み出しアドレスカウンタのクロック周波数を高くしてい
くと、該無効サイクルの数が減少し書き込みアドレスカ
ウンタのクロック周波数に等しくなったところで無効サ
イクルが発生しなくなりこの状態が上限である。これ以
上速くするとあるアドレスに対してリードサイクルが割
り当てられないリード抜けが生じる。
ゆるフリッカ防止の観点からそのフレーム周波数を高く
設定する必要が生じる場合がある。すなわち発振回路OS
C23の周波数を高くして、データの読み出しレートを高
くする必要がある。しかしながら読み出しアドレスカウ
ンタのクロックは書き込みアドレスカウンタのクロック
より周波数を高くできないという制約が存在する。図4
のタイミングチャート図は読み出しアドレスカウンタの
クロック周波数がある程度低い場合の図で、バーRD信号
40が出力されない無効読み出しサイクルが存在する。読
み出しアドレスカウンタのクロック周波数を高くしてい
くと、該無効サイクルの数が減少し書き込みアドレスカ
ウンタのクロック周波数に等しくなったところで無効サ
イクルが発生しなくなりこの状態が上限である。これ以
上速くするとあるアドレスに対してリードサイクルが割
り当てられないリード抜けが生じる。
【００２７】前述した640×350ドットの解像度の場合に
ついて上限を求めてみると、ドットクロック周波数が16
MHzであるから書き込みアドレスカウンタのクロック周
波数は16÷8＝2MHz。上限では読み出しアドレスカウン
タのクロック周波数も2MHz、一回のデータ読み出しで8
ビットのデータを読み出すのでデータ読み出しレートは
16MBpsとなる。従って表示のフレーム周波数は16×106
÷（640×350）＝71．4Hzとなる。すなわち従来の方法
では71．4Hz以上のフレーム周波数を得ることができな
かった。
ついて上限を求めてみると、ドットクロック周波数が16
MHzであるから書き込みアドレスカウンタのクロック周
波数は16÷8＝2MHz。上限では読み出しアドレスカウン
タのクロック周波数も2MHz、一回のデータ読み出しで8
ビットのデータを読み出すのでデータ読み出しレートは
16MBpsとなる。従って表示のフレーム周波数は16×106
÷（640×350）＝71．4Hzとなる。すなわち従来の方法
では71．4Hz以上のフレーム周波数を得ることができな
かった。
【００２８】そこで本発明では、実施例の一つとして、
図１のように記憶手段をそれぞれ８ビットのデータバス
が接続された２個のRAM（メモリデバイス）で構成し、
データの書き込みは８ビット毎に２回に分けて順次行う
一方、データの読み出しは、２個のRAM（メモリデバイ
ス）に共通する一の読み出しサイクルにおいて、2×8ビ
ット＝16ビット分のデータを一括で読み出すようにＬＣ
Ｄ表示回路を構成する。
図１のように記憶手段をそれぞれ８ビットのデータバス
が接続された２個のRAM（メモリデバイス）で構成し、
データの書き込みは８ビット毎に２回に分けて順次行う
一方、データの読み出しは、２個のRAM（メモリデバイ
ス）に共通する一の読み出しサイクルにおいて、2×8ビ
ット＝16ビット分のデータを一括で読み出すようにＬＣ
Ｄ表示回路を構成する。
【００２９】図5は図1の本発明のＬＣＤ表示回路の動作
タイミングチャート図で、図4の従来例との比較のため
に書き込み及び読み出しアドレスカウンタとも同じ周波
数の場合で示した。図1において、データ書き込み側の
直／並列変換回路及び読み出し／書き込みRAM（メモリ
デバイス）とも8ビット構成の回路が2回路並列に構成さ
れる。図5のタイミングチャートに示した様に初めの8ビ
ットのデータのシフトインは直／並列変換回路6にお
いて行われ書き込み制御信号バーWE112によりRAM7
（第一のメモリデバイス）に書き込みサイクルW0におい
て行われる。次の8ビットのデータのシフトインは直／
並列変換回路において行われ、バーWE2信号13によりR
AM8（第二のメモリデバイス）に書き込みサイクルW1
で行われる。以下、交互にバーWE1、バーWE2が出力され
てデータの書き込みが8ビット毎に行われる。
タイミングチャート図で、図4の従来例との比較のため
に書き込み及び読み出しアドレスカウンタとも同じ周波
数の場合で示した。図1において、データ書き込み側の
直／並列変換回路及び読み出し／書き込みRAM（メモリ
デバイス）とも8ビット構成の回路が2回路並列に構成さ
れる。図5のタイミングチャートに示した様に初めの8ビ
ットのデータのシフトインは直／並列変換回路6にお
いて行われ書き込み制御信号バーWE112によりRAM7
（第一のメモリデバイス）に書き込みサイクルW0におい
て行われる。次の8ビットのデータのシフトインは直／
並列変換回路において行われ、バーWE2信号13によりR
AM8（第二のメモリデバイス）に書き込みサイクルW1
で行われる。以下、交互にバーWE1、バーWE2が出力され
てデータの書き込みが8ビット毎に行われる。
【００３０】データの読み出し側では2×8ビット＝16ビ
ットのデータバスとして束ねられている。従来例の場合
と同様に、読み出しアドレスカウンタが計数された次に
くる読み出しサイクルにおいて、読み出し制御信号バー
RD14が出力されて、16ビットのデータが一度に読み出さ
れる。読み出されたデータは、LCDデータ変換回路にお
いて読み出しアドレスカウンタのクロックに同期化され
必要なフォーマットに変換されてLCD表示装置へ出力さ
れる。
ットのデータバスとして束ねられている。従来例の場合
と同様に、読み出しアドレスカウンタが計数された次に
くる読み出しサイクルにおいて、読み出し制御信号バー
RD14が出力されて、16ビットのデータが一度に読み出さ
れる。読み出されたデータは、LCDデータ変換回路にお
いて読み出しアドレスカウンタのクロックに同期化され
必要なフォーマットに変換されてLCD表示装置へ出力さ
れる。
【００３１】ここで、前述した従来例と本発明のデータ
読み出しレートを書き込みクロック周波数が同一である
場合について比較する。前述した様に従来例ではデータ
転送レートは16MBpsが最大であり、LCD表示のフレーム
周波数は71．4Hzが最高である。データ転送レートを決
める読み出しクロック周波数の上限は、従来例も本発明
も同一で書き込みクロック周波数に等しい値であるが、
データの読み出しは従来例が8ビット、本発明は16ビッ
トで行うため本発明のデータ転送レートは従来の2倍の
最大32MBpsとなる。従ってLCD表示装置のフレーム周波
数は142．8Hz迄引き上げることができ、このことはLCD
を高フレーム周波数で駆動したいというニーズに応える
上で非常に有益である。
読み出しレートを書き込みクロック周波数が同一である
場合について比較する。前述した様に従来例ではデータ
転送レートは16MBpsが最大であり、LCD表示のフレーム
周波数は71．4Hzが最高である。データ転送レートを決
める読み出しクロック周波数の上限は、従来例も本発明
も同一で書き込みクロック周波数に等しい値であるが、
データの読み出しは従来例が8ビット、本発明は16ビッ
トで行うため本発明のデータ転送レートは従来の2倍の
最大32MBpsとなる。従ってLCD表示装置のフレーム周波
数は142．8Hz迄引き上げることができ、このことはLCD
を高フレーム周波数で駆動したいというニーズに応える
上で非常に有益である。
【００３２】ビデオデータ入力信号のフレーム周波数は
通常60Hz前後であるが、以上述べた様に本発明によれば
出力のLCDデータ信号は142．8Hzのフレーム周波数が可
能となる。
通常60Hz前後であるが、以上述べた様に本発明によれば
出力のLCDデータ信号は142．8Hzのフレーム周波数が可
能となる。
【００３３】ここで、出力のフレーム周波数が入力のフ
レーム周波数より高いため、入力データのアンダーフロ
ーによる表示データエラーが生じる様に思われるが実用
上これに問題はない。すなわち、図2のＬＣＤ表示回路
のRAM18はフレームバッファメモリであり常に1フレーム
分のデータがメモリされている。LCD表示装置に出力さ
れ表示されているあるフレームデータに着目すれば、書
き込みと読み出しが非同期でありそのフレーム周波数に
差があるため、その差に相当する表示データが、入力の
あるフレームのデータと次のフレームのデータとで混合
され表示されることになる。しかし、一般的なパーソナ
ルコンピュータの表示の場合、次フレームのデータは前
フレームのデータに対しほんの一部の領域が更新される
にすぎず、混合された表示データが入力の本来のデータ
と異なることは少なく視覚的には全く違和感は生じな
い。また、一画面分のデータが一度に変化した場合は、
混合されたデータは変化したデータに比べ少ないので一
瞬に画面が切り替わった様に視覚認識される。
レーム周波数より高いため、入力データのアンダーフロ
ーによる表示データエラーが生じる様に思われるが実用
上これに問題はない。すなわち、図2のＬＣＤ表示回路
のRAM18はフレームバッファメモリであり常に1フレーム
分のデータがメモリされている。LCD表示装置に出力さ
れ表示されているあるフレームデータに着目すれば、書
き込みと読み出しが非同期でありそのフレーム周波数に
差があるため、その差に相当する表示データが、入力の
あるフレームのデータと次のフレームのデータとで混合
され表示されることになる。しかし、一般的なパーソナ
ルコンピュータの表示の場合、次フレームのデータは前
フレームのデータに対しほんの一部の領域が更新される
にすぎず、混合された表示データが入力の本来のデータ
と異なることは少なく視覚的には全く違和感は生じな
い。また、一画面分のデータが一度に変化した場合は、
混合されたデータは変化したデータに比べ少ないので一
瞬に画面が切り替わった様に視覚認識される。
【００３４】本発明はこの様な点に着目してなされたも
のであり、入力ビデオデータ信号のフレーム周波数や書
き込みアドレスカウンタのクロックに制限されずに高転
送レートでデータを出力できるので、高いフレーム周波
数でＬＣＤ表示ができるという回路を提供するものであ
る。
のであり、入力ビデオデータ信号のフレーム周波数や書
き込みアドレスカウンタのクロックに制限されずに高転
送レートでデータを出力できるので、高いフレーム周波
数でＬＣＤ表示ができるという回路を提供するものであ
る。
【００３５】本発明ではデータバスの構成を2×8ビット
という例により説明したが、一般にm×nビットの構成
（m、nは自然数）の場合にも適用できるものであり、m
の値が大きくなれば本発明の効果も大きくなる。また、
出力データとしてLCD表示装置用の信号を例に説明を行
ったが、PDP表示装置や他のフラットディスプレイ装
置、さらにはビデオプリンタ装置などヘのデータ変換の
際にも高速データ変換回路を実現する上で非常に効果の
あるものである。
という例により説明したが、一般にm×nビットの構成
（m、nは自然数）の場合にも適用できるものであり、m
の値が大きくなれば本発明の効果も大きくなる。また、
出力データとしてLCD表示装置用の信号を例に説明を行
ったが、PDP表示装置や他のフラットディスプレイ装
置、さらにはビデオプリンタ装置などヘのデータ変換の
際にも高速データ変換回路を実現する上で非常に効果の
あるものである。
【００３６】また、図1に示した本発明のブロック図を1
チップの半導体集積装置に集積すれば、更に高速のクロ
ックで動作する2アドレス入力のランダムアクセスデュ
アルポートメモリを実現することのできるものである。
チップの半導体集積装置に集積すれば、更に高速のクロ
ックで動作する2アドレス入力のランダムアクセスデュ
アルポートメモリを実現することのできるものである。
【００３７】
【発明の効果】本発明は以上説明したように、データ入
力回路から送出されたｎビットデータをｍ個のメモリデ
バイスに順次データ書き込みを行う一方で、メモリデバ
イスから、ｍ個のメモリデバイスに共通する一の読み出
しサイクルにおいてｍ×ｎビット分のデータを一括で読
み出してデータ出力回路に送出し、データ出力回路では
それに基づいてＬＣＤデータ信号を出力するようにし
た。これによってより高いレートのＬＣＤデータ信号を
出力をすることができ、従来の方法では得られなかった
高フレーム周波数によるＬＣＤ表示を得ることができる
こととなり、画面の見づらさの一原因となっていた画面
フリッカが改善され、画面表示特性を大幅に改善するこ
とができる。
力回路から送出されたｎビットデータをｍ個のメモリデ
バイスに順次データ書き込みを行う一方で、メモリデバ
イスから、ｍ個のメモリデバイスに共通する一の読み出
しサイクルにおいてｍ×ｎビット分のデータを一括で読
み出してデータ出力回路に送出し、データ出力回路では
それに基づいてＬＣＤデータ信号を出力するようにし
た。これによってより高いレートのＬＣＤデータ信号を
出力をすることができ、従来の方法では得られなかった
高フレーム周波数によるＬＣＤ表示を得ることができる
こととなり、画面の見づらさの一原因となっていた画面
フリッカが改善され、画面表示特性を大幅に改善するこ
とができる。
【図１】本発明のＬＣＤ表示回路のブロック図。
【図２】ＬＣＤ表示回路と周辺装置の相互接続図。
【図３】従来のＬＣＤ表示回路のブロック図。
【図４】従来のＬＣＤ表示回路の動作を示すタイミング
チャート図。
チャート図。
【図５】本発明のＬＣＤ表示回路の動作を示すタイミン
グチャート図。
グチャート図。
【符号の説明】 ７、８・・・・読み出し／書き込みメモリ １１・・・・・・データバス １２、１３・・・書き込み制御信号 １４・・・・・・読み出し制御信号
フロントページの続き (56)参考文献 特開 昭62−251795（ＪＰ，Ａ) 特開 昭61−198293（ＪＰ，Ａ) 特開 昭61−16086（ＪＰ，Ａ) 特開 昭62−122387（ＪＰ，Ａ) 特開 昭60−250394（ＪＰ，Ａ) 特開 昭64−19392（ＪＰ，Ａ) 実開 昭61−33090（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G09G 3/20 G09G 3/36
Claims (3)
- 【請求項１】 ビデオデータ信号と第１のクロックとを
入力し、前記ビデオデータ信号に対応したデータを出力
するデータ入力回路と、 前記データ入力回路から出力された前記データを記憶す
る記憶手段と、 前記記憶手段から前記データを読み出し、前記データに
対応したＬＣＤデータ信号とＬＣＤ制御信号とを出力す
るデータ出力回路と、 前記第１のクロックとは独立非同期の第２のクロックを
生成し出力するクロック源と、 前記第１のクロック及び前記第２のクロックを入力し、
書き込み制御信号と読み出し制御信号とアドレスデータ
とを出力する制御回路と、を備えたＬＣＤ表示回路であ
って、 前記制御回路は、 前記第１のクロックに基づいて書き込みアドレスデータ
を生成する書き込みアドレス生成部と、 前記第２のクロックに基づく読み出しアドレスカウンタ
クロックをカウントし読み出しアドレスデータを生成す
る読み出しアドレス生成部と、 前記読み出しアドレス生成部からの前記読み出しアドレ
スデータをラッチするアドレスラッチ部と、 前記第１のクロックと前記第２のクロックとを入力し、
書き込みサイクルと読み出しサイクルとが交互に発生す
るよう前記第１のクロックに基づいてアドレス切換え信
号を出力し、前記書き込みサイクルに対応して前記書き
込み制御信号を出力し、前記読み出しアドレスカウンタ
クロックが計数された後の次の読み出しサイクルにアク
ティブとなるよう前記読み出し制御信号を出力する読み
出し書き込み制御回路と、 前記書き込みアドレスデータと前記アドレスラッチ部が
ラッチした読み出しアドレスデータとを入力し、入力し
た前記アドレス切換え制御信号に基づいて前記書き込み
アドレスデータと前記読み出しアドレスデータとを交互
に選択して前記記憶手段へ出力するアドレス選択手段
と、を有し、 前記記憶手段は、それぞれｎビット（ｎは自然数）のデ
ータバスが接続されたｍ個（ｍは２以上の自然数）のメ
モリデバイスで構成されており、 前記データ入力回路から送出されたｎビットデータを前
記書き込み制御信号に基づいて前記ｍ個のメモリデバイ
スに対し順次データ書き込みを行う一方、 前記ｍ個のメモリデバイスに共通する一の読み出しサイ
クルにおいて、前記読み出し制御信号に基づいて前記メ
モリデバイスからｍ×ｎビット分のデータを一括で読み
出して前記データ出力回路に送出し、 所定量のデータの読み出しが一巡する時間が前記所定量
の書き込みが一巡する時間よりも短くなるように、前記
メモリデバイスの数ｍ及び前記第２のクロックの周波数
が設定されたことを特徴とするＬＣＤ表示回路。 - 【請求項２】 請求項１に記載のＬＣＤ表示回路におい
て、１フレーム当りの前記読み出し制御信号がアクティ
ブとなる回数が前記書き込み制御信号がアクティブとな
る回数の少なくとも１／ｍ 回より大となるよう、前記
メモリデバイスの数ｍ及び前記第２のクロック源の周波
数が設定されたことを特徴とするＬＣＤ表示回路。 - 【請求項３】 請求項１又は２に記載のＬＣＤ表示回路
において、データ入力回路が直列／並列変換回路からな
ることを特徴とするＬＣＤ表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29742198A JP3259694B2 (ja) | 1998-10-19 | 1998-10-19 | Ｌｃｄ表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29742198A JP3259694B2 (ja) | 1998-10-19 | 1998-10-19 | Ｌｃｄ表示回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241627A Division JP2920919B2 (ja) | 1988-09-27 | 1988-09-27 | インターフェイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272549A JPH11272549A (ja) | 1999-10-08 |
| JP3259694B2 true JP3259694B2 (ja) | 2002-02-25 |
Family
ID=17846300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29742198A Expired - Lifetime JP3259694B2 (ja) | 1998-10-19 | 1998-10-19 | Ｌｃｄ表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259694B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5100312B2 (ja) * | 2007-10-31 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 液晶表示装置及びｌｃｄドライバ |
| CN102222457B (zh) * | 2011-05-19 | 2013-11-13 | 硅谷数模半导体（北京）有限公司 | 定时控制器及具有其的液晶显示器 |
-
1998
- 1998-10-19 JP JP29742198A patent/JP3259694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11272549A (ja) | 1999-10-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011113 |
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