JPH11296669A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １ラインの画素データが映像部の画素データ
とこれに続く映像部以外の画素データとを含む場合に、
映像部の画素データとこれに続く映像部以外の画素デー
タとが入力順とは逆順に出力されることを防止する。 【解決手段】 データ処理装置３００は、シリアル／パ
ラレル変換回路５０と、記憶装置３３と、パラレル／シ
リアル変換回路６０と、制御回路３５とを有する。アド
レスカウンタ４１は１ライン交互に順方向と逆方向にア
ドレスをカウントする。データ処理装置３００は、１ラ
インの画素データのうち画面に表示される映像部の画素
データを入力順とは逆順でシリアル出力し、続いて映像
部以外の画素データを入力順とは同順でシリアル出力す
る。データ処理装置３００により、画像を左右反転させ
る画素データを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画素データを処理す
るデータ処理装置に係り、特に画像を左右反転させる画
素データを得ることができるデータ処理装置に関する。

【０００２】

【従来の技術】画像の左右反転を実現するには、ＲＡＭ
（Random Access Memory）等の記憶装置を用い、画素デ
ータを逐次処理する必要がある。従来のデータ処理装置
の構成を図１と図２に例示する。

【０００３】図１のデータ処理装置１００は、２個のＲ
ＡＭ１２，１３を用いる。図１のデータ処理装置１００
では、入力信号Ｓ_INとして画素データＡ₀ を入力し、該
画素データＡ₀ はラッチ回路１１に供給される。

【０００４】ラッチ回路１１にラッチされて出力された
画素データＡ₁ は、ＲＡＭ１２，１３のデータ入力端子
ＤＩに供給される。ＲＡＭ１２，１３のアドレス入力端
子ＡＤＤには、制御回路１５からのアドレスデータＳＡ
が供給される。ＲＡＭ１３の書込／読出制御用の入力端
子ＸＲＤには、制御回路１５からの書込／読出制御信号
ＳＸが反転されて供給される。ＲＡＭ１２の書込／読出
制御用の入力端子ＸＲＤには、書込／読出制御信号ＳＸ
Ｎが反転されて供給される。書込／読出制御信号ＳＸＮ
は、書込／読出制御信号ＳＸを反転回路１４で反転して
得られる。

【０００５】ＲＡＭ１２，１３は、書込／読出制御用の
入力端子ＸＲＤに供給されるデータにより、書込状態ま
たは読出状態に切り換わる。ＲＡＭ１２は、書込／読出
制御信号ＳＸが論理値１の場合は書込状態となり、論理
値０の場合は読出状態となる。ＲＡＭ１３は、書込／読
出制御信号ＳＸが論理値１の場合は読出状態となり、論
理値０の場合は書込状態となる。

【０００６】ＲＡＭ１２，１３は、書込状態の時に、デ
ータ入力端子ＤＩに供給された画素データＡ₁ を、アド
レスデータＳＡが示す書込アドレスに格納する。ＲＡＭ
１２，１３のデータ出力端子ＤＯは、読出状態の時に、
アドレスデータＳＡが示す読出アドレスに格納されてい
る画素データを出力する。

【０００７】ＲＡＭ１２，１３から出力された画素デー
タＡ₂ ，Ａ₃ は、ラッチ回路１６，１７に各々供給され
る。ラッチ回路１６にラッチされて出力された画素デー
タＡ₄ は、切換回路１８の一方の入力端子に供給され
る。ラッチ回路１７にラッチされて出力された画素デー
タＡ₅ は、切換回路１８の他方の入力端子に供給され
る。

【０００８】切換回路１８の制御端子には書込／読出制
御信号ＳＸが供給される。切換回路１８は、書込／読出
制御信号ＳＸが論理値１の場合は、前記他方の入力端子
を選択して、前記他方の入力端子に供給されている画素
データＡ₅ を出力データＡ₆ としてラッチ回路１９に供
給する。書込／読出制御信号ＳＸが論理値０の場合は、
前記一方の入力端子を選択して、前記一方の入力端子に
供給されている画素データＡ₄ を出力データＡ₆ として
ラッチ回路１９に供給する。ラッチ回路１９は、ラッチ
回路１９にラッチされて出力された画素データＡ₇を出
力信号Ｓ_OUT とする。

【０００９】制御回路１５は、水平走査方向の１ライン
交互に順方向と逆方向にアドレスをカウントしてアドレ
スデータＳＡを生成する。これにより、記憶装置に最初
に格納された画素データを最後に出力することができ、
最後に格納された画素データを最初に出力することがで
き、この出力画素データを１ラインづつ走査して表示装
置に画像表示することで、左右反転された画像を得るこ
とができる。

【００１０】図２のデータ処理装置２００では、１個の
デュアルポートＲＡＭ２２を用いる。図２のデータ処理
装置２００では、入力信号Ｓ_INとして画素データＢ₀ を
入力し、該画素データＢ₀ をラッチ回路２１に供給す
る。

【００１１】ラッチ回路２１にラッチされて出力された
画素データＢ₁ は、デュアルポートＲＡＭ２２のデータ
入力端子ＤＩに供給される。デュアルポートＲＡＭ２２
の書込アドレス入力端子ＷＡＤＤには、制御回路２５か
らの書込アドレスデータＳＷが供給される。デュアルポ
ートＲＡＭ２２の読出アドレス入力端子ＲＡＤＤには、
制御回路２５からの読出アドレスデータＳＲが供給され
る。

【００１２】デュアルポートＲＡＭ２２は、データ入力
端子ＤＩに供給された画素データＢ₁ を、書込アドレス
データＳＷが示す書込アドレスに格納する。デュアルポ
ートＲＡＭ２２は、読出アドレスデータＳＲが示す読出
アドレスに格納されている画素データを、データ出力端
子ＤＯから出力する。

【００１３】デュアルポートＲＡＭ２２から出力された
画素データＢ₂ は、ラッチ回路２６に供給される。ラッ
チ回路２６は、ラッチ回路２６がラッチして出力した画
素データＢ₃ を出力信号Ｓ_OUT とする。

【００１４】制御回路１５は、読出アドレスデータＳＲ
と書込アドレスデータＳＷを同一にならないように生成
する。制御回路１５は、読出アドレスを水平走査方向の
１ライン交互に順方向と逆方向にカウントして、読出ア
ドレスデータＳＲを生成する。制御回路１５は、書込ア
ドレスを水平走査方向の１ライン交互に順方向と逆方向
にカウントして、書込アドレスデータＳＷを生成する。
これにより、記憶装置に最初に格納された画素データを
最後に出力することができ、最後に格納された画素デー
タを最初に出力することができ、この出力画素データを
１ラインづつ走査して表示装置に画像表示することで、
左右反転された画像を得ることができる。

【００１５】図１のデータ処理装置１００では、１ライ
ン分の画素データを記憶するシングルポートＲＡＭが２
個必要である。図２のデータ処理装置２００では、１ラ
イン分の画素データを記憶するデュアルポートＲＡＭが
必要である。一方、１ライン分の画素データを記憶する
デュアルポートＲＡＭは、その回路構成により、１ライ
ン分の画素データを記憶するシングルポートＲＡＭの約
２倍の回路規模を有する。

【００１６】特開平７ー１５２９０５号公報には、左右
反転の画像処理を行う画像データ処理装置が開示されて
おり、この画像データ処理装置は、シリアル／パラレル
変換回路と、記憶装置と、パラレル／シリアル変換回路
とを有している。この画像データ処理装置は、該公報の
図３に示されるように、ＲＡＭ等の半導体記憶装置で構
成されたメモリ部に書き込んだデータを書込みの直後に
読み出す構成である。また、１ラインの画素データのう
ち、画面に表示される映像部以外の画素データの処理に
関する記載がない。更に、画像の左右反転、拡大、縮小
などの処理を行うので、１フレーム分の画素データを記
憶する記憶装置が必要となる。

【００１７】

【発明が解決しようとする課題】従来のデータ処理装置
では、１ラインの画素データとして映像部の画素データ
に続いて映像部以外の画素データが入力されると、映像
部以外の画素データが出力され、続いて映像部の画素デ
ータが出力されるため、映像部の画素データと映像部以
外の画素データとが併せて入力順の逆順に出力される。
本発明の目的は、１ラインの画素データが映像部の画素
データとこれに続く映像部以外の画素データとを含む場
合に、映像部の画素データと映像部以外の画素データと
が併せて入力順の逆順に出力されることを防ぐことがで
きるデータ処理装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明のデータ処理装置
では、画面に表示される映像部の画素データとこれに続
く前記映像部以外の画素データとを含む水平走査方向の
１ラインの前記画素データを順次入力してシリアルデー
タからパラレルデータに順次変換するシリアル／パラレ
ル変換回路と、水平走査方向の１ライン分の画素データ
を少なくとも記憶可能な記憶装置であって、書込状態で
は前記パラレルデータを入力して記憶し、読出状態では
前記パラレルデータを出力する記憶装置と、前記記憶装
置に前記シリアル／パラレル変換回路からのパラレルデ
ータが供給されている期間では前記画素データの転送周
期毎にレベルが切り換わる書込／読出制御信号を前記記
憶装置に供給して、前記記憶装置を前記転送周期毎に書
込状態と読出状態とに切り換えさせる制御信号生成回路
と、前記パラレルデータを前記記憶装置に書き込む書込
アドレスを示す書込アドレスデータを書込状態の前記記
憶装置に供給し、前記パレレルデータを前記記憶装置か
ら読み出す読出アドレスを示す読出アドレスデータを読
出状態の前記記憶装置に供給し、前記読出アドレスデー
タが示す読出アドレスを該読出アドレスデータに前後し
て供給される前記書込アドレスデータが示す書込アドレ
スに先行させるようにしたアドレスカウンタと、読出状
態の前記記憶装置から出力された前記パラレルデータを
シリアルデータに変換して前記画素データをシリアル出
力するパラレル／シリアル変換回路とを有するデータ処
理装置であって、１ラインの画素データのうち前記映像
部の画素データを前記シリアル／パラレル変換回路への
入力順とは逆順でシリアル出力し、続いて前記映像部以
外の画素データをシリアル出力する。

【００１９】本発明のデータ処理装置は、好適には、１
ラインの画素データのうち前記映像部の画素データを前
記シリアル／パラレル変換回路への入力順とは逆順でシ
リアル出力し、続いて前記映像部以外の画素データを前
記シリアル／パラレル変換回路への入力順とは同順でシ
リアル出力する。

【００２０】本発明のデータ処理装置では、好適には、
前記アドレスカウンタは、偶数番目に入力したラインの
前記画素データにより構成されたパラレルデータに対し
ては、該パラレルデータの書込アドレスをその初期値か
ら順方向にカウントし、該パラレルデータの読出アドレ
スを所定値から逆方向にカウントし、奇数番目に入力し
たラインの前記画素データにより構成されたパラレルデ
ータに対しては、該パラレルデータの読出アドレスを前
記初期値から順方向にカウントし、該パラレルデータの
書込アドレスを前記所定値から逆方向にカウントし、各
ラインの前記画素データのうち前記映像部以外の画素デ
ータにより構成されたパラレルデータに対しては、該パ
ラレルデータの書込アドレスおよび読出アドレスを前記
所定値の次の値から順方向にカウントし、前記読出アド
レスが逆方向にカウントされて前記初期値となった場合
は、その次の読出アドレスを前記所定値の次の値とし、
前記書込アドレスが逆方向にカウントされて前記初期値
となった場合は、その次の書込アドレスを前記所定値の
次の値とし、前記所定値は、偶数番目に入力したライン
の前記画素データにより構成されたパラレルデータの書
込アドレスをその初期値から順方向にカウントした場合
に、該ラインの画素データのうち前記映像部の画素デー
タにより構成されたパラレルデータの書込アドレスの最
終値である。

【００２１】本発明のデータ処理装置は、１ラインの画
素データのうち映像部の画素データをシリアル／パラレ
ル変換回路への入力順とは逆順でシリアル出力し、続い
て映像部以外の画素データをシリアル出力する。本発明
では、画素データの転送周期毎に記憶装置が書込状態と
読出状態に切り換わる。読出アドレスデータが示す読出
アドレスを、該読出アドレスデータに前後して供給され
る書込アドレスデータが示す書込アドレスに先行させる
ようにしたので、先に入力したラインのパラレルデータ
が記憶装置から読み出される。

【００２２】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図３は、本発明のデータ処理装
置の一実施形態を説明するブロック図である。

【００２３】このデータ処理装置３００は、シリアル／
パラレル変換回路５０と、パラレル／シリアル変換回路
６０と、ラッチ回路３７，３８と、シングルポートＲＡ
Ｍ等の記憶装置３３と、制御回路３５とを有する。ラッ
チ回路３７，３８は遅延回路を構成する。シリアル／パ
ラレル変換回路５０は、ラッチ回路３１，３２を有す
る。パラレル／シリアル変換回路６０は、ラッチ回路３
４と切換回路３６と排他的論理和回路３９を有する。制
御回路３５は、アドレスカウンタ４１と制御信号生成回
路４２を有する。データ処理装置３００では、シリアル
データで構成される入力信号Ｓ_INが入力され、シリアル
データで構成される出力信号Ｓ_OUT が出力される。

【００２４】データ処理装置３００では、画面に表示さ
れる映像部の画素データとこれに続く前記映像部以外の
画素データとを含む水平走査方向の１ラインの前記画素
データを順次入力してシリアルデータからパラレルデー
タに順次変換するシリアル／パラレル変換回路５０と、
水平走査方向の１ライン分の画素データを記憶する記憶
装置であって、書込状態では前記パラレルデータを入力
して記憶し、読出状態では前記パラレルデータを出力す
る記憶装置３３と、前記記憶装置３３に前記シリアル／
パラレル変換回路５０からのパラレルデータが供給され
ている期間では前記画素データの転送周期Ｔ毎にレベル
が切り換わる書込／読出制御信号ＳＸを前記記憶装置３
３に供給して、前記記憶装置３３を前記転送周期Ｔ毎に
書込状態と読出状態とに切り換えさせる制御信号生成回
路４２と、前記パラレルデータを前記記憶装置３３に書
き込む書込アドレスを示す書込アドレスデータを書込状
態の前記記憶装置３３に供給し、前記パレレルデータを
前記記憶装置３３から読み出す読出アドレスを示す読出
アドレスデータを読出状態の前記記憶装置３３に供給
し、前記読出アドレスデータが示す読出アドレスを該読
出アドレスデータに前後して供給される前記書込アドレ
スデータが示す書込アドレスに先行させるようにしたア
ドレスカウンタ４１と、読出状態の前記記憶装置３３か
ら出力された前記パラレルデータをシリアルデータに変
換して前記画素データをシリアル出力するパラレル／シ
リアル変換回路６０とを有する。

【００２５】データ処理装置３００は、１ラインの画素
データのうち映像部の画素データをシリアル／パラレル
変換回路５０への入力順とは逆順でシリアル出力し、続
いて映像部以外の画素データすなわちオプティカルブラ
ック部の画素データをシリアル出力する。このデータ処
理装置３００では、映像部の画素データをシリアル／パ
ラレル変換回路５０への入力順とは逆順でシリアル出力
し、続いてオプティカルブラック部の画素データをシリ
アル／パラレル変換回路５０への入力順とは同順でシリ
アル出力する。データ処理装置３００では、画素データ
の転送周期Ｔ毎に記憶装置３３が書込状態と読出状態に
切り換わる。読出アドレスデータが示す読出アドレス
を、該読出アドレスデータに前後して供給される書込ア
ドレスデータが示す書込アドレスに先行させるようにし
たので、先に入力したラインのパラレルデータが記憶装
置３３から読み出される。

【００２６】アドレスカウンタ４１は、偶数番目に入力
したラインの前記画素データにより構成されたパラレル
データに対しては、該パラレルデータの書込アドレスを
その初期値から順方向にカウントし、該パラレルデータ
の読出アドレスを所定値から逆方向にカウントし、奇数
番目に入力したラインの前記画素データにより構成され
たパラレルデータに対しては、該パラレルデータの読出
アドレスを前記初期値から順方向にカウントし、該パラ
レルデータの書込アドレスを前記所定値から逆方向にカ
ウントする。アドレスカウンタ４１は、各ラインの前記
画素データのうち前記映像部以外の画素データにより構
成されたパラレルデータに対しては、該パラレルデータ
の書込アドレスおよび読出アドレスを前記所定値の次の
値から順方向にカウントする。アドレスカウンタ４１
は、前記読出アドレスが逆方向にカウントされて前記初
期値となった場合は、その次の読出アドレスを前記所定
値の次の値とし、前記書込アドレスが逆方向にカウント
されて前記初期値となった場合は、その次の書込アドレ
スを前記所定値の次の値とする。前記所定値は、偶数番
目に入力したラインの前記画素データにより構成された
パラレルデータの書込アドレスをその初期値から順方向
にカウントした場合に、該ラインの画素データのうち前
記映像部の画素データにより構成されたパラレルデータ
の書込アドレスの最終値である。

【００２７】アドレスカウンタ４１により、記憶装置３
３に書き込まれた映像部のパラレルデータは書込順とは
逆順に読み出され、続いて映像部以外のオプティカルブ
ラック部のパラレルデータが読み出される。アドレスカ
ウンタ４１は、前記映像部のパラレルデータ数を示すデ
ータを記憶した記憶回路４１Ｍを有する。制御信号生成
回路４２は、書込／読出制御信号ＳＸを生成して入力端
子ＸＲＤに供給し、ホールド信号ＨＯＬＤを生成してラ
ッチ回路３４および排他的論理和回路３９に供給し、オ
プティカル制御信号ＯＰＢを生成して排他的論理和回路
３９に供給する。排他的論理和回路３９の出力信号は、
切換を制御する制御信号として切換回路３６に供給され
る。

【００２８】パラレル／シリアル変換回路６０は、読出
状態の記憶装置３３から出力されたパラレルデータをラ
ッチするラッチ回路３４と、該ラッチ回路３４から出力
されたパラレルデータを入力し、該パラレルデータを構
成する画素データを前記ラッチ時刻から転送周期Ｔ毎に
切り換えて出力する切換回路３６と、排他的論理和（Ex
clusive OR）回路３９とを有しており、該切換回路３６
は、映像部の画素データを出力する場合は、ラッチ回路
３４から供給されているパラレルデータのうち一方の入
力端子に供給されている画素データを出力した後に、他
方の入力端子に供給されている画素データを出力し、オ
プティカルブラック部の画素データを出力する場合は、
ラッチ回路３４から供給されているパラレルデータのう
ち前記他方の入力端子に供給されている画素データを出
力した後に、前記一方の入力端子に供給されている画素
データを出力する。ラッチ回路３７，３８は、シリアル
／パラレル変換回路５０が１ラインの最初の画素データ
を入力する時刻Ｔ₀ と、前記データ処理装置が１ライン
の最初の画素データを出力する時刻Ｔ₀ とを同じにする
遅延回路を構成する。

【００２９】データ処理装置３００では、ｎビットの画
素データＣ₀ がラッチ回路３１に供給されている。ラッ
チ回路３１がラッチして出力されたｎビットの画素デー
タＣ₁ は、ラッチ回路３２に供給されると共に、記憶装
置３３のデータ入力端子ＤＩに供給される。ラッチ回路
３２がラッチして出力されたｎビットの画素データＣ₂
は、記憶装置３３のデータ入力端子ＤＩに供給される。
記憶装置３３のデータ入力端子ＤＩは、ｎビットの画素
データＣ₁ とｎビットの画素データＣ₂ とを、パラレル
データとして入力する。

【００３０】制御回路３５のアドレスカウンタ４１から
は、アドレスデータＳＡが記憶装置３３のアドレス入力
端子ＡＤＤに供給される。制御回路３５の制御信号生成
回路４２からは、書込／読出制御信号ＳＸが記憶装置３
３の書込／読出制御用の入力端子ＸＲＤに供給される。
書込／読出制御信号ＳＸがローレベル（Ｌレベル）のと
きに、入力端子ＸＲＤはハイレベル（Ｈレベル）とな
り、記憶装置３３は書込状態となる。書込／読出制御信
号ＳＸがハイレベル（Ｈレベル）のときに、入力端子Ｘ
ＲＤはローレベル（Ｌレベル）となり、記憶装置３３は
読出状態となる。

【００３１】書込状態の記憶装置３３は、アドレス入力
端子ＡＤＤに供給されるアドレスデータＳＡが示す書込
アドレスに、パラレルデータＣ₁ ，Ｃ₂ を格納する。書
込状態の記憶装置３３には、アドレスデータＳＡは、書
込アドレスデータとして供給される。読出状態の記憶装
置３３は、アドレス入力端子ＡＤＤに供給されるアドレ
スデータＳＡが示す読出アドレスに格納されているパラ
レルデータをデータ出力端子ＤＯから出力する。読出状
態の記憶装置３３には、アドレスデータＳＡは、読出ア
ドレスデータとして供給される。記憶装置３３から出力
されたｎビットの画素データＣ₁ とｎビットの画素デー
タＣ₂ からなるパラレルデータは、ラッチ回路３４に供
給される。

【００３２】ラッチ回路３４は、ラッチして出力したパ
ラレルデータＣ₅ ，Ｃ₆ を切換回路３６に供給する。切
換回路３６の一方の入力端子には、ｎビットの画素デー
タＣ₅ が供給され、他方の入力端子には、ｎビットの画
素データＣ₆ が供給される。ラッチ回路３４には、ホー
ルド信号ＨＯＬＤが供給される。例えば、ラッチ回路３
４はホールド信号ＨＯＬＤの立ち上がりエッジのタイミ
ングでパラレルデータＣ₃ ，Ｃ₄ をラッチする。

【００３３】切換回路３６は、排他的論理和回路３９の
出力信号がＨレベルのときに、前記他方の端子を選択し
て、映像部の画素データではシリアル／パラレル変換回
路５０に後に入力したほうの画素データＣ₅ を、ラッチ
回路３７に画素データＣ₇ として供給する。切換回路３
６は、排他的論理和回路３９の出力信号がＬレベルのと
きに、前記一方の端子を選択して、映像部の画素データ
ではシリアル／パラレル変換回路５０に先に入力したほ
うの画素データＣ₆ を、ラッチ回路３７に画素データＣ
₇ として供給する。

【００３４】ラッチ回路３７は、ラッチして出力したｎ
ビットの画素データＣ₈ をラッチ回路３８に供給する。
ラッチ回路３８がラッチして出力したｎビットの画素デ
ータＣ₉ は出力信号Ｓ_out となる。データ処理装置３０
０は、映像部の画素データを入力順とは逆順に出力し、
オプティカルブラック部の画素データを入力順とは同順
に出力する。

【００３５】図４〜図６は、図３のデータ処理装置３０
０の動作を説明するタイムチャートである。入力信号Ｓ
_INが、偶数番目に入力したラインの画素データのシリア
ルデータである場合を示す。各時刻を画素データの転送
周期Ｔ毎にＴ₀₀〜Ｔ₀₃，Ｔ₀ 〜Ｔ₇₆₆ に区分している。
１ラインの画素データのうち、画面に表示される映像部
の画素データ数は７２４であり、これに続くオプティカ
ルブラック部の画素データ数は４０である。図４〜図６
では、書込アドレスはアドレス０から順方向にカウント
しており、先のラインのパラレルデータを読み出す読出
アドレスもアドレス０から順方向にカウントしている。

【００３６】図４において、オプティカル制御信号ＯＰ
ＢはＬレベルである。図４において、時刻Ｔ₀₁〜Ｔ₀₂で
は、アドレス入力端子ＡＤＤには、読出アドレスデータ
が供給され、この読出アドレスデータが示す読出アドレ
スは０である。入力端子ＸＲＤは、Ｌレベルとなってお
り、記憶装置３３は読出状態である。データ出力端子Ｄ
Ｏからは、アドレス０に格納されていた２ｎビットの画
素データ＜７２２＞，＜７２３＞がパラレルデータとし
て出力される。画素データ＜７２２＞とは、奇数番目に
入力したラインの画素データのうち、シリアル／パラレ
ル変換回路５０が７２２番目に入力した画素データを意
味する。画素データ＜７２３＞とは、奇数番目に入力し
たラインの画素データのうち、シリアル／パラレル変換
回路５０が７２３番目に入力した画素データを意味す
る。同様に、画素データ＜Ａ＞とは、奇数番目に入力し
たラインの画素データのうち、シリアル／パラレル変換
回路５０がＡ番目に入力した画素データを意味する。Ａ
は０以上の整数である。

【００３７】時刻Ｔ₀₂〜Ｔ₀₃では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７２３＞はラ
ッチ回路３４から切換回路３６を経てラッチ回路３７に
供給されている。

【００３８】時刻Ｔ₀₃〜Ｔ₀ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７２２＞はラ
ッチ回路３４から切換回路３６を経てラッチ回路３７に
供給されている。画素データ＜７２３＞は、ラッチ回路
３７にラッチされている。入力端子ＸＲＤは、Ｌレベル
となっており、記憶装置３３は読出状態である。アドレ
ス入力端子ＡＤＤには、読出アドレスデータが供給さ
れ、この読出アドレスデータが示す読出アドレスは１で
ある。データ出力端子ＤＯからは、アドレス１に格納さ
れていた２ｎビットの画素データ＜７２０＞，＜７２１
＞がパラレルデータとして出力される。

【００３９】時刻Ｔ₀ 〜Ｔ₁ では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７２０＞，＜
７２１＞は、ラッチ回路３４にラッチされており、、画
素データ＜７２１＞は、ラッチ回路３４から切換回路３
６を経てラッチ回路３７に供給されている。画素データ
＜７２２＞は、ラッチ回路３７にラッチされている。画
素データ＜７２３＞は、ラッチ回路３８にラッチされて
おり、出力されている。画素データ（０）が、ラッチ回
路３１に供給されている。

【００４０】時刻Ｔ₁ 〜Ｔ₂ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７２０＞は、
ラッチ回路３４から切換回路３６を経てラッチ回路３７
に供給されている。画素データ＜７２１＞は、ラッチ回
路３７にラッチされている。画素データ＜７２２＞は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは２である。データ出力端子ＤＯか
らは、アドレス２に格納されていた２ｎビットの画素デ
ータ＜７１８＞，＜７１９＞がパラレルデータとして出
力される。画素データ（０）は、ラッチ回路３１にラッ
チされている。画素データ（１）が、ラッチ回路３１に
供給されている。画素データ（０）とは、偶数番目に入
力したラインの画素データのうち、シリアル／パラレル
変換回路５０が０番目に（最初に）入力した画素データ
を意味する。画素データ（１）とは、偶数番目に入力し
たラインの画素データのうち、シリアル／パラレル変換
回路５０が１番目に入力した画素データを意味する。同
様に、画素データ（Ａ）とは、偶数番目に入力したライ
ンの画素データのうち、シリアル／パラレル変換回路５
０がＡ番目に入力した画素データを意味する。

【００４１】時刻Ｔ₂ 〜Ｔ₃ では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７１８＞，＜
７１９＞は、ラッチ回路３４にラッチされており、、画
素データ＜７１９＞は、ラッチ回路３４から切換回路３
６を経てラッチ回路３７に供給されている。画素データ
＜７２０＞は、ラッチ回路３７にラッチされている。画
素データ＜７２１＞は、ラッチ回路３８にラッチされて
おり、出力されている。画素データ（２）が、ラッチ回
路３１に供給されている。画素データ（１）は、ラッチ
回路３１にラッチされている。画素データ（０）は、ラ
ッチ回路３２にラッチされている。画素データ（０），
（１）が、パラレルデータとしてデータ入力端子ＤＩに
供給されている。入力端子ＸＲＤは、Ｈレベルとなって
おり、記憶装置３３は書込状態である。アドレス入力端
子ＡＤＤには、書込アドレスデータが供給され、この書
込アドレスデータが示す書込アドレスは０である。記憶
装置３３のアドレス０には、画素データ（０），（１）
が格納される。

【００４２】時刻Ｔ₃ 〜Ｔ₄ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ＜７１８＞は、
ラッチ回路３４から切換回路３６を経てラッチ回路３７
に供給されている。画素データ＜７１９＞は、ラッチ回
路３７にラッチされている。画素データ＜７２０＞は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは３である。データ出力端子ＤＯか
らは、アドレス３に格納されていた２ｎビットの画素デ
ータ＜７１６＞，＜７１７＞がパラレルデータとして出
力される。画素データ（１）は、ラッチ回路３２にラッ
チされている。画素データ（２）は、ラッチ回路３１に
ラッチされている。画素データ（３）が、ラッチ回路３
１に供給されている。このようにして、画素データの転
送周期Ｔ毎に所定の動作が行われる。

【００４３】図４のタイムチャートの続きを、図５に示
す。図５において、時刻Ｔ₇₂₂ 〜Ｔ₇₂₃ では、Ｈレベル
のオプティカル制御信号ＯＰＢが出力される。画素デー
タ＜７２４＞，＜７２５＞は、ラッチ回路３４にラッチ
されており、、画素データ＜７２４＞は、ラッチ回路３
４から切換回路３６を経てラッチ回路３７に供給されて
いる。画素データ＜０＞は、ラッチ回路３７にラッチさ
れている。画素データ＜１＞は、ラッチ回路３８にラッ
チされており、出力されている。画素データ（７２２）
が、ラッチ回路３１に供給されている。画素データ（７
２１）は、ラッチ回路３１にラッチされている。画素デ
ータ（７２０）は、ラッチ回路３２にラッチされてい
る。画素データ（７２０），（７２１）が、パラレルデ
ータとしてデータ入力端子ＤＩに供給されている。入力
端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は
書込状態である。アドレス入力端子ＡＤＤには、書込ア
ドレスデータが供給され、この書込アドレスデータが示
す書込アドレスは３６０である。記憶装置３３のアドレ
ス３６０には、画素データ（７２０），（７２１）が格
納される。

【００４４】時刻Ｔ₇₂₃ 〜Ｔ₇₂₄ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ＜７２５＞
は、ラッチ回路３４から切換回路３６を経てラッチ回路
３７に供給されている。画素データ＜７２４＞は、ラッ
チ回路３７にラッチされている。画素データ＜０＞は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは３６３である。データ出力端子Ｄ
Ｏからは、アドレス３６３に格納されていた２ｎビット
の画素データ＜７２６＞，＜７２７＞がパラレルデータ
として出力される。画素データ（７２１）は、ラッチ回
路３２にラッチされている。画素データ（７２２）は、
ラッチ回路３１にラッチされている。画素データ（７２
３）が、ラッチ回路３１に供給されている。

【００４５】時刻Ｔ₇₂₄ 〜Ｔ₇₂₅ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ＜７２６
＞，＜７２７＞は、ラッチ回路３４にラッチされてお
り、、画素データ＜７２６＞は、ラッチ回路３４から切
換回路３６を経てラッチ回路３７に供給されている。画
素データ＜７２５＞は、ラッチ回路３７にラッチされて
いる。画素データ＜７２４＞は、ラッチ回路３８にラッ
チされており、出力されている。画素データ（７２４）
が、ラッチ回路３１に供給されている。画素データ（７
２３）は、ラッチ回路３１にラッチされている。画素デ
ータ（７２２）は、ラッチ回路３２にラッチされてい
る。画素データ（７２２），（７２３）が、パラレルデ
ータとしてデータ入力端子ＤＩに供給されている。入力
端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は
書込状態である。アドレス入力端子ＡＤＤには、書込ア
ドレスデータが供給され、この書込アドレスデータが示
す書込アドレスは３６１である。記憶装置３３のアドレ
ス３６１には、画素データ（７２２），（７２３）が格
納される。このようにして、画素データの転送周期Ｔ毎
に所定の動作が行われる。オプティカルブラック部の入
力時刻と出力時刻を時刻Ｔ₇₂₄ に一致させている。

【００４６】図５のタイムチャートの続きを、図６に示
す。時刻Ｔ₇₆₁ 〜Ｔ₇₆₂ では、Ｌレベルのホールド信号
ＨＯＬＤが出力され、Ｈレベルのオプティカル制御信号
ＯＰＢが出力される。画素データ＜７６３＞は、ラッチ
回路３４から切換回路３６を経てラッチ回路３７に供給
されている。画素データ＜７６２＞は、ラッチ回路３７
にラッチされている。画素データ＜７６１＞は、ラッチ
回路３８にラッチされており、出力されている。入力端
子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読
出状態である。画素データ（７５９）は、ラッチ回路３
２にラッチされている。画素データ（７６０）は、ラッ
チ回路３１にラッチされている。画素データ（７６１）
が、ラッチ回路３１に供給されている。

【００４７】時刻Ｔ₇₆₂ 〜Ｔ₇₆₃ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力され、Ｌレベルのオプティカル
制御信号ＯＰＢが出力される。画素データ＜７６３＞
は、ラッチ回路３７にラッチされている。画素データ＜
７６２＞は、ラッチ回路３８にラッチされており、出力
されている。画素データ（７６２）が、ラッチ回路３１
に供給されている。画素データ（７６１）は、ラッチ回
路３１にラッチされている。画素データ（７６０）は、
ラッチ回路３２にラッチされている。画素データ（７６
０），（７６１）が、パラレルデータとしてデータ入力
端子ＤＩに供給されている。入力端子ＸＲＤは、Ｈレベ
ルとなっており、記憶装置３３は書込状態である。アド
レス入力端子ＡＤＤには、書込アドレスデータが供給さ
れ、この書込アドレスデータが示す書込アドレスは３８
０である。記憶装置３３のアドレス３８０には、画素デ
ータ（７６０），（７６１）が格納される。

【００４８】時刻Ｔ₇₆₃ 〜Ｔ₇₆₄ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ＜７６３＞
は、ラッチ回路３８にラッチされており、出力されてい
る。入力端子ＸＲＤは、Ｌレベルとなっており、記憶装
置３３は読出状態である。画素データ（７６１）は、ラ
ッチ回路３２にラッチされている。画素データ（７６
２）は、ラッチ回路３１にラッチされている。画素デー
タ（７６３）が、ラッチ回路３１に供給されている。

【００４９】時刻Ｔ₇₆₄ 〜Ｔ₇₆₅ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ（７６３）
は、ラッチ回路３１にラッチされている。画素データ
（７６２）は、ラッチ回路３２にラッチされている。画
素データ（７６２），（７６３）が、パラレルデータと
してデータ入力端子ＤＩに供給されている。入力端子Ｘ
ＲＤは、Ｈレベルとなっており、記憶装置３３は書込状
態である。アドレス入力端子ＡＤＤには、書込アドレス
データが供給され、この書込アドレスデータが示す書込
アドレスは３８１である。記憶装置３３のアドレス３８
１には、画素データ（７６２），（７６３）が格納され
る。

【００５０】時刻Ｔ₇₆₅ 〜Ｔ₇₆₆ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。入力端子ＸＲＤは、Ｌ
レベルとなっており、記憶装置３３は読出状態である。
画素データ（７６３）は、ラッチ回路３２にラッチされ
ている。シリアル／パラレル変換回路５０からのパラレ
ルデータが供給されている期間は、時刻Ｔ₂ 〜時刻Ｔ
₇₆₅ となる。

【００５１】図７〜図９は、図３のデータ処理装置３０
０の動作を説明するタイムチャートである。入力信号Ｓ
_INが、奇数番目に入力したラインの画素データのシリア
ルデータである場合を示す。各時刻を画素データの転送
周期Ｔ毎にＴ₀₀〜Ｔ₀₃，Ｔ₀ 〜Ｔ₇₆₆ に区分している。
１ラインの画素データのうち、画面に表示される映像部
の画素データ数は７２４であり、それ以外の画素データ
数は４０である。図７〜図９では、書込アドレスはアド
レス３６１から逆方向にカウントしており、先のライン
のパラレルデータを読み出す読出アドレスも逆方向にカ
ウントしている。

【００５２】図７において、オプティカル制御信号ＯＰ
Ｂは、Ｌレベルである。図７において、時刻Ｔ₀₁〜Ｔ₀₂
では、アドレス入力端子ＡＤＤには、読出アドレスデー
タが供給され、この読出アドレスデータが示す読出アド
レスは３６１である。入力端子ＸＲＤは、Ｌレベルとな
っており、記憶装置３３は読出状態である。データ出力
端子ＤＯからは、アドレス３６１に格納されていた２ｎ
ビットの画素データ（７２２），（７２３）がパラレル
データとして出力される。

【００５３】時刻Ｔ₀₂〜Ｔ₀₃では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７２３）はラ
ッチ回路３４から切換回路３６を経てラッチ回路３７に
供給されている。

【００５４】時刻Ｔ₀₃〜Ｔ₀ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７２２）はラ
ッチ回路３４から切換回路３６を経てラッチ回路３７に
供給されている。画素データ（７２３）は、ラッチ回路
３７にラッチされている。入力端子ＸＲＤは、Ｌレベル
となっており、記憶装置３３は読出状態である。アドレ
ス入力端子ＡＤＤには、読出アドレスデータが供給さ
れ、この読出アドレスデータが示す読出アドレスは３６
０である。データ出力端子ＤＯからは、アドレス３６０
に格納されていた２ｎビットの画素データ（７２０），
（７２１）がパラレルデータとして出力される。

【００５５】時刻Ｔ₀ 〜Ｔ₁ では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７２０），
（７２１）は、ラッチ回路３４にラッチされており、、
画素データ（７２１）は、ラッチ回路３４から切換回路
３６を経てラッチ回路３７に供給されている。画素デー
タ（７２２）は、ラッチ回路３７にラッチされている。
画素データ（７２３）は、ラッチ回路３８にラッチされ
ており、出力されている。画素データ＜０＞が、ラッチ
回路３１に供給されている。

【００５６】時刻Ｔ₁ 〜Ｔ₂ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７２０）は、
ラッチ回路３４から切換回路３６を経てラッチ回路３７
に供給されている。画素データ（７２１）は、ラッチ回
路３７にラッチされている。画素データ（７２２）は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは３５９である。データ出力端子Ｄ
Ｏからは、アドレス３５９に格納されていた２ｎビット
の画素データ（７１８），（７１９）がパラレルデータ
として出力される。画素データ＜０＞は、ラッチ回路３
１にラッチされている。画素データ＜１＞が、ラッチ回
路３１に供給されている。

【００５７】時刻Ｔ₂ 〜Ｔ₃ では、Ｈレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７１８），
（７１９）は、ラッチ回路３４にラッチされており、、
画素データ（７１９）は、ラッチ回路３４から切換回路
３６を経てラッチ回路３７に供給されている。画素デー
タ（７２０）は、ラッチ回路３７にラッチされている。
画素データ（７２１）は、ラッチ回路３８にラッチされ
ており、出力されている。画素データ＜２＞が、ラッチ
回路３１に供給されている。画素データ＜１＞は、ラッ
チ回路３１にラッチされている。画素データ＜０＞は、
ラッチ回路３２にラッチされている。画素データ＜０
＞，＜１＞が、パラレルデータとしてデータ入力端子Ｄ
Ｉに供給されている。入力端子ＸＲＤは、Ｈレベルとな
っており、記憶装置３３は書込状態である。アドレス入
力端子ＡＤＤには、書込アドレスデータが供給され、こ
の書込アドレスデータが示す書込アドレスは３６１であ
る。記憶装置３３のアドレス３６１には、画素データ＜
０＞，＜１＞が格納される。

【００５８】時刻Ｔ₃ 〜Ｔ₄ では、Ｌレベルのホールド
信号ＨＯＬＤが出力される。画素データ（７１８）は、
ラッチ回路３４から切換回路３６を経てラッチ回路３７
に供給されている。画素データ（７１９）は、ラッチ回
路３７にラッチされている。画素データ（７２０）は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは３５８である。データ出力端子Ｄ
Ｏからは、アドレス３５８に格納されていた２ｎビット
の画素データ（７１６），（７１７）がパラレルデータ
として出力される。画素データ＜１＞は、ラッチ回路３
２にラッチされている。画素データ＜２＞は、ラッチ回
路３１にラッチされている。画素データ＜３＞が、ラッ
チ回路３１に供給されている。このようにして、画素デ
ータの転送周期Ｔ毎に所定の動作が行われる。

【００５９】図７のタイムチャートの続きを、図８に示
す。図８において、時刻Ｔ₇₂₁ 〜Ｔ₇₂₂ では、Ｌレベル
のホールド信号ＨＯＬＤが出力され、Ｌレベルのオプテ
ィカル制御信号ＯＰＢが出力される。画素データ（０）
は、ラッチ回路３４から切換回路３６を経てラッチ回路
３７に供給されている。画素データ（１）は、ラッチ回
路３７にラッチされている。画素データ（２）は、ラッ
チ回路３８にラッチされており、出力されている。入力
端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は
読出状態である。アドレス入力端子ＡＤＤには、読出ア
ドレスデータが供給され、この読出アドレスデータが示
す読出アドレスは３６２である。データ出力端子ＤＯか
らは、アドレス３６２に格納されていた２ｎビットの画
素データ（７２４），（７２５）がパラレルデータとし
て出力される。画素データ＜７１９＞は、ラッチ回路３
２にラッチされている。画素データ＜７２０＞は、ラッ
チ回路３１にラッチされている。画素データ＜７２１＞
が、ラッチ回路３１に供給されている。

【００６０】時刻Ｔ₇₂₂ 〜Ｔ₇₂₃ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力され、Ｈレベルのオプティカル
制御信号ＯＰＢが出力される。画素データ（７２４），
（７２５）は、ラッチ回路３４にラッチされており、、
画素データ（７２４）は、ラッチ回路３４から切換回路
３６を経てラッチ回路３７に供給されている。画素デー
タ（０）は、ラッチ回路３７にラッチされている。画素
データ（１）は、ラッチ回路３８にラッチされており、
出力されている。画素データ＜７２２＞が、ラッチ回路
３１に供給されている。画素データ＜７２１＞は、ラッ
チ回路３１にラッチされている。画素データ＜７２０＞
は、ラッチ回路３２にラッチされている。画素データ＜
７２０＞，＜７２１＞が、パラレルデータとしてデータ
入力端子ＤＩに供給されている。入力端子ＸＲＤは、Ｈ
レベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供
給され、この書込アドレスデータが示す書込アドレスは
１である。記憶装置３３のアドレス１には、画素データ
＜７２０＞，＜７２１＞が格納される。

【００６１】時刻Ｔ₇₂₃ 〜Ｔ₇₂₄ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ（７２５）
は、ラッチ回路３４から切換回路３６を経てラッチ回路
３７に供給されている。画素データ（７２４）は、ラッ
チ回路３７にラッチされている。画素データ（０）は、
ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３
３は読出状態である。アドレス入力端子ＡＤＤには、読
出アドレスデータが供給され、この読出アドレスデータ
が示す読出アドレスは３６３である。データ出力端子Ｄ
Ｏからは、アドレス３６３に格納されていた２ｎビット
の画素データ（７２６），（７２７）がパラレルデータ
として出力される。画素データ＜７２１＞は、ラッチ回
路３２にラッチされている。画素データ＜７２２＞は、
ラッチ回路３１にラッチされている。画素データ＜７２
３＞が、ラッチ回路３１に供給されている。

【００６２】時刻Ｔ₇₂₄ 〜Ｔ₇₂₅ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ（７２
６），（７２７）は、ラッチ回路３４にラッチされてお
り、、画素データ（７２６）は、ラッチ回路３４から切
換回路３６を経てラッチ回路３７に供給されている。画
素データ（７２５）は、ラッチ回路３７にラッチされて
いる。画素データ（７２４）は、ラッチ回路３８にラッ
チされており、出力されている。画素データ＜７２４＞
が、ラッチ回路３１に供給されている。画素データ＜７
２３＞は、ラッチ回路３１にラッチされている。画素デ
ータ＜７２２＞は、ラッチ回路３２にラッチされてい
る。画素データ＜７２２＞，＜７２３＞が、パラレルデ
ータとしてデータ入力端子ＤＩに供給されている。入力
端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は
書込状態である。アドレス入力端子ＡＤＤには、書込ア
ドレスデータが供給され、この書込アドレスデータが示
す書込アドレスは０である。記憶装置３３のアドレス０
には、画素データ＜７２２＞，＜７２３＞が格納され
る。このようにして、画素データの転送周期Ｔ毎に所定
の動作が行われる。オプティカルブラック部の入力時刻
と出力時刻を時刻Ｔ₇₂₄ に一致させている。オプティカ
ルブラック部のパラレルデータの書込アドレスはアドレ
ス３６２から開始して順方向にカウントしている。先の
ラインのパラレルデータの読出アドレスは、アドレス０
の次にアドレス３６２として順方向にカウントしてい
る。

【００６３】図８のタイムチャートの続きを、図９に示
す。時刻Ｔ₇₆₁ 〜Ｔ₇₆₂ では、Ｌレベルのホールド信号
ＨＯＬＤが出力され、Ｈレベルのオプティカル制御信号
ＯＰＢが出力される。画素データ（７６３）は、ラッチ
回路３４から切換回路３６を経てラッチ回路３７に供給
されている。画素データ（７６２）は、ラッチ回路３７
にラッチされている。画素データ（７６１）は、ラッチ
回路３８にラッチされており、出力されている。入力端
子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読
出状態である。画素データ＜７５９＞は、ラッチ回路３
２にラッチされている。画素データ＜７６０＞は、ラッ
チ回路３１にラッチされている。画素データ＜７６１＞
が、ラッチ回路３１に供給されている。

【００６４】時刻Ｔ₇₆₂ 〜Ｔ₇₆₃ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力され、Ｌレベルのオプティカル
制御信号ＯＰＢが出力される。画素データ（７６３）
は、ラッチ回路３７にラッチされている。画素データ
（７６２）は、ラッチ回路３８にラッチされており、出
力されている。画素データ＜７６２＞が、ラッチ回路３
１に供給されている。画素データ＜７６１＞は、ラッチ
回路３１にラッチされている。画素データ＜７６０＞
は、ラッチ回路３２にラッチされている。画素データ＜
７６０＞，＜７６１＞が、パラレルデータとしてデータ
入力端子ＤＩに供給されている。入力端子ＸＲＤは、Ｈ
レベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供
給され、この書込アドレスデータが示す書込アドレスは
３８０である。記憶装置３３のアドレス３８０には、画
素データ＜７６０＞，＜７６１＞が格納される。

【００６５】時刻Ｔ₇₆₃ 〜Ｔ₇₆₄ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ（７６３）
は、ラッチ回路３８にラッチされており、出力されてい
る。入力端子ＸＲＤは、Ｌレベルとなっており、記憶装
置３３は読出状態である。画素データ＜７６１＞は、ラ
ッチ回路３２にラッチされている。画素データ＜７６２
＞は、ラッチ回路３１にラッチされている。画素データ
＜７６３＞が、ラッチ回路３１に供給されている。

【００６６】時刻Ｔ₇₆₄ 〜Ｔ₇₆₅ では、Ｈレベルのホー
ルド信号ＨＯＬＤが出力される。画素データ＜７６３＞
は、ラッチ回路３１にラッチされている。画素データ＜
７６２＞は、ラッチ回路３２にラッチされている。画素
データ＜７６２＞，＜７６３＞が、パラレルデータとし
てデータ入力端子ＤＩに供給されている。入力端子ＸＲ
Ｄは、Ｈレベルとなっており、記憶装置３３は書込状態
である。アドレス入力端子ＡＤＤには、書込アドレスデ
ータが供給され、この書込アドレスデータが示す書込ア
ドレスは３８１である。記憶装置３３のアドレス３８１
には、画素データ＜７６２＞，＜７６３＞が格納され
る。

【００６７】時刻Ｔ₇₆₅ 〜Ｔ₇₆₆ では、Ｌレベルのホー
ルド信号ＨＯＬＤが出力される。入力端子ＸＲＤは、Ｌ
レベルとなっており、記憶装置３３は読出状態である。
画素データ＜７６３＞は、ラッチ回路３２にラッチされ
ている。

【００６８】以上のようなタイムチャートで、図３のデ
ータ処理装置は動作する。例えば、シリアルデータの先
頭の画素データを時刻Ｔ₀₁で検出すると、その先頭の画
素データが時刻Ｔ₀ でラッチ回路３１に入力するよう
に、遅延回路を設ける。ホールド信号ＨＯＬＤは、時刻
Ｔ₀₂から転送周期Ｔ毎にＨレベルとＬレベルに交互に変
化させ、例えば３８２回Ｈレベルとする。オプティカル
制御信号ＯＰＢは、ホールド信号ＨＯＬＤが３６３回目
にＨレルになるのと同時にＨレベルにし、それから転送
周期Ｔの４０倍の時間が経過した時にＬレベルにする。
書込／読出制御信号ＳＸは、入力端子ＸＲＤが時刻Ｔ₂
から転送周期Ｔ毎にＨレベルとＬレベルに交互に変化す
るように、出力を行い、例えば入力端子ＸＲＤを３８２
回Ｈレベルとする。読出アドレスの初期値は予め設定し
ておき、偶数番目に入力したラインのパラレルデータを
記憶装置３３から読み出す読出アドレスではアドレス３
６１から逆方向にカウントを開始し、奇数番目に入力し
たラインのパラレルデータを記憶装置３３から読み出す
読出アドレスではアドレス０から順方向にカウントを開
始する。書込アドレスの初期値は予め設定しておき、偶
数番目に入力したラインの書込アドレスではアドレス０
から順方向にカウントを開始し、奇数番目に入力したラ
インの書込アドレスではアドレス３６１から逆方向にカ
ウントを開始する。

【００６９】映像部の画素データ数は７２４なので、そ
のパラレルデータ数は７２４／２である３６２となる。
アドレスは０から開始するので、アドレス０〜３６１で
該パラレルデータを記憶装置３３に格納することができ
る。オプティカルブラック部の画素データ数は４０なの
で、そのパラレルデータ数は４０／２である２０とな
る。アドレスは３６２から開始することで、アドレス３
６２〜３８１で該パラレルデータを記憶装置３３に格納
することができる。アドレスを逆方向にカウントして０
になった場合は、次のアドレスを３６２に設定すること
で、記憶装置３３のオプティカルブラック部のパラレル
データにアクセスすることができる。

【００７０】

【発明の効果】本発明のデータ処理装置によれば、水平
走査方向の１ライン分の画素データを記憶する記憶容量
のシングルポートＲＡＭの記憶装置を用いて、画像を左
右反転させる画素データを得ることができる。本発明の
データ処理装置によれば、１ラインの画素データが映像
部の画素データとこれに続く映像部以外の画素データと
を含む場合に、映像部の画素データのみを入力順とは逆
順に出力することができ、映像部の画素データととこれ
に続く映像部以外の画素データとが併せて入力順とは逆
順に出力されることを防ぐことができる。

【図面の簡単な説明】

【図１】従来のデータ処理装置を示すブロック図であ
る。

【図２】従来のデータ処理装置を示すブロック図であ
る。

【図３】本発明のデータ処理装置の一例を示すブロック
図である。

【図４】図３のデータ処理装置の動作を、偶数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【図５】図３のデータ処理装置の動作を、偶数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【図６】図３のデータ処理装置の動作を、偶数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【図７】図３のデータ処理装置の動作を、奇数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【図８】図３のデータ処理装置の動作を、奇数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【図９】図３のデータ処理装置の動作を、奇数番目に入
力したラインの画素データを入力信号とする場合につい
て説明するタイムチャートである。

【符号の説明】

１１，１６，１７，２１，２６，３１，３２，３４，３
７，３８…ラッチ回路、３９…排他的論理和回路、１
２，１３，３３…記憶装置（シングルポートＲＡＭ）、
１４…反転回路、１５，２５，３５…制御回路、１８，
３６…切換回路、２２…記憶装置（デュアルポートＲＡ
Ｍ）、４１…アドレスカウンタ、４１Ｍ…記憶回路、４
２…制御信号生成回路、１００，２００，３００…デー
タ処理装置、Ａ₀ 〜Ａ₇ ，Ｂ₀ 〜Ｂ₂ ，Ｃ₀ 〜Ｃ₉ …画
素データ、ＨＯＬＤ…ホールド信号、ＯＰＢ…オプティ
カル制御信号、ＳＡ…アドレスデータ、ＳＸ…書込／読
出制御信号。

Claims (6)

【特許請求の範囲】
1. 【請求項１】画面に表示される映像部の画素データとこ
   れに続く前記映像部以外の画素データとを含む水平走査
   方向の１ラインの前記画素データを順次入力してシリア
   ルデータからパラレルデータに順次変換するシリアル／
   パラレル変換回路と、 水平走査方向の１ライン分の画素データを少なくとも記
   憶可能な記憶装置であって、書込状態では前記パラレル
   データを入力して記憶し、読出状態では前記パラレルデ
   ータを出力する記憶装置と、 前記記憶装置に前記シリアル／パラレル変換回路からの
   パラレルデータが供給されている期間では前記画素デー
   タの転送周期毎にレベルが切り換わる書込／読出制御信
   号を前記記憶装置に供給して、前記記憶装置を前記転送
   周期毎に書込状態と読出状態とに切り換えさせる制御信
   号生成回路と、 前記パラレルデータを前記記憶装置に書き込む書込アド
   レスを示す書込アドレスデータを書込状態の前記記憶装
   置に供給し、前記パレレルデータを前記記憶装置から読
   み出す読出アドレスを示す読出アドレスデータを読出状
   態の前記記憶装置に供給し、前記読出アドレスデータが
   示す読出アドレスを該読出アドレスデータに前後して供
   給される前記書込アドレスデータが示す書込アドレスに
   先行させるようにしたアドレスカウンタと、 読出状態の前記記憶装置から出力された前記パラレルデ
   ータをシリアルデータに変換して前記画素データをシリ
   アル出力するパラレル／シリアル変換回路とを有するデ
   ータ処理装置であって、 １ラインの画素データのうち前記映像部の画素データを
   前記シリアル／パラレル変換回路への入力順とは逆順で
   シリアル出力し、続いて前記映像部以外の画素データを
   シリアル出力するデータ処理装置。
2. 【請求項２】１ラインの画素データのうち前記映像部の
   画素データを前記シリアル／パラレル変換回路への入力
   順とは逆順でシリアル出力し、続いて前記映像部以外の
   画素データを前記シリアル／パラレル変換回路への入力
   順とは同順でシリアル出力する請求項１記載のデータ処
   理装置。
3. 【請求項３】前記アドレスカウンタは、 偶数番目に入力したラインの前記画素データにより構成
   されたパラレルデータに対しては、該パラレルデータの
   書込アドレスをその初期値から順方向にカウントし、該
   パラレルデータの読出アドレスを所定値から逆方向にカ
   ウントし、 奇数番目に入力したラインの前記画素データにより構成
   されたパラレルデータに対しては、該パラレルデータの
   読出アドレスを前記初期値から順方向にカウントし、該
   パラレルデータの書込アドレスを前記所定値から逆方向
   にカウントし、 各ラインの前記画素データのうち前記映像部以外の画素
   データにより構成されたパラレルデータに対しては、該
   パラレルデータの書込アドレスおよび読出アドレスを前
   記所定値の次の値から順方向にカウントし、 前記読出アドレスが逆方向にカウントされて前記初期値
   となった場合は、その次の読出アドレスを前記所定値の
   次の値とし、 前記書込アドレスが逆方向にカウントされて前記初期値
   となった場合は、その次の書込アドレスを前記所定値の
   次の値とし、 前記所定値は、偶数番目に入力したラインの前記画素デ
   ータにより構成されたパラレルデータの書込アドレスを
   その初期値から順方向にカウントした場合に、該ライン
   の画素データのうち前記映像部の画素データにより構成
   されたパラレルデータの書込アドレスの最終値である請
   求項１記載のデータ処理装置。
4. 【請求項４】前記パラレル／シリアル変換回路は、 読出状態の前記記憶装置から出力されたパラレルデータ
   をラッチするラッチ回路と、 該ラッチ回路から出力されたパラレルデータを入力し、
   該パラレルデータを構成する画素データを前記ラッチ時
   刻から前記転送周期毎に切り換えて出力する切換回路と
   を有しており、 該切換回路は、 前記映像部の画素データを出力する場合は、前記ラッチ
   回路から供給されているパラレルデータのうち一方の入
   力端子に供給されている画素データを出力した後に、他
   方の入力端子に供給されている画素データを出力し、 前記映像部以外の画素データを出力する場合は、前記ラ
   ッチ回路から供給されているパラレルデータのうち前記
   他方の入力端子に供給されている画素データを出力した
   後に、前記一方の入力端子に供給されている画素データ
   を出力する請求項１記載のデータ処理装置。
5. 【請求項５】前記アドレスカウンタは、前記映像部のパ
   ラレルデータ数を示すデータを記憶した記憶回路を有す
   る請求項１記載のデータ処理装置。
6. 【請求項６】前記シリアル／パラレル変換回路が１ライ
   ンの最初の画素データを入力する時刻と、前記データ処
   理装置が１ラインの最初の画素データを出力する時刻と
   を同じにする遅延回路を有する請求項１記載のデータ処
   理装置。