JPH0723192A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路構成が簡単で、高速動作が可能なライン
バッファによるデータの安定でかつ高速なリードを行え
る画像メモリ装置を提供する。 【構成】 少なくとも４個以上の偶数個のラインバッフ
ァ１４を有しコントロール信号内の同期信号により１ラ
イン交互にリード・ライト動作が行われ入力データを入
力段でシリアル−パラレル変換する入力段ラインバッフ
ァ部１０と、少なくとも４個以上の偶数個のラインバッ
ファ１５を有しコントロール信号内の同期信号により１
ライン交互にリード・ライト動作が行われ入力データを
出力段でパラレル−シリアル変換する出力段ラインバッ
ファ部１１と、コントロール信号を発生するコントロー
ル部１３と、データの書込み・読出しの行われるメモリ
部１２とよりなるバッファメモリ９を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プリンタ、コピア、フ
ァックス等に用いられる画像メモリ装置に関する。

【０００２】

【従来の技術】従来における画像メモリ装置としては、
例えば、特開平４−３７３２５１号公報に「バッファメ
モリ制御装置」なる名称で開示されているものがある。
この中の従来例として述べられているように、近年、フ
ァクシミリ装置等においては、イメージデータを一時的
に蓄えるための手段としてバッファメモリが用いられて
いる。図１２は、そのファクシミリ装置の概略構成を示
したものである。本装置は、画像読取部１と、画像記録
部２と、バッファメモリ制御回路３と、バッファメモリ
４と、圧縮伸長部５と、コード記憶部６とからなってい
る。この場合、画像読取部１は、原稿の画像を読み取っ
てイメージデータを生成するイメージスキャナを備えて
いる。画像記録部２は、その読み取ったイメージデータ
を画像として印刷するプリンタを備えている。バッファ
メモリ制御回路３は、バッファメモリ４への読出しや書
込みの制御を行う。圧縮伸長部５は、イメージデータを
符号化により圧縮してコードデータに変換したり、或い
は、その逆にコードデータを複合化により伸長してイメ
ージデータに変換したりする。コード記憶部６は、コー
ドデータを記憶するためのメモリである。

【０００３】バッファメモリ４は、１ページ分の原稿の
イメージデータを格納するに足る容量とされる場合には
ページメモリと呼ばれているが、メモリ要素は一般に高
価であるためページメモリとして作成するにはコスト高
となる。そこで、バッファメモリの容量としては、原稿
１ページ分のイメージデータの何分の一かを格納するだ
けの容量に留まっている。そして、画像読取部１によっ
てイメージデータが生成され、バッファメモリ４への読
出し或いは書込みが最終アドレスまで進行した場合、そ
のバッファメモリ４内での次の処理としては、最初のア
ドレスまで戻って読出し或いは書込みを行うといういわ
ゆる“リングバッファ”の処理がなされる。

【０００４】このように原稿１ページ分のイメージデー
タを格納する容量を持たないバッファメモリ４では、以
下に述べるような欠点がある。すなわち、バッファメモ
リ４はリングバッファとして用いられることから、イメ
ージデータが容量満杯まで書き込まれると、次の書込み
位置は最初に戻り、前に書き込んだイメージデータの上
に上書きする形で書き込まれることになり、これにより
前のイメージデータは読み出されないうちに消されてし
まう状態になる。

【０００５】そこで、このような事態にならないように
するために、例えば、画像読取部１からのイメージデー
タを書き込んでいる時であれば、容量満杯まで書き込ん
だところで画像読取部１を一旦停止させ、バッファメモ
リ４のイメージデータを圧縮伸長部５に読出した後で、
再度、画像読取部１から書込みを開始するという処理方
法をとっている。従って、このように従来の画像読取部
１においては、１ページの原稿を読み終えるまでの間
に、何度も間欠的に動作することになる。

【０００６】

【発明が解決しようとする課題】上述したように、画像
読取部１や画像記録部２を間欠的に動作させているた
め、どうしても原稿の処理時間が長くなり、作業効率が
悪いという問題がある。また、前述した公報の実施例の
中に記載されているように、１ぺージ分のイメージデー
タを格納する容量よりも少ないバッファメモリ４を備え
ていたような場合でも、バッファメモリ４のメモリ使用
量を計測し、容量が満杯になったとか空になったとかを
検出することによって、画像読取部１や画像記録部２を
連続的に効率良く動作させることもできる。しかし、一
般的な画像メモリ装置として考えた場合、必ずしも効率
の良いシステムの構築であるとは言えず、しかも、必ず
しも十分な高速動作を実現したものであるとは言い切れ
ずその応用範囲は限られたものとなる。

【０００７】

【課題を解決するための手段】請求項１記載の発明で
は、メモリ手段と出力手段との間に設けられ、データと
このデータの転送を制御するコントロール信号のみのイ
ンターフェースとを有する画像メモリ装置において、少
なくとも４個以上の偶数個のラインバッファを有し前記
コントロール信号内の同期信号により１ライン交互にリ
ード・ライト動作が行われ入力データを入力段でシリア
ル−パラレル変換する入力段ラインバッファ部と、少な
くとも４個以上の偶数個のラインバッファを有し前記コ
ントロール信号内の同期信号により１ライン交互にリー
ド・ライト動作が行われ入力データを出力段でパラレル
−シリアル変換する出力段ラインバッファ部と、コント
ロール信号を発生するコントロール部と、データの書込
み・読出しの行われるメモリ部とよりなるバッファメモ
リを設けた。

【０００８】請求項２記載の発明では、請求項１記載の
発明において、メモリ手段が動作可能な速度のコントロ
ール信号を生成しこのコントロール信号を用いて前記メ
モリ手段からのデータのライト動作を行うライト動作制
御手段と、外部の出力手段から入力されるコントロール
信号を用いてデータのリード動作を行うリード動作制御
手段とを設け、これら２つの動作制御手段によってメモ
リ手段とバッファメモリとの間のデータ転送及びバッフ
ァメモリと出力手段との間のデータ転送を別々のタイミ
ングで制御するようにした。

【０００９】請求項３記載の発明では、請求項１又は２
記載の発明において、メモリ部から出力段ラインバッフ
ァ部へのリード動作をバッファメモリ内部のクロック信
号に同期して行う第１リード同期手段と、前記出力段ラ
インバッファ部から出力手段へのパラレル−シリアル変
換のリード動作を前記出力手段から入力されるクロック
信号に同期して行う第２リード同期手段とを設けた。

【００１０】請求項４記載の発明では、請求項１，２又
は３記載の発明において、シリアル−パラレル変換を入
力段ラインバッファ部のみに行わせるシリアル−パラレ
ル変換手段と、出力段ラインバッファ部からリードした
パラレルデータをパラレル−シリアル変換するシフトレ
ジスタとを設けた。

【００１１】請求項５記載の発明では、請求項１，２，
３又は４記載の発明において、メモリ部にリード又はラ
イトされるデータをカウントするアドレスカウンタと、
ライン数をカウントするラインカウンタと、このライン
カウンタの出力をアドレス入力としライト時にライン同
期信号により前記アドレスカウンタの出力をライトして
リード時にライトしたアドレスカウンタ値を出力するア
ドレスポインタとからなるアドレスデコーダ部を設け
た。

【００１２】

【作用】請求項１記載の発明においては、バッファメモ
リ内のメモリ部の入出力手段として入力段ラインバッフ
ァ部及び出力段ラインバッファ部を設けることによっ
て、メモリ部におけるデータのリード・ライト処理をパ
ラレルデータで行えるため、メモリ自体は高速な動作を
必要とせず、高速動作が可能なラインバッファによるデ
ータの安定でかつ高速なリードを行うことが可能とな
る。

【００１３】請求項２記載の発明においては、ライト動
作制御手段を用いてメモリ手段が動作可能な速度のコン
トロール信号を生成しこのコントロール信号によりデー
タのライトを行い、リード動作制御手段を用いて外部の
出力手段からのコントロール信号によりデータのリード
を行うことにより、最も効率の良いシステムの構築を実
現することが可能となる。

【００１４】請求項３記載の発明においては、第１リー
ド同期手段及び第２リード同期手段を設けたことによ
り、出力手段から入力されるクロック信号が高速な場合
であっても、その外部からの高速なクロック信号を動作
させる個所をパラレル−シリアル変換以後の出力段ライ
ンバッファ部から出力手段への動作だけにしたので、メ
モリ部からのデータのリード動作を安定して行うことが
可能となる。

【００１５】請求項４記載の発明においては、シリアル
−パラレル変換手段により入力段ラインバッファ部のみ
にシリアル−パラレル変換を行わせることにより回路構
成を簡単化することが可能となり、また、パラレル−シ
リアル変換にシフトレジスタを用いることによりデータ
のリードをより高速に行うことが可能となる。

【００１６】請求項５記載の発明においては、アドレス
デコーダを設けライトデータの各ラインの先頭アドレス
を記憶保持することにより、メモリの未使用領域をなく
し、しかも、ライン毎のデータを正確にリードすること
が可能となる。

【００１７】

【実施例】請求項１記載の発明の一実施例を図１〜図８
に基づいて説明する。図１は、本画像メモリ装置の構成
を示すものである。入力側に配置されたメモリ手段７と
出力側に配置された出力手段８との間には、バッファメ
モリ９が接続されている。このバッファメモリ９には、
コントロール信号内の同期信号により１ライン交互にリ
ード・ライト動作が行われ入力段で入力データをシリア
ル−パラレル変換する入力段ラインバッファ部１０と、
コントロール信号内の同期信号により１ライン交互にリ
ード・ライト動作が行われ出力段で入力データをパラレ
ル−シリアル変換する出力段ラインバッファ部１１と、
データの書込み・読出しの行われるメモリ部１２と、コ
ントロール信号を発生するコントロール部１３とからな
っている。

【００１８】入力段ラインバッファ部１０は、２つのモ
ジュールＭ１，Ｍ２からなり、これら各モジュールＭ
１，Ｍ２はそれぞれ８個（少なくとも４個以上の偶数
個）のラインバッファ１４（ＦＩＦＯ−１〜ＦＩＦＯ−
８）を有している。一方、出力段ラインバッファ部１１
は、２つのモジュールＭ３，Ｍ４からなり、これら各モ
ジュールＭ３，Ｍ４はそれぞれ８個（少なくとも４個以
上の偶数個）のラインバッファ１５（ＦＩＦＯ−１〜Ｆ
ＩＦＯ−８）を有している。また、メモリ部１２は、入
出力データ線が共通なメモリ１６（ＤＲＡＭモジュール
ａ〜ｈ）により基本構成され、各メモリ１６は図２に示
すようにＤＲＡＭ−ｏｄｄ１６ａ，ＤＲＡＭ−ｅｖｅｎ
１６ｂ２個を一組として１つのモジュールを構成してい
る。８ビットのデータ入出力線（ＤＱ０〜ＤＱ７）は各
々別個に接続されている。そして、この場合、モジュー
ルＭ１のＦＩＦＯ−１の出力線はモジュールＭ２のＦＩ
ＦＯ−１の出力線と結線され、ＤＲＡＭモジュールａに
接続される。以下、同様にして、モジュールＭ１，Ｍ２
のＦＩＦＯ−２，ＦＩＦＯ−３，…，ＦＩＦＯ−８も同
様に結線され、それぞれＤＲＡＭモジュールｂ，ｃ，
…，ｈに接続される。なお、メモリ部１２とコントロー
ル回路１３との間には、アドレスカウンタ回路１７（後
述する請求項５記載の発明に記載）が接続されている。

【００１９】このような構成において、本装置の動作に
ついて述べる。本装置のリード、ライトの動作は、コン
トロール回路１３から出力されるプリンタインターフェ
イスのコントロール信号により制御される。図３〜図５
はライト時のタイミングチャートを示し、図６〜図８は
リード時のタイミングチャートを示す。この場合、コン
トロール信号には、例えば以下に述べるような各種信号
がある。すなわち、図３に示すように、ＷＬ．Ｓｙｎｃ
はライン同期信号、ＷＬ．Ｇａｔｅはデータのラインラ
イト区間信号、ＷＦ．Ｇａｔｅはデータのライト開始信
号がある。図６に示すように、ＲＬ．Ｓｙｎｃはライン
同期信号、ＲＬ．Ｇａｔｅはデータのラインリード区間
信号、ＲＦ．Ｇａｔｅはデータのリード開始信号があ
る。

【００２０】まず、メモリ手段７からメモリ部１２まで
のライト時の動作について述べる。メモリ手段７は、コ
ントロール信号により画像データをラインバッファ１４
へ出力する。図３に示すように、コントロール回路１３
により、モジュールＭ１の各ＦＩＦＯは奇数ラインの画
像データが入力されるＦＩＦＯ１ＷＥ信号のタイミング
でその画像データを書込み、偶数ラインの画像データが
入力されるＦＩＦＯ１ＲＥ信号のタイミングでその取り
込んだ画像データをメモリ部１２に読出す。同様に、モ
ジュールＭ２の各ＦＩＦＯは偶数ラインの画像データが
入力されるＦＩＦＯ２ＷＥ信号のタイミングでその画像
データを書込み、奇数ラインの画像データが入力される
ＦＩＦＯ２ＲＥ信号のタイミングでその取り込んだ画像
データをメモリ部１２に読出す。

【００２１】また、モジュールＭ１，Ｍ２では、書込み
は図４のＷＥ１〜８に示すように入力８画素毎に各々の
ＦＩＦＯに順次データが書き込まれ、読出しは図５のＦ
ＩＦＯ１ＲＥに示すように８個のＦＩＦＯが同時に読出
しを行う。そして、図５のＲＡＳ信号、ＣＡＳ信号、Ｗ
Ｅ信号でＤＲＡＭにデータが書き込まれる。すなわち、
例えば、奇数ラインの１画素目の画像データはモジュー
ルＭ１のＦＩＦＯ−１からＤＲＡＭモジュールａのＤＲ
ＡＭ−ｏｄｄに書き込まれ、偶数ラインの８画素目の画
像データはモジュールＭ２のＦＩＦＯ−８からＤＲＡＭ
モジュールｈのＤＲＡＭ−ｅｖｅｎに書き込まれる。従
って、このようにしてメモリ手段７からメモリ部１２ま
でのライト動作がなされる。

【００２２】次に、メモリ部１２から出力手段８までの
リード動作についても、上述したライト動作と同様にし
て行われる。すなわち、まず、図６、図７に示すよう
に、メモリ部１２の奇数ラインの画像データはＤＲＡＭ
−ｏｄｄからモジュールＭ３の各ＦＩＦＯに書き込ま
れ、偶数ラインの画像データはＤＲＡＭ−ｅｖｅｎから
モジュールＭ４の各ＦＩＦＯに書き込まれる。そして、
このようにして画像データの書込まれたモジュールＭ
３，Ｍ４の各ＦＩＦＯは、図８に示すように、読出しク
ロック信号ＦＩＦＯ３ＲＥに同期して順次読み出され、
これまで６４ビットに展開されていた画像データは８ビ
ットデータ（Ｗ．Ｄａｔａ０〜Ｗ．Ｄａｔａ７）にパラ
レル−シリアル変換され、これによりプリンタ等からな
る出力手段８への画像データとして出力される。

【００２３】上述したように、メモリ手段７から入力さ
れる１画素の入力画像データ８ビット（Ｄａｔａ０〜Ｄ
ａｔａ７）は入力段のモジュールＭ１，Ｍ２の各ＦＩＦ
Ｏにシリアル−パラレル変換されて取り込まれ、８画素
分の画像データ６４ビット（Ｄａｔａ０〜Ｄａｔａ６
３）に展開され、メモリ部１２の各ＤＲＡＭに書き込ま
れる。その後、メモリ部１２から読み出される８画素分
の画像データ６４ビットは、出力段のモジュールＭ３，
Ｍ４の各ＦＩＦＯに書込まれた後、各々のモジュールＭ
３，Ｍ４の８個のＦＩＦＯの読出しを順次行うことによ
り、パラレル−シリアル変換され、出力画像データ８ビ
ット（Ｗ．Ｄａｔａ０〜Ｗ．Ｄａｔａ７）として出力手
段８に出力されることになる。

【００２４】従って、このようにバッファメモリ９内の
メモリ部１２の入出力手段として入力段ラインバッファ
部１０及び出力段ラインバッファ部１１を設けることに
よって、メモリ部１２における画像データのリード・ラ
イト処理をパラレルデータで行えるためメモリ自体は高
速な動作を必要とせず、これにより、高速動作が可能な
ラインバッファ１４，１５によるデータの安定でかつ高
速な読取りができる画像メモリ装置を提供することがで
きるものである。

【００２５】また、本実施例では、これまで述べてきた
ような特徴の他に、以下に述べるような各種の特徴も備
えている。まず、第一の特徴として、メモリ部１２をＤ
ＲＡＭにより構成したことを特徴とする。図３、図６に
示す／ＲＥＦ．Ｐは、ＤＲＡＭのリフレッシュ信号であ
る。この場合、ＤＲＡＭのリフレッシュを行うリフレッ
シュ信号に同期した信号（／ＦＩＦＯ１ＲＥ、／ＦＩＦ
Ｏ２ＲＥ、／ＦＩＦＯ３ＷＥ、／ＦＩＦＯ４ＷＥ）を生
成してバッファメモリ９のリード／ライトを行ってい
る。なお、図５、図７に示すように、リフレッシュ時に
はＤＲＡＭのリード／ライトは行わない。従って、この
ようにＤＲＡＭを用いたことにより、小さな回路規模で
大容量のメモリを有する画像メモリ装置を実現すること
ができる。

【００２６】また、第二の特徴として、メモリ部１２に
ライトされたデータは、外部から入力されるリード区間
信号（／ＲＬ．Ｇａｔｅ）よりも長い区間の信号でメモ
リ部１２からリードされることを特徴とする。この場合
のリードタイミングを図６の点線に示す。メモリ部１２
からのデータリード区間は外部入力信号（／ＲＬ．Ｇａ
ｔｅ）と同時に又は内部クロック信号（／ＲＥＦ．Ｐ）
に同期して始まり、次のライン開始信号（／ＲＬ．Ｓｙ
ｎｃ）の立下りで終了する。従って、このようにデータ
のリード区間を出力装置の有効走査期間内で最大限とす
ることによって、外部入力クロック信号（画像クロック
信号）が高速な場合でも、有効画像データのリード漏れ
の少ない画像メモリ装置を実現することができる。

【００２７】さらに、第三の特徴として、メモリ部１２
へのライトはそのメモリの最終アドレスに到達したら終
了し、メモリ部１２からのリードはそのメモリの最終ア
ドレスに到達したら再び初期アドレスからリードを行う
ことをことを特徴とする。すなわち、コントロール回路
１３はメモリ部１２のアドレスを監視して、データのラ
イト時にはメモリ部１２のアドレス値が初期値に戻る
と、／ＦＩＦＯ１ＲＥ信号、／ＦＩＦＯ２ＲＥ信号の生
成を禁止してメモリ部１２へのデータのライトをストッ
プする。また、データのリード時には、メモリ部１２の
アドレス値が最終値になると次は初期値（リード開始ア
ドレス）に戻り、リード終了（／ＲＦ．Ｇａｔｅが立ち
上がる）までリード動作を続けるように制御する。従っ
て、このようにメモリ部１２にライトされたデータを全
てリードし終えても、最初からのデータを繰返しリード
可能としたことによって、出力手段８の有効書込み領域
を明瞭にする画像メモリ装置を実現することができる。

【００２８】次に、請求項２記載の発明の一実施例につ
いて説明する。なお、請求項１記載の発明と同一部分に
ついての説明は省略し、その同一部分については同一符
号を用いる。

【００２９】本実施例では、図１に示したような画像メ
モリ装置のバッファメモリ９において、メモリ手段７が
動作可能な速度のコントロール信号を生成しこのコント
ロール信号を用いてデータのライト動作を行うライト動
作制御手段（図示せず）と、外部の出力手段８から入力
されるコントロール信号を用いてデータのリード動作を
行うリード動作制御手段（図示せず）とを設けたことに
特徴がある。そして、これら２つの動作制御手段によっ
てメモリ手段７とバッファメモリ９との間のデータ転送
及びバッファメモリ９と出力手段８との間のデータ転送
を別々のタイミングで制御するようにしたものである。

【００３０】すなわち、ここでは外部によりライト動作
及びリード動作が区別され、ライト動作が選択された時
にはバッファメモリ９の内部のシステムクロック（Ｓｙ
ｓ．ＣＬＫ）をもとに生成した図３における各種コント
ロール信号をメモリ手段７に出力すると同時に、そのコ
ントロール信号を用いてライト動作を行う。また、リー
ド動作の場合は、出力手段８から入力されるコントロー
ル信号によりリードを行う。従って、このようにライト
動作は内部のコントロール信号に基づいて制御し、リー
ド動作は外部のコントロール信号に基づいて制御するこ
とにより、最も効率の良いシステムを実現することがで
きる。

【００３１】次に、請求項３記載の発明の一実施例につ
いて説明する。なお、請求項１，２記載の発明と同一部
分についての説明は省略し、その同一部分については同
一符号を用いる。

【００３２】ここでは、図１に示したような画像メモリ
装置のバッファメモリ９において、メモリ部１２から出
力段ラインバッファ部１１へのリード動作をバッファメ
モリ９内部のクロック信号に同期して行う第１リード同
期手段（図示せず）と、出力段ラインバッファ部１１か
ら出力手段８へのパラレル−シリアル変換のリード動作
を外部から入力されるクロック信号に同期して行う第２
リード同期手段（図示せず）とを設けたことに特徴があ
る。

【００３３】すなわち、図７に示すように、データのリ
ード動作は、まず、内部のクロック信号（Ｓｙｓ．ＣＬ
Ｋ）に同期した／ＣＡＳ信号でメモリ部１２からモジュ
ールＭ３，Ｍ４のＦＩＦＯへデータのリードが行われ
る。また、図８に示すように、その次のラインで出力手
段８から入力されるクロック信号（Ｗ．ＣＬＫ）に同期
した／ＲＥ１，…，／ＲＥ８信号でＦＩＦＯから出力手
段８への画像データのリードが行われる。従って、この
ように外部から入力されるクロック信号が高速な場合で
あっても、その外部からの高速なクロック信号を動作さ
せる個所をパラレル−シリアル変換以後の出力段ライン
バッファ部１１から出力手段８への動作だけにしたの
で、メモリ部１２からのデータのリード動作を安定して
行うことができる画像メモリ装置を提供することができ
るものである。

【００３４】次に、請求項４記載の発明の一実施例を図
９及び図１０に基づいて説明する。なお、請求項１〜３
記載の発明と同一部分についての説明は省略し、その同
一部分については同一符号を用いる。

【００３５】ここでは、シリアル−パラレル変換を入力
段ラインバッファ部１０のみに行わせるシリアル−パラ
レル変換手段（図示せず）と、出力段ラインバッファ部
１１からリードしたパラレルデータをパラレル−シリア
ル変換するシフトレジスタ１８とを設けたことに特徴が
ある。図９に示すように、シフトレジスタ１８は、８個
の８ビット入力のシフトレジスタ−ａ〜ｈからなり、モ
ジュールＭ３，Ｍ４のＦＩＦＯの出力側に接続されてい
る。以下、具体的な動作について述べる。

【００３６】まず、入力された画像データは前述したよ
うにモジュールＭ１，Ｍ２のＦＩＦＯに順次書き込ま
れ、一度に読み出されることによってシリアル−パラレ
ル変換される。その後、図１０に示すように、メモリ部
１２から読み出されモジュールＭ３，Ｍ４の８個のＦＩ
ＦＯに書込まれたデータは、出力手段８から入力される
クロック信号（Ｗ．ＣＬＫ）に同期した読出しクロック
信号（Ｒ．ＣＬＫ）で同時に読み出される。この読み出
されたデータ（Ｄ．ｏｕｔ）はロード信号により８個の
シフトレジスタ１８に取り込まれ、Ｗ．ＣＬＫにより順
次読み出され、６４ビット（８画素）から８ビット（１
画素）にパラレル−シリアル変換される。この場合、モ
ジュールＭ３，Ｍ４のＦＩＦＯ−１の１ビット目の出力
はシフトレジスタ−ａに、ＦＩＦＯ−１の２ビット目の
出力はシフトレジスタ−ｂに、…と接続されているた
め、８個のシフトレジスタ−ａ〜ｈから１画素分のデー
タ（８ビット）を得ることができる。従って、このよう
なことから、シリアル−パラレル変換手段を用いて入力
段ラインバッファ部１０のみにシリアル−パラレル変換
を行わせることによって回路構成を簡単化することがで
き、また、パラレル−シリアル変換にシフトレジスタ１
８を用いたことによってデータのリードを一段と高速に
行える画像メモリ装置を実現することができる。

【００３７】次に、請求項５記載の発明の一実施例を図
１１に基づいて説明する。なお、請求項１〜４記載の発
明と同一部分についての説明は省略し、その同一部分に
ついては同一符号を用いる。

【００３８】ここでは、メモリ部１２にリード又はライ
トされるデータをカウントしアドレスを設定するアドレ
スカウンタ回路１７と、ライン同期信号（／ＷＬ．Ｓｙ
ｎｃ又は／ＲＬ．Ｓｙｎｃ）をカウントするラインカウ
ンタ回路１９と、このラインカウンタ回路１９のライン
同期信号をもとにライト時にアドレスカウンタ回路１７
の出力をラッチ記憶し、リード時にそのラッチ記憶した
アドレスカウンタ回路１７の値を出力するアドレスポイ
ンタ回路２０とからなるアドレスデコーダ部２１を設け
たことに特徴がある。

【００３９】このような構成において、アドレスデコー
ダ部２１の動作について述べる。まず、データのライト
時においては、アドレスポインタ回路２０はラインカウ
ンタ回路１９の出力をアドレス入力とし、その時のアド
レスカウンタ回路１７の出力を入力データとしてライン
同期信号／ＷＬ．Ｓｙｎｃのタイミングで取込む。アド
レスカウンタ回路１７はモジュールＭ１，Ｍ２のＦＩＦ
Ｏの読出しクロック信号（Ｄ．ＣＬＫ）をカウントし、
メモリ部１２及びアドレスポインタ回路２０にライトア
ドレスデータとしてカウント値を出力する。そして、ア
ドレスカウンタ回路１７から出力されるメモリ部１２の
アドレスにＦＩＦＯから読み出されたデータがライトさ
れる。

【００４０】また、データのリード時においては、ライ
ンカウンタ回路１９が出力するアドレスのデータをライ
ン同期信号（／ＲＬ．Ｓｙｎｃ）のタイミングでアドレ
スポインタ回路２０が出力し、その出力をアドレスカウ
ンタ回路１７がロード（取込む）する。ライン同期信号
（／ＲＬ．Ｓｙｎｃ）が立ち上がると、アドレスポイン
タ回路２０の入出力データ線はハイインピーダンスとな
り、これによりアドレスカウンタ回路１７とメモリ部１
２とだけが接続された状態になる。そして、ラインリー
ド区間信号／ＲＬ．Ｇａｔｅによりアドレスカウンタ回
路１７はモジュールＭ３，Ｍ４のＦＩＦＯの書込みクロ
ック信号（Ｄ．ＣＬＫ）をカウントし、このカウント出
力をメモリ部１２のリードアドレスとして出力する。従
って、このようなことから、ライトデータの各ラインの
先頭アドレスを記憶保持するアドレスデコーダ部２１を
設けることにより、メモリの未使用領域をなくし、しか
も、ライン毎のデータを正確にリードすることができる
画像メモリ装置を提供することができる。

【００４１】

【発明の効果】請求項１記載の発明は、メモリ手段と出
力手段との間に設けられ、データとこのデータの転送を
制御するコントロール信号のみのインターフェースとを
有する画像メモリ装置において、少なくとも４個以上の
偶数個のラインバッファを有し前記コントロール信号内
の同期信号により１ライン交互にリード・ライト動作が
行われ入力データを入力段でシリアル−パラレル変換す
る入力段ラインバッファ部と、少なくとも４個以上の偶
数個のラインバッファを有し前記コントロール信号内の
同期信号により１ライン交互にリード・ライト動作が行
われ入力データを出力段でパラレル−シリアル変換する
出力段ラインバッファ部と、コントロール信号を発生す
るコントロール部と、データの書込み・読出しの行われ
るメモリ部とよりなるバッファメモリを設けたので、メ
モリ部におけるデータのリード・ライト処理をパラレル
データで行うことにより、メモリ自体は高速な動作を必
要とせず、高速動作が可能なラインバッファによるデー
タの安定でかつ高速なリードを行うことができる画像メ
モリ装置を提供することができるものである。

【００４２】請求項２記載の発明は、請求項１記載の発
明において、メモリ手段が動作可能な速度のコントロー
ル信号を生成しこのコントロール信号を用いて前記メモ
リ手段からのデータのライト動作を行うライト動作制御
手段と、外部の出力手段から入力されるコントロール信
号を用いてデータのリード動作を行うリード動作制御手
段とを設け、これら２つの動作制御手段によってメモリ
手段とバッファメモリとの間のデータ転送及びバッファ
メモリと出力手段との間のデータ転送を別々のタイミン
グで制御するようにしたので、最も効率の良いシステム
を実現することができるものである。

【００４３】請求項３記載の発明は、請求項１又は２記
載の発明において、メモリ部から出力段ラインバッファ
部へのリード動作をバッファメモリ内部のクロック信号
に同期して行う第１リード同期手段と、前記出力段ライ
ンバッファ部から出力手段へのパラレル−シリアル変換
のリード動作を前記出力手段から入力されるクロック信
号に同期して行う第２リード同期手段とを設けたので、
外部の出力手段から入力されるクロック信号が高速な場
合であっても、その外部からの高速なクロック信号を動
作させる個所をパラレル−シリアル変換以後の出力段ラ
インバッファ部から出力手段への動作だけにしたことに
より、メモリ部からのデータのリード動作を安定して行
うことができる画像メモリ装置を提供することができる
ものである。

【００４４】請求項４記載の発明は、請求項１，２又は
３記載の発明において、シリアル−パラレル変換を入力
段ラインバッファ部のみに行わせるシリアル−パラレル
変換手段と、出力段ラインバッファ部からリードしたパ
ラレルデータをパラレル−シリアル変換するシフトレジ
スタとを設けたので、入力データをラインバッファのみ
でシリアル−パラレル変換することにより回路構成を簡
単化することができ、また、パラレル−シリアル変換に
シフトレジスタを用いることによりデータのリードを一
段と高速に行うことができる画像メモリ装置を提供する
ことができるものである。

【００４５】請求項５記載の発明は、請求項１，２，３
又は４記載の発明において、メモリ部にリード又はライ
トされるデータをカウントするアドレスカウンタと、ラ
イン数をカウントするラインカウンタと、このラインカ
ウンタの出力をアドレス入力としライト時にライン同期
信号により前記アドレスカウンタの出力をライトしてリ
ード時にライトしたアドレスカウンタ値を出力するアド
レスポインタとからなるアドレスデコーダ部を設けたの
で、ライトデータの各ラインの先頭アドレスを記憶保持
することにより、メモリの未使用領域をなくし、しか
も、ライン毎のデータを正確にリードすることができる
画像メモリ装置を提供することができるものである。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例であるバッファ
メモリの構成を示すブロック図である。

【図２】ＤＲＡＭモジュールの構成を示す回路図であ
る。

【図３】ライト時のタイミングチャートである。

【図４】ライト時のタイミングチャートである。

【図５】ライト時のタイミングチャートである。

【図６】リード時のタイミングチャートである。

【図７】リード時のタイミングチャートである。

【図８】リード時のタイミングチャートである。

【図９】請求項４記載の発明の一実施例であるバッファ
メモリの構成を示すブロック図である。

【図１０】タイミングチャートである。

【図１１】請求項５記載の発明の一実施例であるアドレ
スデコーダ部の構成を示すブロック図である。

【図１２】従来例を示すブロック図である。

【符号の説明】

７ メモリ手段 ８ 出力手段 ９ バッファメモリ １０ 入力段ラインバッファ部 １１ 出力段ラインバッファ部 １２ メモリ部 １３ コントロール部 １４，１５ ラインバッファ １７ アドレスカウンタ １８ シフトレジスタ １９ ラインカウンタ ２０ アドレスポインタ ２１ アドレスデコーダ部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリ手段と出力手段との間に設けら
   れ、データとこのデータの転送を制御するコントロール
   信号のみのインターフェースとを有する画像メモリ装置
   において、少なくとも４個以上の偶数個のラインバッフ
   ァを有し前記コントロール信号内の同期信号により１ラ
   イン交互にリード・ライト動作が行われ入力データを入
   力段でシリアル−パラレル変換する入力段ラインバッフ
   ァ部と、少なくとも４個以上の偶数個のラインバッファ
   を有し前記コントロール信号内の同期信号により１ライ
   ン交互にリード・ライト動作が行われ入力データを出力
   段でパラレル−シリアル変換する出力段ラインバッファ
   部と、コントロール信号を発生するコントロール部と、
   データの書込み・読出しの行われるメモリ部とよりなる
   バッファメモリを設けたことを特徴とする画像メモリ装
   置。
2. 【請求項２】 メモリ手段が動作可能な速度のコントロ
   ール信号を生成しこのコントロール信号を用いて前記メ
   モリ手段からのデータのライト動作を行うライト動作制
   御手段と、外部の出力手段から入力されるコントロール
   信号を用いてデータのリード動作を行うリード動作制御
   手段とを設け、これら２つの動作制御手段によってメモ
   リ手段とバッファメモリとの間のデータ転送及びバッフ
   ァメモリと出力手段との間のデータ転送を別々のタイミ
   ングで制御することを特徴とする請求項１記載の画像メ
   モリ装置。
3. 【請求項３】 メモリ部から出力段ラインバッファ部へ
   のリード動作をバッファメモリ内部のクロック信号に同
   期して行う第１リード同期手段と、前記出力段ラインバ
   ッファ部から出力手段へのパラレル−シリアル変換のリ
   ード動作を出力手段から入力されるクロック信号に同期
   して行う第２リード同期手段とを設けたことを特徴とす
   る請求項１又は２記載の画像メモリ装置。
4. 【請求項４】 シリアル−パラレル変換を入力段ライン
   バッファ部のみに行わせるシリアル−パラレル変換手段
   と、出力段ラインバッファ部からリードしたパラレルデ
   ータをパラレル−シリアル変換するシフトレジスタとを
   設けたことを特徴とする請求項１，２又は３記載の画像
   メモリ装置。
5. 【請求項５】 メモリ部にリード又はライトされるデー
   タをカウントするアドレスカウンタと、ライン数をカウ
   ントするラインカウンタと、このラインカウンタの出力
   をアドレス入力としライト時にライン同期信号により前
   記アドレスカウンタの出力をライトしてリード時にライ
   トしたアドレスカウンタ値を出力するアドレスポインタ
   とからなるアドレスデコーダ部を設けたことを特徴とす
   る請求項１，２，３又は４記載の画像メモリ装置。