JPH06303529A - 画像処理装置 - Google Patents
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- JPH06303529A JPH06303529A JP5112359A JP11235993A JPH06303529A JP H06303529 A JPH06303529 A JP H06303529A JP 5112359 A JP5112359 A JP 5112359A JP 11235993 A JP11235993 A JP 11235993A JP H06303529 A JPH06303529 A JP H06303529A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/41—Extracting pixel data from a plurality of image sensors simultaneously picking up an image, e.g. for increasing the field of view by combining the outputs of a plurality of sensors
Abstract
(57)【要約】
【目的】 受光素子の配列順と異なる順で出力された画
素信号を受光素子の配列順にする。 【構成】 フリップフロップ２はラインスタ−ト信号が
入力される度毎に論理出力が切り替わる一方、第３の切
替スイッチ１２がラインスタ−ト信号の度毎に切り替わ
る結果、画素デ−タが記憶されるＲＡＭ３の記憶領域
は、ラインスタ−ト信号の度毎に、ＲＡＭ３の全記憶領
域の上半分と下半分とに切り替わることとなる。そし
て、ＲＡＭ３の全記憶領域の内、半分の領域には画素デ
−タが書き込まれる一方、この画素デ−タの書き込みが
行われていないＲＡＭ３の残り半分の記憶領域からは、
画素デ−タの書き込みの後毎に１ライン前に記憶された
画素デ−タの読み出しが、アドレス変換器８によって指
定されたアドレス順に行われる。
素信号を受光素子の配列順にする。 【構成】 フリップフロップ２はラインスタ−ト信号が
入力される度毎に論理出力が切り替わる一方、第３の切
替スイッチ１２がラインスタ−ト信号の度毎に切り替わ
る結果、画素デ−タが記憶されるＲＡＭ３の記憶領域
は、ラインスタ−ト信号の度毎に、ＲＡＭ３の全記憶領
域の上半分と下半分とに切り替わることとなる。そし
て、ＲＡＭ３の全記憶領域の内、半分の領域には画素デ
−タが書き込まれる一方、この画素デ−タの書き込みが
行われていないＲＡＭ３の残り半分の記憶領域からは、
画素デ−タの書き込みの後毎に１ライン前に記憶された
画素デ−タの読み出しが、アドレス変換器８によって指
定されたアドレス順に行われる。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置に係り、
特に、いわゆるラインイメ−ジセンサで読み取られた画
像信号を処理する画像処理装置に関する。
特に、いわゆるラインイメ−ジセンサで読み取られた画
像信号を処理する画像処理装置に関する。
【０００２】
【従来の技術】従来、この種の装置としては、例えば、
特開平２−２６５３６２号公報に示されたように、複数
の受光素子をライン状に配してなる受光素子アレイと、
受光素子の数に対応して設けられ且つ受光素子に直列接
続された複数の薄膜トランジスタと、この複数の薄膜ト
ランジスタの動作を制御するための駆動用回路と、を主
たる構成要素としてなるものが既に、公知・周知となっ
ている。かかる画像読取装置において、受光素子は幾つ
かの受光素子毎にブロックを形成しており、各ブロック
の同一位置の受光素子に接続された薄膜トランジスタの
出力側が相互に接続されると共に、同一ブロックの受光
素子に接続された薄膜トランジスタのゲ−ト電極が相互
に接続されている。そして、画像信号の読み出しは、受
光素子のブロック順に行われるようになっており、しか
もブロック内の受光素子に接続される薄膜トランジスタ
は同時に導通状態とされることによって１ブロック内の
受光素子は同時に信号を出力するようになっている。
特開平２−２６５３６２号公報に示されたように、複数
の受光素子をライン状に配してなる受光素子アレイと、
受光素子の数に対応して設けられ且つ受光素子に直列接
続された複数の薄膜トランジスタと、この複数の薄膜ト
ランジスタの動作を制御するための駆動用回路と、を主
たる構成要素としてなるものが既に、公知・周知となっ
ている。かかる画像読取装置において、受光素子は幾つ
かの受光素子毎にブロックを形成しており、各ブロック
の同一位置の受光素子に接続された薄膜トランジスタの
出力側が相互に接続されると共に、同一ブロックの受光
素子に接続された薄膜トランジスタのゲ−ト電極が相互
に接続されている。そして、画像信号の読み出しは、受
光素子のブロック順に行われるようになっており、しか
もブロック内の受光素子に接続される薄膜トランジスタ
は同時に導通状態とされることによって１ブロック内の
受光素子は同時に信号を出力するようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従来装置においては、スイッチング用トランジスタの出
力側に接続された信号線がいわゆるマトリックス状に配
置されており、しかも先に説明したようにブロック内で
は同時に各受光素子に接続されたスイッチング用トラン
ジスタが導通状態となるために、交差状態にある信号線
同士でいわゆるクロスト−ク現象に相当する信号の漏れ
が生じて、正確な画像信号の読み出しが出来ない等の問
題があった。そこで、本願出願人はかかる従来装置の欠
点を解決すべく、例えば図９に示されたような画像信号
装置を案出するに至った。
従来装置においては、スイッチング用トランジスタの出
力側に接続された信号線がいわゆるマトリックス状に配
置されており、しかも先に説明したようにブロック内で
は同時に各受光素子に接続されたスイッチング用トラン
ジスタが導通状態となるために、交差状態にある信号線
同士でいわゆるクロスト−ク現象に相当する信号の漏れ
が生じて、正確な画像信号の読み出しが出来ない等の問
題があった。そこで、本願出願人はかかる従来装置の欠
点を解決すべく、例えば図９に示されたような画像信号
装置を案出するに至った。
【０００４】すなわち、図９において画像処理装置は、
複数の受光素子２０からなる受光素子アレイ２１と、各
受光素子２０に接続された受光素子と同数の薄膜トラン
ジスタ２２と、この複数の薄膜トランジスタ２２の動作
を制御するゲ−トドライバ２３と、複数の薄膜トランジ
スタ２２を介して受光素子２０から読み出された画素信
号を順次外部に出力するアナログマルチプレクサ２４
と、を有してなるものである。ここで受光素子２０は数
個毎にブロックを構成する一方、同一のブロック内の受
光素子に接続された薄膜トランジスタ２２の出力側は一
つの線にまとめられてアナログマルチプレクサ２４の入
力段に接続されている。また、各ブロックの受光素子２
０に、例えば図９において紙面左方向から順に番号を付
与した際（図９参照）に、各ブロックで同一の位置にあ
る受光素子２０に接続された薄膜トランジスタ２２のゲ
−ト電極相互が接続されると共に、このゲ−ト電極相互
の結線はゲ−トドライバ２３に接続されている。したが
って、アナログマルチプレクサ２４にはブロックの数に
相当するデ−タ線２５が、ゲ−トドライバ２３には１ブ
ロック内の受光素子の数に相当するゲ−ト線２６が、そ
れぞれ接続されている。そして、この画像読取装置にお
いては、次のようにして画像信号の読み出しが行われる
ようになっている。すなわち、ゲ−トドライバ２３から
は、所定のパルス幅のゲ−トドライブパルスが順に出力
される（図１０参照）。ゲ−トドライブパルスが出力さ
れることによって、各ブロックの同一位置にある受光素
子２０からの画素信号が、導通状態となった薄膜トラン
ジスタ２２を介してアナログマルチプレクサ２４に入力
されることとなる。そして、アナログマルチプレクサ２
４は各ブロックから入力された画素信号を、内部で発生
されたスキャンクロック（図１０参照）に応じて順に出
力するようになっている。したがって、画素信号は、第
１ブロックの第１番目の受光素子Ｐ11、第２ブロックの
第１番目の受光素子Ｐ21、第３ブロックの第１番目の受
光素子Ｐ31…というように、受光素子アレイ２１の一方
の側から配列順に出力されるのではなく、飛び飛びに
（図９の例では、Ｎ画素づつ離れた位置の画像信号を順
番に）出力されるようになっている。このため、この装
置においては、デ−タ線２５が交差することがないので
従来装置と異なり、いわゆるクロスト−ク現象による信
号の漏れがなく、正確な画像信号を得ることができる。
複数の受光素子２０からなる受光素子アレイ２１と、各
受光素子２０に接続された受光素子と同数の薄膜トラン
ジスタ２２と、この複数の薄膜トランジスタ２２の動作
を制御するゲ−トドライバ２３と、複数の薄膜トランジ
スタ２２を介して受光素子２０から読み出された画素信
号を順次外部に出力するアナログマルチプレクサ２４
と、を有してなるものである。ここで受光素子２０は数
個毎にブロックを構成する一方、同一のブロック内の受
光素子に接続された薄膜トランジスタ２２の出力側は一
つの線にまとめられてアナログマルチプレクサ２４の入
力段に接続されている。また、各ブロックの受光素子２
０に、例えば図９において紙面左方向から順に番号を付
与した際（図９参照）に、各ブロックで同一の位置にあ
る受光素子２０に接続された薄膜トランジスタ２２のゲ
−ト電極相互が接続されると共に、このゲ−ト電極相互
の結線はゲ−トドライバ２３に接続されている。したが
って、アナログマルチプレクサ２４にはブロックの数に
相当するデ−タ線２５が、ゲ−トドライバ２３には１ブ
ロック内の受光素子の数に相当するゲ−ト線２６が、そ
れぞれ接続されている。そして、この画像読取装置にお
いては、次のようにして画像信号の読み出しが行われる
ようになっている。すなわち、ゲ−トドライバ２３から
は、所定のパルス幅のゲ−トドライブパルスが順に出力
される（図１０参照）。ゲ−トドライブパルスが出力さ
れることによって、各ブロックの同一位置にある受光素
子２０からの画素信号が、導通状態となった薄膜トラン
ジスタ２２を介してアナログマルチプレクサ２４に入力
されることとなる。そして、アナログマルチプレクサ２
４は各ブロックから入力された画素信号を、内部で発生
されたスキャンクロック（図１０参照）に応じて順に出
力するようになっている。したがって、画素信号は、第
１ブロックの第１番目の受光素子Ｐ11、第２ブロックの
第１番目の受光素子Ｐ21、第３ブロックの第１番目の受
光素子Ｐ31…というように、受光素子アレイ２１の一方
の側から配列順に出力されるのではなく、飛び飛びに
（図９の例では、Ｎ画素づつ離れた位置の画像信号を順
番に）出力されるようになっている。このため、この装
置においては、デ−タ線２５が交差することがないので
従来装置と異なり、いわゆるクロスト−ク現象による信
号の漏れがなく、正確な画像信号を得ることができる。
【０００５】しかしながら、画像信号の出力順が受光素
子の配列順ではないために、読み取られた画像信号を表
示装置に表示或いは印刷装置により印刷する際には、ア
ナログマルチプレクサから読み出された画像信号を受光
素子の配列順に並び変えなければならないという問題が
ある。
子の配列順ではないために、読み取られた画像信号を表
示装置に表示或いは印刷装置により印刷する際には、ア
ナログマルチプレクサから読み出された画像信号を受光
素子の配列順に並び変えなければならないという問題が
ある。
【０００６】本発明は、上記実情に鑑みてなされたもの
で、受光素子の配列順とは異なる順に読み出された画像
信号を受光素子の配列順にするため画像処理装置を提供
するものである。
で、受光素子の配列順とは異なる順に読み出された画像
信号を受光素子の配列順にするため画像処理装置を提供
するものである。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る画像処理装置は、受光素子の配列順とは異なる一定の
順で入力される画素デ−タを順次記憶する記憶手段と、
前記記憶手段から予め定められた読み出し順にしたがっ
て画素デ−タを読み出すために前記記憶手段にアドレス
デ−タを出力するアドレス発生手段と、を具備してなる
ものである。特に、アドレス発生手段は画像を読み取る
イメ−ジセンサにおける受光素子の配列順に相当するア
ドレスデ−タを出力するものが好適である。
る画像処理装置は、受光素子の配列順とは異なる一定の
順で入力される画素デ−タを順次記憶する記憶手段と、
前記記憶手段から予め定められた読み出し順にしたがっ
て画素デ−タを読み出すために前記記憶手段にアドレス
デ−タを出力するアドレス発生手段と、を具備してなる
ものである。特に、アドレス発生手段は画像を読み取る
イメ−ジセンサにおける受光素子の配列順に相当するア
ドレスデ−タを出力するものが好適である。
【０００８】請求項３記載の発明に係る画像処理装置
は、受光素子の配列順とは異なる一定の順で入力される
画素デ−タを順次記憶する記憶手段と、前記記憶手段に
画素デ−タが書き込まれていない間に前記記憶手段から
予め定められた読み出し順にしたがって画素デ−タを読
み出すために前記記憶手段にアドレスデ−タを出力する
アドレス発生手段と、を具備してなるものである。特
に、アドレス発生手段は画素デ−タを発生する受光素子
の配列順に相当するアドレスデ−タを出力してなるもの
が好適である。
は、受光素子の配列順とは異なる一定の順で入力される
画素デ−タを順次記憶する記憶手段と、前記記憶手段に
画素デ−タが書き込まれていない間に前記記憶手段から
予め定められた読み出し順にしたがって画素デ−タを読
み出すために前記記憶手段にアドレスデ−タを出力する
アドレス発生手段と、を具備してなるものである。特
に、アドレス発生手段は画素デ−タを発生する受光素子
の配列順に相当するアドレスデ−タを出力してなるもの
が好適である。
【０００９】請求項５記載の発明に係る画像処理装置
は、外部から一定間隔で且つ受光素子の配列順とは異な
る一定の順で入力される画素デ−タを記憶する記憶手段
と、前記画素デ−タの入力タイミングに同期して前記記
憶手段への画素デ−タの書き込みアドレスを発生する書
込アドレス発生手段と、１ラインの受光素子からの画素
デ−タの入力開始の都度にパルスを発生するラインスタ
−ト信号発生手段と、前記ラインスタ−ト信号発生手段
からパルスが出力される都度に前記記憶手段における前
記画素デ−タの記憶領域を該記憶手段が有する全記憶領
域の上位半分と下位半分とに指定仕分ける記憶領域指定
手段と、前記記憶手段への画素デ−タの入力タイミング
の一周期の間に前記記憶手段の前記記憶領域指定手段に
より指定されていない領域から１画素デ−タを読み出す
ために前記記憶手段へ入力する読み出しアドレスを発生
する読出アドレス発生手段と、を具備してなるものであ
る。特に、読出アドレス発生手段は、記憶手段への画素
デ−タの書き込みが終了した後毎に計数動作を行う計数
手段と、前記計数手段の計数値を受光素子の配列順に相
当するアドレスデ−タに変換するアドレス変換手段と、
を具備してなるものが好適である。
は、外部から一定間隔で且つ受光素子の配列順とは異な
る一定の順で入力される画素デ−タを記憶する記憶手段
と、前記画素デ−タの入力タイミングに同期して前記記
憶手段への画素デ−タの書き込みアドレスを発生する書
込アドレス発生手段と、１ラインの受光素子からの画素
デ−タの入力開始の都度にパルスを発生するラインスタ
−ト信号発生手段と、前記ラインスタ−ト信号発生手段
からパルスが出力される都度に前記記憶手段における前
記画素デ−タの記憶領域を該記憶手段が有する全記憶領
域の上位半分と下位半分とに指定仕分ける記憶領域指定
手段と、前記記憶手段への画素デ−タの入力タイミング
の一周期の間に前記記憶手段の前記記憶領域指定手段に
より指定されていない領域から１画素デ−タを読み出す
ために前記記憶手段へ入力する読み出しアドレスを発生
する読出アドレス発生手段と、を具備してなるものであ
る。特に、読出アドレス発生手段は、記憶手段への画素
デ−タの書き込みが終了した後毎に計数動作を行う計数
手段と、前記計数手段の計数値を受光素子の配列順に相
当するアドレスデ−タに変換するアドレス変換手段と、
を具備してなるものが好適である。
【００１０】請求項７記載の画像処理装置は、外部から
入力される画素デ−タを記憶する記憶手段と、画素デ−
タを出力する受光素子の配列順とは異なる順で外部から
入力される画素デ−タを受光素子の配列順に前記記憶手
段へ記憶すべく前記記憶手段に書き込みアドレスデ−タ
を出力する書込アドレス発生手段と、前記記憶手段から
画素デ−タを読み出すための読み出しアドレスを前記記
憶手段に出力する読出アドレス発生手段と、を具備して
なるものである。
入力される画素デ−タを記憶する記憶手段と、画素デ−
タを出力する受光素子の配列順とは異なる順で外部から
入力される画素デ−タを受光素子の配列順に前記記憶手
段へ記憶すべく前記記憶手段に書き込みアドレスデ−タ
を出力する書込アドレス発生手段と、前記記憶手段から
画素デ−タを読み出すための読み出しアドレスを前記記
憶手段に出力する読出アドレス発生手段と、を具備して
なるものである。
【００１１】請求項８記載の画像処理装置は、外部から
入力される画素デ−タを記憶する記憶手段と、前記画素
デ−タの入力タイミングに同期して前記記憶手段への画
素デ−タの書き込みアドレスを発生する書込アドレス発
生手段と、１ラインの受光素子からの画素デ−タの入力
開始の都度にパルスを発生するラインスタ−ト信号発生
手段と、前記ラインスタ−ト信号発生手段からパルスが
出力される都度に前記記憶手段における前記画素デ−タ
の記憶領域を該記憶手段が有する全記憶領域の上位半分
と下位半分とに指定仕分ける記憶領域指定手段と、前記
記憶手段への画素デ−タの入力タイミングの一周期の間
に前記記憶手段の前記記憶領域指定手段により指定され
ていない領域から１画素デ−タを読み出すために前記記
憶手段へ入力する読み出しアドレスを発生する読出アド
レス発生手段と、を具備してなるものである。特に、書
込アドレス発生手段は、画素デ−タの入力タイミングに
同期して計数を行う計数手段と、前記計数手段の計数値
を記憶手段から読み出す画素デ−タの所望の読み出し順
序に対応した読み出しアドレスに変換するアドレス変換
手段と、からなるものが好適である。
入力される画素デ−タを記憶する記憶手段と、前記画素
デ−タの入力タイミングに同期して前記記憶手段への画
素デ−タの書き込みアドレスを発生する書込アドレス発
生手段と、１ラインの受光素子からの画素デ−タの入力
開始の都度にパルスを発生するラインスタ−ト信号発生
手段と、前記ラインスタ−ト信号発生手段からパルスが
出力される都度に前記記憶手段における前記画素デ−タ
の記憶領域を該記憶手段が有する全記憶領域の上位半分
と下位半分とに指定仕分ける記憶領域指定手段と、前記
記憶手段への画素デ−タの入力タイミングの一周期の間
に前記記憶手段の前記記憶領域指定手段により指定され
ていない領域から１画素デ−タを読み出すために前記記
憶手段へ入力する読み出しアドレスを発生する読出アド
レス発生手段と、を具備してなるものである。特に、書
込アドレス発生手段は、画素デ−タの入力タイミングに
同期して計数を行う計数手段と、前記計数手段の計数値
を記憶手段から読み出す画素デ−タの所望の読み出し順
序に対応した読み出しアドレスに変換するアドレス変換
手段と、からなるものが好適である。
【００１２】
【作用】請求項１記載の発明に係る画像処理装置におい
ては、アドレス発生手段は、予め定められた読み出し順
にしたがった読み出しアドレスを発生して記憶手段に入
力するので、記憶手段の画素デ−タの書き込み順がこの
画素デ−タを発生する受光素子の配列順でない場合に
は、アドレス発生手段が発生するアドレスの順を予め受
光素子の配列順に対応したものとしておくことにより、
画素デ−タが受光素子の配列順に読み出されることとな
るものである。
ては、アドレス発生手段は、予め定められた読み出し順
にしたがった読み出しアドレスを発生して記憶手段に入
力するので、記憶手段の画素デ−タの書き込み順がこの
画素デ−タを発生する受光素子の配列順でない場合に
は、アドレス発生手段が発生するアドレスの順を予め受
光素子の配列順に対応したものとしておくことにより、
画素デ−タが受光素子の配列順に読み出されることとな
るものである。
【００１３】請求項３記載の発明に係る画像処理装置に
おいては、画素デ−タの書き込みと書き込みとの間に記
憶手段から画素デ−タが読み出されるので、所定量の画
素デ−タの書き込みが済んだ後に画素デ−タの読み出し
を行うものに比して処理時間が短縮されることとなるも
のである。
おいては、画素デ−タの書き込みと書き込みとの間に記
憶手段から画素デ−タが読み出されるので、所定量の画
素デ−タの書き込みが済んだ後に画素デ−タの読み出し
を行うものに比して処理時間が短縮されることとなるも
のである。
【００１４】請求項５記載の発明に係る画像処理装置に
おいては、１ラインの画素デ−タが記憶手段の半分の領
域に書き込まれつつ、画素デ−タの書き込み周期の間に
記憶手段の他の半分の領域から１ライン前の画素デ−タ
が読み出されることとなる。請求項６記載の発明に係る
画像処理装置においては、上記請求項５の作用に加え、
計数手段の計数値がアドレス変換器によって変換された
アドレスデ−タが記憶手段に入力されることによって、
画素デ−タは受光素子の配列順に記憶手段から読み出さ
れることとなる。
おいては、１ラインの画素デ−タが記憶手段の半分の領
域に書き込まれつつ、画素デ−タの書き込み周期の間に
記憶手段の他の半分の領域から１ライン前の画素デ−タ
が読み出されることとなる。請求項６記載の発明に係る
画像処理装置においては、上記請求項５の作用に加え、
計数手段の計数値がアドレス変換器によって変換された
アドレスデ−タが記憶手段に入力されることによって、
画素デ−タは受光素子の配列順に記憶手段から読み出さ
れることとなる。
【００１５】請求項７記載の発明に係る画像処理装置に
おいては、書込アドレス発生手段の発生する書き込みア
ドレスが記憶手段に入力され画素デ−タは、このアドレ
スにしたがって書き込まれる結果、その書き込み順は受
光素子の配列順となるものである。
おいては、書込アドレス発生手段の発生する書き込みア
ドレスが記憶手段に入力され画素デ−タは、このアドレ
スにしたがって書き込まれる結果、その書き込み順は受
光素子の配列順となるものである。
【００１６】請求項８記載の発明に係る画像処理装置に
おいては、１ラインの画素デ−タが記憶手段の半分の領
域に書き込まれつつ、画素デ−タの書き込み周期の間に
記憶手段の他の半分の領域から１ライン前の画素デ−タ
が読み出されることとなる。請求項９記載の発明に係る
画像処理装置においては、請求項８記載の作用に加え、
画素デ−タは計数手段とアドレス変換器によって記憶手
段に入力される書き込みアドレスデ−タにしたがって書
き込まれる結果、受光素子の配列順に書き込まれること
となる。
おいては、１ラインの画素デ−タが記憶手段の半分の領
域に書き込まれつつ、画素デ−タの書き込み周期の間に
記憶手段の他の半分の領域から１ライン前の画素デ−タ
が読み出されることとなる。請求項９記載の発明に係る
画像処理装置においては、請求項８記載の作用に加え、
画素デ−タは計数手段とアドレス変換器によって記憶手
段に入力される書き込みアドレスデ−タにしたがって書
き込まれる結果、受光素子の配列順に書き込まれること
となる。
【００１７】
【実施例】以下、図１乃至図５を参照しつつ本発明に係
る画像処理装置について説明する。ここで図１は本発明
に係る画像処理装置の一実施例を示す構成図、図２は図
１に示された実施例の画像処理装置における動作を説明
するための主要部の信号のタイミングを示すタイミング
図、図３は本発明に係る画像処理装置へ入力される画素
デ−タの入力順を説明するための説明図、図４は図１に
示された実施例の画像処理装置におけるアドレス変換器
の動作を説明するための説明図、図５は図１に示された
実施例におけるＲＡＭの動作を説明するための説明図で
ある。
る画像処理装置について説明する。ここで図１は本発明
に係る画像処理装置の一実施例を示す構成図、図２は図
１に示された実施例の画像処理装置における動作を説明
するための主要部の信号のタイミングを示すタイミング
図、図３は本発明に係る画像処理装置へ入力される画素
デ−タの入力順を説明するための説明図、図４は図１に
示された実施例の画像処理装置におけるアドレス変換器
の動作を説明するための説明図、図５は図１に示された
実施例におけるＲＡＭの動作を説明するための説明図で
ある。
【００１８】この画像処理装置は、ライン信号発生器１
と、フリップフロップ２と、ＲＡＭ３と、画素クロック
信号発生器４と、読み出しクロック発生器５と、書込カ
ウンタ６と、読出カウンタ７と、アドレス変換器８と、
パルス変換器９と、を主たる構成要素としてなるもので
ある。また、本装置に入力される画像信号を読み取るた
めのセンサとしては、いわゆるラインイメ−ジセンサ
（図示せず）を前提としており、その長手軸方向が主走
査方向であり、電気的に走査されるようになっている一
方、副走査方向にはキャリッジ（図示せず）によって移
動されるようになっているものである。ライン信号発生
器１は、ラインイメ−ジセンサからの信号の読み出し開
始信号としてのラインスタ−ト信号を出力するものであ
る。本装置においては、例えば、図３に示されたような
受光素子がライン（一次元）状に配設されてなるライン
イメ−ジセンサを副走査方向に移動させて画像読取が行
われることを前提としており、ラインスタ−ト信号はか
かるラインイメ−ジセンサから画素デ−タを読み出す際
に発生される信号である。このライン信号発生器１の出
力はフリップフロップ２、書込カウンタ６及び読出カウ
ンタ７にそれぞれ接続されている。
と、フリップフロップ２と、ＲＡＭ３と、画素クロック
信号発生器４と、読み出しクロック発生器５と、書込カ
ウンタ６と、読出カウンタ７と、アドレス変換器８と、
パルス変換器９と、を主たる構成要素としてなるもので
ある。また、本装置に入力される画像信号を読み取るた
めのセンサとしては、いわゆるラインイメ−ジセンサ
（図示せず）を前提としており、その長手軸方向が主走
査方向であり、電気的に走査されるようになっている一
方、副走査方向にはキャリッジ（図示せず）によって移
動されるようになっているものである。ライン信号発生
器１は、ラインイメ−ジセンサからの信号の読み出し開
始信号としてのラインスタ−ト信号を出力するものであ
る。本装置においては、例えば、図３に示されたような
受光素子がライン（一次元）状に配設されてなるライン
イメ−ジセンサを副走査方向に移動させて画像読取が行
われることを前提としており、ラインスタ−ト信号はか
かるラインイメ−ジセンサから画素デ−タを読み出す際
に発生される信号である。このライン信号発生器１の出
力はフリップフロップ２、書込カウンタ６及び読出カウ
ンタ７にそれぞれ接続されている。
【００１９】フリップフロップ２は、ライン信号発生器
１の出力パルスをトリガ−としてその出力状態を反転す
るためものである。このフリップフロップ２の出力は第
３の切替スイッチ１２の一方の端子１２ａ（ライト側）
に接続されると共に、反転回路１３を介して他方の端子
１２ｂ（リ−ド側）にそれぞれ接続されている。そし
て、この第３の切替スイッチ１２の切替端子１２ｃはＲ
ＡＭ３のアドレスの内、最上位ビットに接続されてい
る。画素クロック信号発生器４は、外部から入力される
画素信号の入力タイミングに同期した画素クロックを発
生するものであり、書込カウンタ６はこの画素クロック
が入力される度毎に計数を行うようになっている。
１の出力パルスをトリガ−としてその出力状態を反転す
るためものである。このフリップフロップ２の出力は第
３の切替スイッチ１２の一方の端子１２ａ（ライト側）
に接続されると共に、反転回路１３を介して他方の端子
１２ｂ（リ−ド側）にそれぞれ接続されている。そし
て、この第３の切替スイッチ１２の切替端子１２ｃはＲ
ＡＭ３のアドレスの内、最上位ビットに接続されてい
る。画素クロック信号発生器４は、外部から入力される
画素信号の入力タイミングに同期した画素クロックを発
生するものであり、書込カウンタ６はこの画素クロック
が入力される度毎に計数を行うようになっている。
【００２０】読み出しクロック発生器５は、読出カウン
タ７の計数動作に必要な読出信号を発生するもので、こ
の読み出しクロック発生器５の出力クロックにより読出
カウンタ７は読み出しクロック毎に計数値を一つ進める
ようになっている。ＲＡＭ３はデ−タの書き込み及び読
み出しが可能なＩＣメモリである。本実施例において
は、書き込み及び読み出しのアドレスデ−タは、第３の
切替スイッチ１２を介して入力される１ビットと、第２
の切替スイッチ１１を介して入力される残りのビットと
で構成されるようになっている。具体的には、先ず、一
つの画素デ−タのデ−タ長が８ビットで、ラインイメ−
ジセンサの画素数が２５６画素であるとすると、このＲ
ＡＭ３の記憶容量としては少なくともラインイメ−ジセ
ンサの画素数の２倍、すなわち、２×２５６＝５１２の
画素デ−タを記憶する容量が必要である。したがって、
ＲＡＭ３のアドレスビットは９ビットとなり、第２の切
替スイッチ１１を介して書込カウンタ６又はアドレス変
換器８からＲＡＭ３に入力されるアドレスデ−タは８ビ
ットとなる。このＲＡＭ３には第１の切替スイッチ１０
の切替接点１０ｃが接続されており、この切替接点１０
ｃが一方の接点１０ａ（ライト側）に切り替えられた場
合には外部から入力される画素デ−タの書き込み状態
に、また、切替接点１０ｃが他方の接点１０ｂ（リ−ド
側）に切り替えられた場合には、画素デ−タの読み出し
状態に、それぞれなるようになっている。尚、第１、第
２及び第３の各切替スイッチ１０、１１、１２は、例え
ば、ゲ−ト用ＩＣ或いはデ−タセレクタ等の名称で一般
に知られているところのいわゆる電子スイッチが用いら
れる。
タ７の計数動作に必要な読出信号を発生するもので、こ
の読み出しクロック発生器５の出力クロックにより読出
カウンタ７は読み出しクロック毎に計数値を一つ進める
ようになっている。ＲＡＭ３はデ−タの書き込み及び読
み出しが可能なＩＣメモリである。本実施例において
は、書き込み及び読み出しのアドレスデ−タは、第３の
切替スイッチ１２を介して入力される１ビットと、第２
の切替スイッチ１１を介して入力される残りのビットと
で構成されるようになっている。具体的には、先ず、一
つの画素デ−タのデ−タ長が８ビットで、ラインイメ−
ジセンサの画素数が２５６画素であるとすると、このＲ
ＡＭ３の記憶容量としては少なくともラインイメ−ジセ
ンサの画素数の２倍、すなわち、２×２５６＝５１２の
画素デ−タを記憶する容量が必要である。したがって、
ＲＡＭ３のアドレスビットは９ビットとなり、第２の切
替スイッチ１１を介して書込カウンタ６又はアドレス変
換器８からＲＡＭ３に入力されるアドレスデ−タは８ビ
ットとなる。このＲＡＭ３には第１の切替スイッチ１０
の切替接点１０ｃが接続されており、この切替接点１０
ｃが一方の接点１０ａ（ライト側）に切り替えられた場
合には外部から入力される画素デ−タの書き込み状態
に、また、切替接点１０ｃが他方の接点１０ｂ（リ−ド
側）に切り替えられた場合には、画素デ−タの読み出し
状態に、それぞれなるようになっている。尚、第１、第
２及び第３の各切替スイッチ１０、１１、１２は、例え
ば、ゲ−ト用ＩＣ或いはデ−タセレクタ等の名称で一般
に知られているところのいわゆる電子スイッチが用いら
れる。
【００２１】書込カウンタ６は、画素クロックが入力さ
れる度毎に計数を繰り返すもので、本実施例においては
上述のように計数値は８ビットで、ＲＡＭ３のアドレス
デ−タとしてＲＡＭ３のアドレスラインに入力されるよ
うになっている。読出カウンタ７は基本的に、書込カウ
ンタ６と同一の機能を有するものであり、読み出しクロ
ック発生器５から入力される読み出しクロック毎に計数
値を一つづつ増加させるようになっている。そして、こ
の読出カウンタ７の計数値は８ビットで、この計数値は
アドレス変換器８に入力されるようになっている。この
アドレス変換器８は、先の読出カウンタ７の計数値を、
ＲＡＭ３からの画素信号の読み出しに必要なアドレスデ
−タに変換するものである（詳細は後述）。パルス変換
器９は画素クロックをもとに第１乃至第３の切替スイッ
チ１０〜１２の動作を制御するリ−ド・ライト切替パル
スを発生するものである（詳細は後述）。
れる度毎に計数を繰り返すもので、本実施例においては
上述のように計数値は８ビットで、ＲＡＭ３のアドレス
デ−タとしてＲＡＭ３のアドレスラインに入力されるよ
うになっている。読出カウンタ７は基本的に、書込カウ
ンタ６と同一の機能を有するものであり、読み出しクロ
ック発生器５から入力される読み出しクロック毎に計数
値を一つづつ増加させるようになっている。そして、こ
の読出カウンタ７の計数値は８ビットで、この計数値は
アドレス変換器８に入力されるようになっている。この
アドレス変換器８は、先の読出カウンタ７の計数値を、
ＲＡＭ３からの画素信号の読み出しに必要なアドレスデ
−タに変換するものである（詳細は後述）。パルス変換
器９は画素クロックをもとに第１乃至第３の切替スイッ
チ１０〜１２の動作を制御するリ−ド・ライト切替パル
スを発生するものである（詳細は後述）。
【００２２】次に、上記構成における本装置の動作につ
いて図２を参照しつつ説明する。先ず、図示しないライ
ンイメ−ジセンサからの画素デ−タの入力に先立ってラ
イン信号発生器１によりラインスタ−ト信号が発生され
（図２（ｃ）参照）、このラインスタ−ト信号はフリッ
プフロップ２、書込カウンタ６及び読出カウンタ７にそ
れぞれ入力される。フリップフロップ２は、ラインスタ
−ト信号が入力されることにより、出力状態がラインス
タ−ト信号入力前の出力状態の反転されたものとなる。
例えば、図２（ｄ）に示された例においては、最初のラ
インスタ−ト信号によりフリップフロップ２の出力は論
理値「０」となり、次のラインスタ−ト信号により論理
値「１」となる。また、書込カウンタ６及び読出カウン
タ７は、ラインスタ−ト信号の入力により計数値が零に
リセットされるようになっている。
いて図２を参照しつつ説明する。先ず、図示しないライ
ンイメ−ジセンサからの画素デ−タの入力に先立ってラ
イン信号発生器１によりラインスタ−ト信号が発生され
（図２（ｃ）参照）、このラインスタ−ト信号はフリッ
プフロップ２、書込カウンタ６及び読出カウンタ７にそ
れぞれ入力される。フリップフロップ２は、ラインスタ
−ト信号が入力されることにより、出力状態がラインス
タ−ト信号入力前の出力状態の反転されたものとなる。
例えば、図２（ｄ）に示された例においては、最初のラ
インスタ−ト信号によりフリップフロップ２の出力は論
理値「０」となり、次のラインスタ−ト信号により論理
値「１」となる。また、書込カウンタ６及び読出カウン
タ７は、ラインスタ−ト信号の入力により計数値が零に
リセットされるようになっている。
【００２３】続いて、画素クロック信号発生器４から画
素クロックが一定間隔で出力され、書込カウンタ６及び
パルス変換器９にそれぞれ入力される。書込カウンタ６
においては画素クロックの入力により計数動作が開始さ
れ、画素クロックの入力の度毎に計数値が一つずつ増加
されるようになっている。また、パルス変換器９は画素
クロックを入力し、この入力信号からｄｕｔｙ ｃｙｃ
ｌｅが５０％で且つパルスの立ち上がりが画素クロック
に同期したリ−ド・ライト切替パルスを生成する。
素クロックが一定間隔で出力され、書込カウンタ６及び
パルス変換器９にそれぞれ入力される。書込カウンタ６
においては画素クロックの入力により計数動作が開始さ
れ、画素クロックの入力の度毎に計数値が一つずつ増加
されるようになっている。また、パルス変換器９は画素
クロックを入力し、この入力信号からｄｕｔｙ ｃｙｃ
ｌｅが５０％で且つパルスの立ち上がりが画素クロック
に同期したリ−ド・ライト切替パルスを生成する。
【００２４】リ−ド・ライト切替パルスは、ＲＡＭ３の
書き込み状態と読み出し状態との切り替えに用いられる
もので、第１乃至第３の切替スイッチ１０〜１２は、こ
のリ−ド・ライト切替パルスに同期して動作するように
なっている。本実施例においては、このリ−ド・ライト
切替パルスが論理値「１」である場合は第１乃至第３の
切替スイッチ１０〜１２は、それぞれ切替接点１０ｃ，
１１ｃ，１２ｃがライト側（１０ａ，１１ａ，１２ａ）
に設定され、ＲＡＭ３は書き込み状態となる一方、論理
値「０」である場合は第１乃至第３の切替スイッチ１０
〜１２は、それぞれ切替接点１０ｃ，１１ｃ，１２ｃが
リ−ド側（１０ｂ，１１ｂ，１２ｂ）に設定されて、Ｒ
ＡＭ３は読み出し状態となる。
書き込み状態と読み出し状態との切り替えに用いられる
もので、第１乃至第３の切替スイッチ１０〜１２は、こ
のリ−ド・ライト切替パルスに同期して動作するように
なっている。本実施例においては、このリ−ド・ライト
切替パルスが論理値「１」である場合は第１乃至第３の
切替スイッチ１０〜１２は、それぞれ切替接点１０ｃ，
１１ｃ，１２ｃがライト側（１０ａ，１１ａ，１２ａ）
に設定され、ＲＡＭ３は書き込み状態となる一方、論理
値「０」である場合は第１乃至第３の切替スイッチ１０
〜１２は、それぞれ切替接点１０ｃ，１１ｃ，１２ｃが
リ−ド側（１０ｂ，１１ｂ，１２ｂ）に設定されて、Ｒ
ＡＭ３は読み出し状態となる。
【００２５】しかして、先ず、フリップフロップ２が論
理値「０」を出力し、リ−ド・ライト切替パルスが論理
値「１」で、第１乃至第３の切替スイッチ１０〜１２が
ライト側にあると、ＲＡＭ３の最上位アドレスビット
は、論理値「０」となるので、ＲＡＭ３の全アドレスの
内、下位半分のアドレス領域が指定されることとなる。
例えば、アドレスビット数が９ビットであるとすれば、
２５６番地以下のアドレスが、書込カウンタ６の計数値
にしたがって順に指定されることとなる。図２におい
て、画素クロックの一番左側の時点イで書込カウンタ６
及び読出カウンタ７の計数値が共に０であるとすると、
このタイミングに入力された画素デ−タは、ＲＡＭ３の
下位アドレス領域の内の一番下位のアドレスに書き込ま
れることとなる。すなわち、ＲＡＭ３のアドレスビット
数が全９ビットである場合、最初の画素デ−タは、０番
地に設定されることとなる。そして、リ−ド・ライト信
号が論理値「１」となる度毎に、画素デ−タはＲＡＭ３
の下位アドレス領域の下位アドレスから順に書き込まれ
ることとなる。ここで、外部から入力される画素デ−タ
は既に述べたようにラインイメ−ジセンサにおける配列
において、一定の素子間隔を隔てて出力されるもので、
例えば、ラインイメ−ジセンサが図３に示されたように
２５６個の受光素子からなるものとすれば、本装置に
は、同図の下側に記載されたように、０番地の受光素子
の画素デ−タ、３２番地の受光素子の画素デ−タ、６４
番地の受光素子の画素デ−タ・・・というように、３２
個おきに画素デ−タが入力され、これらがＲＡＭ３の下
位アドレス領域の下位番地から順に入力されることとな
る。
理値「０」を出力し、リ−ド・ライト切替パルスが論理
値「１」で、第１乃至第３の切替スイッチ１０〜１２が
ライト側にあると、ＲＡＭ３の最上位アドレスビット
は、論理値「０」となるので、ＲＡＭ３の全アドレスの
内、下位半分のアドレス領域が指定されることとなる。
例えば、アドレスビット数が９ビットであるとすれば、
２５６番地以下のアドレスが、書込カウンタ６の計数値
にしたがって順に指定されることとなる。図２におい
て、画素クロックの一番左側の時点イで書込カウンタ６
及び読出カウンタ７の計数値が共に０であるとすると、
このタイミングに入力された画素デ−タは、ＲＡＭ３の
下位アドレス領域の内の一番下位のアドレスに書き込ま
れることとなる。すなわち、ＲＡＭ３のアドレスビット
数が全９ビットである場合、最初の画素デ−タは、０番
地に設定されることとなる。そして、リ−ド・ライト信
号が論理値「１」となる度毎に、画素デ−タはＲＡＭ３
の下位アドレス領域の下位アドレスから順に書き込まれ
ることとなる。ここで、外部から入力される画素デ−タ
は既に述べたようにラインイメ−ジセンサにおける配列
において、一定の素子間隔を隔てて出力されるもので、
例えば、ラインイメ−ジセンサが図３に示されたように
２５６個の受光素子からなるものとすれば、本装置に
は、同図の下側に記載されたように、０番地の受光素子
の画素デ−タ、３２番地の受光素子の画素デ−タ、６４
番地の受光素子の画素デ−タ・・・というように、３２
個おきに画素デ−タが入力され、これらがＲＡＭ３の下
位アドレス領域の下位番地から順に入力されることとな
る。
【００２６】一方、リ−ド・ライト切替パルスが論理値
「０」となって第１乃至第３の切替スイッチ１０〜１２
がリ−ド側に切り替えられると、ＲＡＭ３はデ−タの読
み出し状態となる。この際、反転回路１３を介してフリ
ップフロップ２の出力値が入力されるので、フリップフ
ロップ２が論理値「０」を出力している間では、ＲＡＭ
３の最上位アドレスビットは論理値「１」となる。した
がって、ＲＡＭ３は全アドレスの内、上位半分の領域が
指定されることとなる。そして、ＲＡＭ３からは、リ−
ド・ライト切替パルスが論理値「０」の度毎に上位アド
レス領域から画素デ−タが一つづつ読み出される。この
ＲＡＭ３からの画素デ−タの読み出し状態において、Ｒ
ＡＭ３に入力されるアドレスデ−タは、読出カウンタ７
のカウンタ値そのものではなく、読出カウンタ７のカウ
ンタ値をアドレス変換器８で変換した値となる。これ
は、既に述べたようにＲＡＭ３に書き込まれる画素デ−
タがラインイメ−ジセンサにおける受光素子の配列順と
異なるためである。また、図２で期間Ｉ（以下、ライン
スタ−ト信号の１間隔、すなわちラインスタ−ト信号が
発生してから次のラインスタ−ト信号が発生する間での
間を「１ラインスキャン」と言う。）でＲＡＭ３から読
み出される画素デ−タは、同図には表されていない１ラ
インスキャン前の期間に、ＲＡＭ３に書き込まれた画素
デ−タである。逆に、期間ＩにおいてＲＡＭ３に書き込
まれた画素デ−タが読み出されるのは、次のラインスキ
ャンの期間である。すなわち、図２（ｄ）に示されたよ
うに次のラインスキャンでは、フリップフロップ２の出
力は論理値「１」となり、ＲＡＭ３の読み出し状態にお
いて、最上位アドレスビットには論理値「０」が設定さ
れ、ＲＡＭ３からは下位アドレス領域の画素デ−タ（期
間Ｉで書き込まれた画素デ−タ）が読み出されることと
なる。
「０」となって第１乃至第３の切替スイッチ１０〜１２
がリ−ド側に切り替えられると、ＲＡＭ３はデ−タの読
み出し状態となる。この際、反転回路１３を介してフリ
ップフロップ２の出力値が入力されるので、フリップフ
ロップ２が論理値「０」を出力している間では、ＲＡＭ
３の最上位アドレスビットは論理値「１」となる。した
がって、ＲＡＭ３は全アドレスの内、上位半分の領域が
指定されることとなる。そして、ＲＡＭ３からは、リ−
ド・ライト切替パルスが論理値「０」の度毎に上位アド
レス領域から画素デ−タが一つづつ読み出される。この
ＲＡＭ３からの画素デ−タの読み出し状態において、Ｒ
ＡＭ３に入力されるアドレスデ−タは、読出カウンタ７
のカウンタ値そのものではなく、読出カウンタ７のカウ
ンタ値をアドレス変換器８で変換した値となる。これ
は、既に述べたようにＲＡＭ３に書き込まれる画素デ−
タがラインイメ−ジセンサにおける受光素子の配列順と
異なるためである。また、図２で期間Ｉ（以下、ライン
スタ−ト信号の１間隔、すなわちラインスタ−ト信号が
発生してから次のラインスタ−ト信号が発生する間での
間を「１ラインスキャン」と言う。）でＲＡＭ３から読
み出される画素デ−タは、同図には表されていない１ラ
インスキャン前の期間に、ＲＡＭ３に書き込まれた画素
デ−タである。逆に、期間ＩにおいてＲＡＭ３に書き込
まれた画素デ−タが読み出されるのは、次のラインスキ
ャンの期間である。すなわち、図２（ｄ）に示されたよ
うに次のラインスキャンでは、フリップフロップ２の出
力は論理値「１」となり、ＲＡＭ３の読み出し状態にお
いて、最上位アドレスビットには論理値「０」が設定さ
れ、ＲＡＭ３からは下位アドレス領域の画素デ−タ（期
間Ｉで書き込まれた画素デ−タ）が読み出されることと
なる。
【００２７】ＲＡＭ３の読み出し状態における読出カウ
ンタ７のカウンタ値とアドレス変換器８から出力される
読み出しアドレスとの関係を、期間Ｉで書き込まれた画
素デ−タが読み出される次のラインスキャンの期間につ
いてみると、図４に示されたように、読出カウンタ７の
計数値が順に変化するのに対してアドレス変換器８から
出力される読み出しアドレスは、８番地おきとなる。こ
れは、先に図３で説明したようにラインイメ−ジセンサ
の隣接する画素デ−タは、受光素子８個おきに出力され
るためである。
ンタ７のカウンタ値とアドレス変換器８から出力される
読み出しアドレスとの関係を、期間Ｉで書き込まれた画
素デ−タが読み出される次のラインスキャンの期間につ
いてみると、図４に示されたように、読出カウンタ７の
計数値が順に変化するのに対してアドレス変換器８から
出力される読み出しアドレスは、８番地おきとなる。こ
れは、先に図３で説明したようにラインイメ−ジセンサ
の隣接する画素デ−タは、受光素子８個おきに出力され
るためである。
【００２８】ここで、ＲＡＭ３の書き込み状態と読み出
し状態とにおける記憶領域の使い分けを図２及び図５を
参照しつつ概括的に述べれば、先ず、期間Ｉにおいて、
リ−ド・ライト切替信号が論理値「１」である書き込み
期間においては、ＲＡＭ３の下位アドレス領域（図５に
おいて「ＲＡＭ領域−Ｂ」と記載された部分）に画素デ
−タが順に書き込まれる一方、リ−ド・ライト切替信号
が論理値「０」である読み出し期間においては、上位ア
ドレス領域（図５において「ＲＡＭ領域−Ａ」と記載さ
れた部分）から画素デ−タ読み出されることとなる（図
５（ａ）参照）。
し状態とにおける記憶領域の使い分けを図２及び図５を
参照しつつ概括的に述べれば、先ず、期間Ｉにおいて、
リ−ド・ライト切替信号が論理値「１」である書き込み
期間においては、ＲＡＭ３の下位アドレス領域（図５に
おいて「ＲＡＭ領域−Ｂ」と記載された部分）に画素デ
−タが順に書き込まれる一方、リ−ド・ライト切替信号
が論理値「０」である読み出し期間においては、上位ア
ドレス領域（図５において「ＲＡＭ領域−Ａ」と記載さ
れた部分）から画素デ−タ読み出されることとなる（図
５（ａ）参照）。
【００２９】そして、次のラインスキャンにおいて、リ
−ド・ライト切替パルスが論理値「１」の書き込み期間
においては、期間Ｉとは反対にＲＡＭ３の上位アドレス
領域（ＲＡＭ領域−Ａ）に画素デ−タが書き込まれる一
方、リ−ド・ライト切替パルスが論理値「０」の読み出
し期間においては、ＲＡＭ３の下位アドレス領域（ＲＡ
Ｍ領域−Ｂ）から画素デ−タが読み出されることとなる
（図５（ｂ）参照）。以下、ラインスタ−ト信号の発生
の度に上述の状態が交互に繰り返されることとなる。結
局、ＲＡＭ３からは、画素デ−タが受光素子の配列順に
読み出されることとなる。
−ド・ライト切替パルスが論理値「１」の書き込み期間
においては、期間Ｉとは反対にＲＡＭ３の上位アドレス
領域（ＲＡＭ領域−Ａ）に画素デ−タが書き込まれる一
方、リ−ド・ライト切替パルスが論理値「０」の読み出
し期間においては、ＲＡＭ３の下位アドレス領域（ＲＡ
Ｍ領域−Ｂ）から画素デ−タが読み出されることとなる
（図５（ｂ）参照）。以下、ラインスタ−ト信号の発生
の度に上述の状態が交互に繰り返されることとなる。結
局、ＲＡＭ３からは、画素デ−タが受光素子の配列順に
読み出されることとなる。
【００３０】図６には他の実施例が示されており、以
下、同図を参照しつつその構成、動作を説明する。尚、
図１に示された実施例と同一の構成要素については、同
一の符号を付してここでの説明を省略することとし、以
下異なる点を中心に説明するものとする。この図６に示
された実施例は、ＲＡＭ３に画素デ−タを書き込む際に
画素デ−タを受光素子の配列順に書き込むようにしたも
のである。すなわち、書込カウンタ６の出力側には、ア
ドレス変換器８ａが接続されており、書込カウンタ６の
カウンタ値をアドレス変換器８ａで変換したものをＲＡ
Ｍ３へ入力することによって、画素デ−タが受光素子の
配列順に書き込まれるようになっている。
下、同図を参照しつつその構成、動作を説明する。尚、
図１に示された実施例と同一の構成要素については、同
一の符号を付してここでの説明を省略することとし、以
下異なる点を中心に説明するものとする。この図６に示
された実施例は、ＲＡＭ３に画素デ−タを書き込む際に
画素デ−タを受光素子の配列順に書き込むようにしたも
のである。すなわち、書込カウンタ６の出力側には、ア
ドレス変換器８ａが接続されており、書込カウンタ６の
カウンタ値をアドレス変換器８ａで変換したものをＲＡ
Ｍ３へ入力することによって、画素デ−タが受光素子の
配列順に書き込まれるようになっている。
【００３１】図７にはアドレス変換器８ａにおける入力
デ−タ（書込カウンタ６のカウンタ値）と、アドレス変
換器８ａからＲＡＭ３に入力されるアドレスデ−タ（書
き込みアドレスデ−タ）との対応関係が示されている。
尚、図７に示された書込カウンタ値と書込アドレスとの
対応は、ラインイメ−ジセンサの受光素子の配列数等の
前提条件が図１で説明した実施例におけるものと同一で
ある場合のものである。先に説明したように画素デ−タ
は、ラインイメ−ジセンサの一方の端に位置する受光素
子のものから受光素子３２個の間隔をおいて入力される
ので、書き込みアドレスは、画素デ−タの間隔に対応し
たアドレス値が設定されている（図７参照）。尚、基本
的動作は図１で説明した実施例と同一であるので、ここ
での説明は省略する。
デ−タ（書込カウンタ６のカウンタ値）と、アドレス変
換器８ａからＲＡＭ３に入力されるアドレスデ−タ（書
き込みアドレスデ−タ）との対応関係が示されている。
尚、図７に示された書込カウンタ値と書込アドレスとの
対応は、ラインイメ−ジセンサの受光素子の配列数等の
前提条件が図１で説明した実施例におけるものと同一で
ある場合のものである。先に説明したように画素デ−タ
は、ラインイメ−ジセンサの一方の端に位置する受光素
子のものから受光素子３２個の間隔をおいて入力される
ので、書き込みアドレスは、画素デ−タの間隔に対応し
たアドレス値が設定されている（図７参照）。尚、基本
的動作は図１で説明した実施例と同一であるので、ここ
での説明は省略する。
【００３２】さらに、図８には第２の他の実施例が示さ
れており、以下同図を参照しつつこの実施例について説
明する。尚、先に図１で説明した構成要素と同一のもの
については、同一の符号を付してその説明を省略し、以
下異なる点を中心に説明するものとする。図１で説明し
た実施例においては、ＲＡＭ３の最上位アドレスビット
をラインスキャン毎に反転することにより、ＲＡＭ３の
記憶領域を上位アドレス領域と下位アドレス領域とに別
け、一方の領域が書き込み状態にある場合、他方の領域
は読み出し領域とすると共に、それぞれラインスキャン
毎に動作状態を変えるようにしていたのに対し、この第
２の他の実施例では上述の上位アドレス領域及び下位ア
ドレス領域をそれぞれいわゆるハ−ドウェアとして別個
のＲＡＭとしてなるものである。
れており、以下同図を参照しつつこの実施例について説
明する。尚、先に図１で説明した構成要素と同一のもの
については、同一の符号を付してその説明を省略し、以
下異なる点を中心に説明するものとする。図１で説明し
た実施例においては、ＲＡＭ３の最上位アドレスビット
をラインスキャン毎に反転することにより、ＲＡＭ３の
記憶領域を上位アドレス領域と下位アドレス領域とに別
け、一方の領域が書き込み状態にある場合、他方の領域
は読み出し領域とすると共に、それぞれラインスキャン
毎に動作状態を変えるようにしていたのに対し、この第
２の他の実施例では上述の上位アドレス領域及び下位ア
ドレス領域をそれぞれいわゆるハ−ドウェアとして別個
のＲＡＭとしてなるものである。
【００３３】すなわち、ＲＡＭＡ１５ａとＲＡＭＢ１５
ｂとは、それぞれ図１で示されたＲＡＭ３の記憶容量の
半分の記憶容量を有するもので、そのデ−タラインは第
１の切替スイッチ１０により画素デ−タの入力ラインと
なる一方、第２の切替スイッチ１２により出力ラインと
なるように構成してある。また、ＲＡＭＡ１５ａのＷＲ
端子（ライト・リ−ド切替端子）にはフリップフロップ
２の出力が直接に入力される一方、ＲＡＭＢ１５ｂのＷ
Ｒ端子には反転回路１３を介してフリップフロップ２の
出力が入力されるようになっている。このため、ＲＡＭ
Ａ１５ａとＲＡＭ１５ｂとは書き込み状態と読み出し状
態とが交互に切り替わるようになっている。また、ＲＡ
ＭＡ１５ａとＲＡＭＢ１５ｂのアドレスラインは、第３
及び第４の切替スイッチ１２，１４にそれぞれ接続され
ており、この２つの切替スイッチ１２，１４の操作によ
り書き込みアドレス（ライトアドレス）デ−タと、読み
出しアドレス（リ−ドアドレス）デ−タとの入力の切替
えが行われるようになっている。尚、第４の切替スイッ
チ１４が、電子的に動作するいわゆる電子スイッチを用
いてなるものである点は、先の実施例と同様である。
ｂとは、それぞれ図１で示されたＲＡＭ３の記憶容量の
半分の記憶容量を有するもので、そのデ−タラインは第
１の切替スイッチ１０により画素デ−タの入力ラインと
なる一方、第２の切替スイッチ１２により出力ラインと
なるように構成してある。また、ＲＡＭＡ１５ａのＷＲ
端子（ライト・リ−ド切替端子）にはフリップフロップ
２の出力が直接に入力される一方、ＲＡＭＢ１５ｂのＷ
Ｒ端子には反転回路１３を介してフリップフロップ２の
出力が入力されるようになっている。このため、ＲＡＭ
Ａ１５ａとＲＡＭ１５ｂとは書き込み状態と読み出し状
態とが交互に切り替わるようになっている。また、ＲＡ
ＭＡ１５ａとＲＡＭＢ１５ｂのアドレスラインは、第３
及び第４の切替スイッチ１２，１４にそれぞれ接続され
ており、この２つの切替スイッチ１２，１４の操作によ
り書き込みアドレス（ライトアドレス）デ−タと、読み
出しアドレス（リ−ドアドレス）デ−タとの入力の切替
えが行われるようになっている。尚、第４の切替スイッ
チ１４が、電子的に動作するいわゆる電子スイッチを用
いてなるものである点は、先の実施例と同様である。
【００３４】上記構成において、ラインスタ−ト信号が
入力されてフリップフロップ２が論理値「１」を出力す
ると、ＲＡＭＡ１５ａは書き込み状態に、ＲＡＭＢ１５
ｂは読み出し状態に、それぞれ設定される。また、フリ
ップフロップ２の出力により、第１の切替スイッチ１０
は画素デ−タをＲＡＭＡ１５ａに入力する状態となり
（図８に示された状態）、第２の切替スイッチ１１はＲ
ＡＭＢ１５ｂの読み出しデ−タを外部へ出力する状態と
なり（図８に示された状態）、第３の切替スイッチ１２
はライトアドレスがＲＡＭＡ１５ａへ入力される状態と
なり（図８に示された状態）、第４の切替スイッチ１４
はリ−ドアドレスデ−タをＲＡＭＢ１５ｂへ入力する状
態となる。
入力されてフリップフロップ２が論理値「１」を出力す
ると、ＲＡＭＡ１５ａは書き込み状態に、ＲＡＭＢ１５
ｂは読み出し状態に、それぞれ設定される。また、フリ
ップフロップ２の出力により、第１の切替スイッチ１０
は画素デ−タをＲＡＭＡ１５ａに入力する状態となり
（図８に示された状態）、第２の切替スイッチ１１はＲ
ＡＭＢ１５ｂの読み出しデ−タを外部へ出力する状態と
なり（図８に示された状態）、第３の切替スイッチ１２
はライトアドレスがＲＡＭＡ１５ａへ入力される状態と
なり（図８に示された状態）、第４の切替スイッチ１４
はリ−ドアドレスデ−タをＲＡＭＢ１５ｂへ入力する状
態となる。
【００３５】そして、ＲＡＭＡ１５ａへは画素デ−タが
順次書き込まれる一方、ＲＡＭＢ１５ｂからはリ−ドア
ドレスで指定された記憶番地に格納されている画素デ−
タが読み出される。したがって、画素デ−タがラインイ
メ−ジセンサの受光素子の配列にしたがっていなくと
も、リ−ドアドレスで受光素子の配列順に読み出しデ−
タを指定してゆけば、基本的に図１で説明した実施例と
同様に受光素子の配列順に画素デ−タが読み出されるこ
ととなる。そして、次のラインスタ−ト信号が入力され
ることによって、ＲＡＭＡ１５ａが読み出し状態となる
一方、ＲＡＭ１５ｂが書き込み状態となり、上述したよ
うな動作がそれぞれ行われることとなる。
順次書き込まれる一方、ＲＡＭＢ１５ｂからはリ−ドア
ドレスで指定された記憶番地に格納されている画素デ−
タが読み出される。したがって、画素デ−タがラインイ
メ−ジセンサの受光素子の配列にしたがっていなくと
も、リ−ドアドレスで受光素子の配列順に読み出しデ−
タを指定してゆけば、基本的に図１で説明した実施例と
同様に受光素子の配列順に画素デ−タが読み出されるこ
ととなる。そして、次のラインスタ−ト信号が入力され
ることによって、ＲＡＭＡ１５ａが読み出し状態となる
一方、ＲＡＭ１５ｂが書き込み状態となり、上述したよ
うな動作がそれぞれ行われることとなる。
【００３６】
【発明の効果】以上、述べたように、請求項１記載の発
明によれば、画素デ−タを予め定めた順に読み出すこと
ができるように構成することにより、画素デ−タの入力
順がこの画素デ−タを記憶手段から読み出す際の順が所
望の順序と異なっていてもアドレス発生手段が発生する
アドレス順を予め所望の順に設定しおくことにより、画
素デ−タを所望の順に読み出すことができるという効果
を奏するものである。また、請求項３記載の発明によれ
ば、画素デ−タの書き込みと読み出しを時分割に行える
ように構成することにより、画素デ−タの書き込みと読
み出しと交互に行われるので、処理時間が短縮されると
いう効果を奏するものである。請求項５記載の発明によ
れば、記憶手段の記憶領域が画素デ−タの書き込み状態
にある領域と読み出し状態にある領域とに分けられてし
かも時分割で画素デ−タの書き込みと読み出しとができ
るように構成することにより、画素デ−タの書き込みと
読み出しとが効率よく行えるという効果を奏するもので
ある。請求項７記載の発明によれば、画素デ−タの書き
込みの際に受光素子の配列順に画素デ−タが書き込まれ
るように構成することにより、画素デ−タは受光素子の
配列順に読み出されるので、その後の画像処理が行い易
くなるという効果を奏するものである。請求項９記載の
発明によれば、画素デ−タが受光素子の配列順に記憶手
段に書き込まれるように構成することにより、記憶手段
から順に読み出される画素デ−タは受光素子の配列順と
なり、その後の画像処理を容易にするという効果を奏す
るものである。
明によれば、画素デ−タを予め定めた順に読み出すこと
ができるように構成することにより、画素デ−タの入力
順がこの画素デ−タを記憶手段から読み出す際の順が所
望の順序と異なっていてもアドレス発生手段が発生する
アドレス順を予め所望の順に設定しおくことにより、画
素デ−タを所望の順に読み出すことができるという効果
を奏するものである。また、請求項３記載の発明によれ
ば、画素デ−タの書き込みと読み出しを時分割に行える
ように構成することにより、画素デ−タの書き込みと読
み出しと交互に行われるので、処理時間が短縮されると
いう効果を奏するものである。請求項５記載の発明によ
れば、記憶手段の記憶領域が画素デ−タの書き込み状態
にある領域と読み出し状態にある領域とに分けられてし
かも時分割で画素デ−タの書き込みと読み出しとができ
るように構成することにより、画素デ−タの書き込みと
読み出しとが効率よく行えるという効果を奏するもので
ある。請求項７記載の発明によれば、画素デ−タの書き
込みの際に受光素子の配列順に画素デ−タが書き込まれ
るように構成することにより、画素デ−タは受光素子の
配列順に読み出されるので、その後の画像処理が行い易
くなるという効果を奏するものである。請求項９記載の
発明によれば、画素デ−タが受光素子の配列順に記憶手
段に書き込まれるように構成することにより、記憶手段
から順に読み出される画素デ−タは受光素子の配列順と
なり、その後の画像処理を容易にするという効果を奏す
るものである。
【図１】 本発明に係る画像処理装置の一実施例を示す
構成図である。
構成図である。
【図２】 図１に示された実施例の画像処理装置におけ
る動作を説明するための主要部の信号のタイミングを示
すタイミング図である。
る動作を説明するための主要部の信号のタイミングを示
すタイミング図である。
【図３】 本発明に係る画像処理装置へ入力される画素
デ−タの入力順を説明するための説明図である。
デ−タの入力順を説明するための説明図である。
【図４】 図１に示された実施例の画像処理装置におけ
るアドレス変換器の動作を説明するための説明図であ
る。
るアドレス変換器の動作を説明するための説明図であ
る。
【図５】 図１に示された実施例におけるＲＡＭの動作
を説明するための説明図である。
を説明するための説明図である。
【図６】 本発明に係る画像処理装置の他の実施例を示
す構成図である。
す構成図である。
【図７】 図６に示された実施例におけるアドレス変換
器の動作を説明するための説明図である。
器の動作を説明するための説明図である。
【図８】 本発明に係る画像処理装置の第２の他の実施
例を示す構成図である。
例を示す構成図である。
【図９】 本装置に画素デ−タを入力する画像読取装置
の一例を示す構成図である。
の一例を示す構成図である。
【図１０】 図９に示された画像読取装置の動作を説明
するための主要部におけるタイミング図である。
するための主要部におけるタイミング図である。
１…ライン信号発生器、 ２…フリップフロップ、 ３
…ＲＡＭ、 ４…画素クロック信号発生器、 ５…読み
出しクロック発生器、 ６…書込カウンタ、７…読出カ
ウンタ、 ８，８ａ…アドレス変換器、 ９…パルス変
換器、 １５ａ…ＲＡＭＡ、 １５ｂ…ＲＡＭＢ
…ＲＡＭ、 ４…画素クロック信号発生器、 ５…読み
出しクロック発生器、 ６…書込カウンタ、７…読出カ
ウンタ、 ８，８ａ…アドレス変換器、 ９…パルス変
換器、 １５ａ…ＲＡＭＡ、 １５ｂ…ＲＡＭＢ
Claims (9)
- 【請求項１】 受光素子の配列順とは異なる一定の順で
入力される画素デ−タを順次記憶する記憶手段と、前記
記憶手段から予め定められた読み出し順にしたがって画
素デ−タを読み出すために前記記憶手段にアドレスデ−
タを出力するアドレス発生手段と、を具備することを特
徴とする画像処理装置。 - 【請求項２】 アドレス発生手段は画素デ−タを出力す
る受光素子の配列順に相当するアドレスデ−タを出力す
ることを特徴とする請求項１記載の画像処理装置。 - 【請求項３】 受光素子の配列順とは異なる一定の順で
入力される画素デ−タを順次記憶する記憶手段と、前記
記憶手段に画素デ−タが書き込まれていない間に前記記
憶手段から予め定められた読み出し順にしたがって画素
デ−タを読み出すために前記記憶手段にアドレスデ−タ
を出力するアドレス発生手段と、を具備することを特徴
とする画像読取装置。 - 【請求項４】 アドレス発生手段は画素デ−タを出力す
る受光素子の配列順に相当するアドレスデ−タを出力す
ることを特徴とする請求項３記載の画像処理装置。 - 【請求項５】 外部から一定間隔で且つ受光素子の配列
順とは異なる一定の順で入力される画素デ−タを記憶す
る記憶手段と、前記画素デ−タの入力タイミングに同期
して前記記憶手段への画素デ−タの書き込みアドレスを
発生する書込アドレス発生手段と、１ラインの受光素子
からの画素デ−タの入力開始の都度にパルスを発生する
ラインスタ−ト信号発生手段と、前記ラインスタ−ト信
号発生手段からパルスが出力される都度に前記記憶手段
における前記画素デ−タの記憶領域を該記憶手段が有す
る全記憶領域の上位半分と下位半分とに指定仕分ける記
憶領域指定手段と、前記記憶手段への画素デ−タの入力
タイミングの一周期の間に前記記憶手段の前記記憶領域
指定手段により指定されていない領域から１画素デ−タ
を読み出すために前記記憶手段へ入力する読み出しアド
レスを発生する読出アドレス発生手段と、を具備するこ
とを特徴とする画像処理装置。 - 【請求項６】 読出アドレス発生手段は、記憶手段への
画素デ−タの書き込みが終了した後毎に計数動作を行う
計数手段と、前記計数手段の計数値を記憶手段に記憶さ
れた画素デ−タを出力する受光素子の配列順に相当する
アドレスデ−タに変換するアドレス変換手段と、からな
ることを特徴とする請求項５記載の画像処理装置。 - 【請求項７】 外部から入力される画素デ−タを記憶す
る記憶手段と、画素デ−タを出力する受光素子の配列順
とは異なる順で外部から入力される画素デ−タを受光素
子の配列順に前記記憶手段へ記憶すべく前記記憶手段に
書き込みアドレスデ−タを出力する書込アドレス発生手
段と、前記記憶手段から画素デ−タを読み出すための読
み出しアドレスを前記記憶手段に出力する読出アドレス
発生手段と、を具備することを特徴とする画像処理装
置。 - 【請求項８】 外部から入力される画素デ−タを記憶す
る記憶手段と、前記画素デ−タの入力タイミングに同期
して前記記憶手段への画素デ−タの書き込みアドレスを
発生する書込アドレス発生手段と、１ラインの受光素子
からの画素デ−タの入力開始の都度にパルスを発生する
ラインスタ−ト信号発生手段と、前記ラインスタ−ト信
号発生手段からパルスが出力される都度に前記記憶手段
における前記画素デ−タの記憶領域を該記憶手段が有す
る全記憶領域の上位半分と下位半分とに指定仕分ける記
憶領域指定手段と、前記記憶手段への画素デ−タの入力
タイミングの一周期の間に前記記憶手段の前記記憶領域
指定手段により指定されていない領域から１画素デ−タ
を読み出すために前記記憶手段へ入力する読み出しアド
レスを発生する読出アドレス発生手段と、を具備するこ
とを特徴とする画像処理装置。 - 【請求項９】 書込アドレス発生手段は、画素デ−タの
入力タイミングに同期して計数を行う計数手段と、前記
計数手段の計数値を記憶手段から読み出す画素デ−タの
所望の読み出し順序に対応した読み出しアドレスに変換
するアドレス変換手段と、からなることを特徴とする請
求項８記載の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112359A JPH06303529A (ja) | 1993-04-16 | 1993-04-16 | 画像処理装置 |
| US08/227,517 US5440406A (en) | 1993-04-16 | 1994-04-14 | Image processing device for reproducing images in spatial order |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112359A JPH06303529A (ja) | 1993-04-16 | 1993-04-16 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303529A true JPH06303529A (ja) | 1994-10-28 |
Family
ID=14584725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112359A Pending JPH06303529A (ja) | 1993-04-16 | 1993-04-16 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440406A (ja) |
| JP (1) | JPH06303529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354656A (ja) * | 2003-10-24 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 画素配列装置、固体撮像装置及びカメラ |
| US7750957B2 (en) | 2003-10-24 | 2010-07-06 | Panasonic Corporation | Pixel arranging apparatus, solid-state image sensing apparatus, and camera |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404909B2 (en) | 1998-07-16 | 2002-06-11 | General Electric Company | Method and apparatus for processing partial lines of scanned images |
| US6831684B1 (en) | 2000-05-09 | 2004-12-14 | Pixim, Inc. | Circuit and method for pixel rearrangement in a digital pixel sensor readout |
| TW522723B (en) * | 2000-08-15 | 2003-03-01 | Pixim Inc | Circuit and method for pixel rearrangement in a digital pixel sensor readout |
| JP5448786B2 (ja) * | 2009-04-06 | 2014-03-19 | キヤノン株式会社 | 画像読取装置及びその制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323506A (en) * | 1976-08-18 | 1978-03-04 | Ricoh Co Ltd | Reading system |
| DE3851675D1 (de) * | 1987-08-21 | 1994-11-03 | Heimann Optoelectronics Gmbh | Integrierte Schaltung zum Auslesen eines optoelektronischen Bildsensors. |
| JPH0785568B2 (ja) * | 1989-04-05 | 1995-09-13 | 富士ゼロックス株式会社 | 密着型イメージセンサ装置 |
| JPH0813087B2 (ja) * | 1989-09-26 | 1996-02-07 | ニスカ株式会社 | 画像読取り装置 |
-
1993
- 1993-04-16 JP JP5112359A patent/JPH06303529A/ja active Pending
-
1994
- 1994-04-14 US US08/227,517 patent/US5440406A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354656A (ja) * | 2003-10-24 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 画素配列装置、固体撮像装置及びカメラ |
| US7750957B2 (en) | 2003-10-24 | 2010-07-06 | Panasonic Corporation | Pixel arranging apparatus, solid-state image sensing apparatus, and camera |
| JP4537825B2 (ja) * | 2003-10-24 | 2010-09-08 | パナソニック株式会社 | 画素配列装置、固体撮像装置及びカメラ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5440406A (en) | 1995-08-08 |
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