JP2556464B2

JP2556464B2 - データ表示駆動回路

Info

Publication number: JP2556464B2
Application number: JP60015708A
Authority: JP
Inventors: 博久宍倉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-01-30
Filing date: 1985-01-30
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPS61174594A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複数のセグメント、あるいはドット数を持
つ蛍光表示体、発光ダイオード（以下、LEDという）表
示体、液晶（以下、LCDという）表示体等のマトリクス
構成の表示体を駆動するためのデータ表示駆動回路に関
するものである。

（従来の技術）従来、マトリクス構成の表示体を用いた表示装置で
は、該表示体を走査駆動回路及びデータ表示駆動回路で
駆動するようになっている。即ち、表示体は、複数本の
走査電極とそれらと交差する複数本の表示電極とを有
し、それらの各交差箇所に表示素子が形成されてマトリ
クス状に配列されている。そして、走査駆動回路によっ
て走査電極を順次走査していき、データ表示駆動回路か
ら表示電極へデータを出力する。この際、データ表示駆
動回路は、例えば、シリアルに送られてくるデータをパ
ラレルデータに変換し、走査電極の１列分にあたる該パ
ラレルデータを同時に表示電極へ出力することにより、
表示素子によって画像等が表示される。

走査駆動回路の回路構成については、例えば特開昭57
−52088号公報、特開昭58−75196号公報等で種々の提案
が行われている。

第２図は、従来のデータ表示駆動回路（以下単にドラ
イバという）を複数備えた駆動装置の全体構成図であ
る。

第２図において、多数のセグメント、あるいはドット
数を持つLCD等のマトリクス構成の表示体１は、２つの
ドライバ10,20により駆動される。なお、説明を簡単に
するために、走査駆動回路は図示されていない。一方の
ドライバ10の出力端子10−１〜10−ｎは表示体１の左側
部分に、他方のドライバ20の出力端子20−１〜20−ｎは
表示体１の右側部分にそれぞれ接続され、一方のドライ
バ10によって表示体１の左半分が、他方のドライバ20に
よって表示体１の右半分が、それぞれ分担して駆動され
るようになっている。各ドライバ10,20には、複数の入
力端子50,60,71,72がそれぞれ接続されている。

入力端子50は表示の基礎となるシリアルなデータ信号
Ｄを入力する端子、入力端子60はデータ信号Ｄを各ドラ
イバ10,20にシフトインして蓄積するためクロックパル
スCPを入力する端子、入力端子71はドライバ10にデータ
信号Ｄをシフトインするか否かを指定するためのチップ
セレクト信号CS1を入力する端子、及び入力端子72はド
ライバ20にデータ信号Ｄをシフトインするか否かを指定
するためのチップセレクト信号CS2を入力する端子であ
る。

そして表示体１の右半分へのデータ信号転送中には、
チップセレクト信号CS2をオンにすると共に、チップセ
レクト信号CS1をオフにする。一方、表示体１の左半分
へのデータ信号転送中には、チップセレクト信号CS1を
オンにすると共に、チップセレクト信号CS2をオフにす
る。これにより、表示位置に対応するドライバ10,20に
データ信号Ｄを転送するようになっている。

第３図は、第２図中のドライバ10の回路構成図であ
る。なお、ドライバ20はドライバ10と同一の回路構成で
ある。

ドライバ10は、ANDゲート11、シフトレジスタ12、ラ
ッチ回路13及び出力段14で構成されている。ANDゲート1
1は、クロックパルスCP及びチップセレクト信号CS1を入
力し、チップセレクト信号CS1に基づき、クロックパル
スCPの送出を制御する回路である。シフトレジスタ12
は、ANDゲート11から出力されるクロックパルスCPとデ
ータ信号Ｄとを入力し、該クロックパルスCPに基づきデ
ータ信号Ｄを順次入力してパラレルデータをラッチ回路
13へ送出する回路である。ラッチ回路13は、入力端子80
から与えられるロード信号LDに基づき、所定のタイミン
グでシフトレジスタ12の出力パラレルデータを記憶する
機能を有している。

出力段14は、ラッチ回路13の出力データに基づき画像
表示信号を出力端子10−１〜10−ｎから出力する回路で
ある。即ち、この出力段14は、ラッチ回路13の出力デー
タを、表示体１が蛍光表示体のときは高電圧信号に、LE
D表示体のときは大電流信号に、LCD表示体のときはデー
タ信号Ｄに対応する多電圧信号に、それぞれ変換して出
力端子10−１〜10−ｎに出力する機能を有している。

次に、以上のように構成される駆動装置の動作につい
て説明する。

先ず、第２図において、シリアルデータ信号Ｄがドラ
イバ10及び20に転送されて１ライン分の表示データが蓄
積されると、該ドライバ10,20の出力端子10−１〜10−
n,20−１〜20−ｎから画像表示信号が出力され、表示体
１によって画像表示が行われる。

この時に問題になるのが、データの転送速度である。
例えば、テレビジョン（以下、TVという）画像データを
横320ドット×縦200ドットのLCD画面によって表示する
場合、TV信号の１水平時間63.5μＳのうち、有効画面は
約50μＳ程度であるため、この間に320ドット分のシリ
アルデータを転送する必要がある。従って、 320/50μＳ＝6.4MHz のデータ転送速度が要求される。

ところが、このような高速の集積回路（以下、ICとい
う）で構成されるドライバを得ることは極めて困難であ
る。そして、IC技術の進歩により、データ転送速度6.4M
Hzが可能になったとしても、より大画面の表示が要請さ
れるようになれば、データ転送速度に対する高速化の要
求は尽ない。

このため、ドライバの転送応答速度が低くても、実効
的にデータ転送速度を速める方式として、例えば第４図
に示すような駆動装置が提案されている。

第４図は、１画素おきに異なるドライバで駆動する方
式（以下、奇数／偶数方式、ODD/EVEN方式という）の駆
動装置である。図では、説明をわかりやすくするため
に、表示体の横方向の画素数（セグメント数あるいはド
ット数）として320、またドライバ１個当りの出力数と
して80という具体例が示されている。また、走査駆動回
路も図面上省略されている。

第４図において、表示体101は横方向の画素数が320
で、多数の画素入力端子X1〜X320を有している。この表
示体101には、４つのドライバ110,120,130,140が接続さ
れている。各ドライバ110〜140は、その基本回路が第３
図と同様に構成され、各80本の出力端子110−１〜110−
80,120−１〜120−80,130−１〜130−80,140−１〜140
−80を有し、それらが表示体101の画素入力端子X1〜X32
0にそれぞれ接続されている。各ドライバ110〜140は役
割分担され、ドライバ110は表示体101の左側奇数番目の
画素を、ドライバ120は表示体101の左側偶数番目の画素
を、ドライバ130は表示体101の右側奇数番目の画素を、
ドライバ140は表示体101の右側偶数番目の画素を、それ
ぞれ駆動するようになっている。

各ドライバ110〜140に信号を与えるために、多数の入
力端子150,161,162,171,173,174が設けられている。入
力端子150はシリアルなデータ信号D10を入力して各ドラ
イバ110〜140に与え、入力端子161はクロックパルスCP1
1を入力してドライバ110,130に、入力端子162はクロッ
クパルスCP12を入力してドライバ120,140にそれぞれ与
える端子である。また、各入力端子171〜174は、それぞ
れチップセレクト信号CS11,CS12,CS13,CS14を入力して
各ドライバ110〜140に与える端子である。

次に、第４図の駆動装置の動作を第５図を参照しつつ
説明する。なお、第５図は第４図各部の信号波形図であ
り、図中ODは奇数番目データ、EDは偶数番目データをそ
れぞれ表わしている。

ドライバ110〜140はクロックパルスCP11,12の立上り
でデータ信号D10をシフトインするものと仮定すれば、
データ信号D10を正確に読込むために、奇数番目データO
Dと偶数番目データEDとが交互に転送されてくるシリア
ルデータ信号D10に対して、クロックパルスCP11は奇数
番目データODが転送されてくるタイミングのほぼ中央で
低レベル（以下、Ｌという）から高レベル（以下、Ｈと
いう）に反転し、またクロックパルスCP12は偶数番目デ
ータEDが転送されているタイミングのほぼ中央でＬから
Ｈに反転してクロックパルスCP11と逆相の関係を持たせ
る。

一方、チップセレクト信号CS11は奇数番目データODが
入力される前にＬからＨ（オン状態）になり、またチッ
プセレクト信号CS12は偶数番目データEDが入力される前
にオン状態となる。そしてチップセレクト信号CS11とCS
12とは、クロックパルスCP11,CP12の１周期分だけずれ
た波形となる。同様に、チップセレクト信号CS13とCS14
はクロックパルスCP11,12の１周期分だけずれた波形と
なる。

チップセレクト信号CS11とCS12は表示体101の左側画
面に相当するデータ信号D10の転送時期にオンすると共
に、チップセレクト信号CS13とCS14は表示体101の右側
画面に相当するデータ信号D10の転送時期にオンし、表
示体101に所定の画像を表示させる。

以上のように、第４図の駆動装置では、奇数番目デー
タODと偶数番目データEDとが交番して転送されてくるの
で、ドライバ110,130は奇数番目データODだけを取込
み、ドライバ120,140は偶数番目データEDだけを取込む
だけでよいため、各ドライバ110〜140はデータ転送速度
の半分の周波数でシフト動作を行えばよいことになる。

（発明が解決しようとする問題点）しかしながら、上記構成の駆動装置では、奇数番目デ
ータODを受け持つドライバ110,130と偶数番目データED
を受け持つドライバ120,140とが各々異なるチップセレ
クト信号CS11〜CS14とクロックパルスCP11,CP12とを必
要とするため、これらの信号CS11〜CS14,CP11,CP12を発
生させるための回路構成を複雑化させるばかりか、信号
の配線数とその引廻しが多くなるという問題点があっ
た。

この発明は、前記従来技術が持っていた問題点とし
て、信号の配線数が多い点について解決した表示体のド
ライバ（データ表示駆動回路）を提供するものである。

（問題点を解決するための手段）この発明は、前記問題点を解決するために、マトリク
ス構成の表示体の表示電極にデータを出力するドライバ
（データ表示駆動回路）において、第１の周期でデータ
がシリアルに並ぶデータ信号を受取り、該第１の周期の
２倍の周波数を有する第１のクロック信号に応答して該
データ信号を取込み、パラレルデータに変換して出力す
るデータ変換回路と、前記第１のクロック信号と同一周
波数の第２のクロック信号を受取るクロック信号端子
と、チップセレクト信号を受取るチップセレクト信号端
子と、第１の状態と第２の状態とを有する制御信号を受
取る制御信号端子と、前記チップセレクト信号端子に接
続され、前記チップセレクト信号を第１の周期だけ遅延
させる遅延回路とを、備えている。

さらに、前記チップセレクト信号端子、前記遅延回路
及び前記制御信号端子に接続され、前記制御信号が第１
の状態のとき前記チップセレクト信号を出力し、前記制
御信号が第２の状態のとき前記遅延されたチップセレク
ト信号を出力する選択回路と、前記クロック信号端子及
び前記制御信号端子に接続され、前記制御信号が第１の
状態のとき前記クロック信号を出力し、前記制御信号が
第２の状態のとき前記クロック信号を反転して出力する
反転回路と、前記反転回路、前記選択回路及び前記デー
タ変換回路に接続され、前記反転回路の出力と前記選択
回路の出力から前記第１のクロック信号を生成して前記
データ変換回路へ出力するゲート回路とが、設けられて
いる。

（作用）この発明によれば、以上のように表示体の表示電極に
データを出力するドライバを構成したので、シリアルな
データ信号の周期の２倍の周波数の第２のクロック信号
がクロック信号端子に入力されると共に、チップセレク
ト信号がチップセレクト信号端子に、制御信号が制御信
号端子に、それぞれ入力されると、該ドライバが次のよ
うに動作する。

制御信号が第１の状態（例えば、Ｌ）のとき、入力さ
れた第２のクロック信号がそのまま反転回路を通ってゲ
ート回路へ送られると共に、入力されたチップセレクト
信号が選択回路を通って該ゲート回路へ送られる。ゲー
ト回路では、入力された第２のクロック信号及びチップ
セレクト信号に基づき、該第２のクロック信号と同一周
波数の第１のクロック信号を生成し、データ変換回路へ
送る。すると、データ変換回路では、第１のクロック信
号をサンプリング信号として、シリアルなデータ信号を
取込み、パラレルデータに変換して、例えば表示体の走
査電極の１列分にあたるデータを同時に表示電極へ出力
する。これにより、表示体で画像等の表示が行われる。

一方、制御信号が第２の状態（例えば、Ｈ）のとき、
入力された第２のクロック信号が反転回路で反転されて
ゲート回路へ送られる。また、入力されたチップセレク
ト信号は、遅延回路によってシリアルなデータ信号の周
期だけ遅延され、選択回路を通ってゲート回路へ送られ
る。すると、ゲート回路から第１のクロック信号が出力
されるので、データ変換回路では該第１のクロック信号
をサンプリング信号としてシリアルなデータ信号を取込
み、パラレルデータに変換して出力する。

このように、反転回路、遅延回路及び選択回路は、制
御信号に基づいてクロック信号とチップセレクト信号と
のタイミングを変えるように働く。従って、前記問題点
を除去できるのである。

（実施例）第１図は、この発明の実施例を示すドライバの回路構
成図である。

このドライバ210は、第３図と同じように、ゲート回
路である２入力１出力のANDゲート211と、該ANDゲート2
11の出力信号に基づきデータ信号D20を順次入力するた
めのデータ変換回路であるシフトレジスタ212と、ロー
ド信号LD20に基づきシフトレジスタ212の出力パラレル
データを入力するラッチ回路213と、多数の出力端子210
−１〜210−ｎを有しラッチ回路213の出力を画像表示信
号に変換する出力段214とを備えている。その他に、ド
ライバ210は、制御信号C20に基づきクロックパルス（第
２のクロック信号）CP20をそのまま、または反転させて
ANDゲート211に出力信号O21をあたえる反転回路215と、
チップセレクト信号CS21を所定量（例えば、クロックパ
ルスCP20の半周期分）だけ遅延させる遅延回路216と、
制御信号C20に基づきチップセレクト信号CS21または遅
延回路216のいずれかを選択してANDゲート211に出力信
号O22をあたえる選択回路217とを備えている。

また、前記各信号を入力するために、表示すべき１ビ
ットもしくは複数ビットのシリアルなデータ信号D20を
入力する入力端子250、シフトレジスタ212へのデータ信
号D20を導入するためのクロックパルスCP20を入力する
入力端子（クロック信号端子）260、シフトレジスタ212
に第１のクロック信号であるANDゲート211の出力信号O2
3（即ち、クロックパルスCP20）を与えてデータ信号D20
を導入するか否かを指定するためのチップセレクト信号
CS21を入力する入力端子（チップセレクト信号端子）27
1、シフトレジスタ212の出力パラレルデータをラッチ回
路213が取込むか否かを制御するロード信号LD20を入力
する入力端子280、及び奇数番目の画素データを扱うと
きは第１の状態（例えば、Ｌ）、偶数番目の画素データ
を扱うときは第２の状態（例えば、Ｈ）となる制御信号
C20を入力する入力端子（制御信号端子）290が設けられ
ている。

そして、制御信号C20がＬのとき、クロック信号CP20
が反転回路215を介し、チップセレクト信号CS21が選択
回路217を介して、それぞれそのままANDゲート211へ入
力される。また、制御信号C20がＨのとき、クロックパ
ルスCP20が反転回路215で反転されると共に、チップセ
レクト信号CS21が遅延回路216によりクロックパルスCP2
0の半周期分だけ遅延した後選択回路217を介して、それ
ぞれANDゲート211へ入力されるようになっている。

第６図は、以上のように構成されるドライバ210を複
数個用いて構成した駆動装置の全体構成図である。

第４図の表示体101と同一の表示体201は、多数の画素
入力端子X1〜X320を有している。この表示体201には、
第１図のドライバ210、及びこれと同一構成の３個のド
ライバ220,230,240が接続されている。なお、説明を簡
単にするために、走査駆動回路は図示されていない。各
ドライバ210〜240は、各80本の出力端子210−１〜210−
n,220−１〜220−n,230−１〜230−n,240−１〜240−ｎ
をそれぞれ有している。出力端子210−１〜210−ｎは左
側奇数番目の画素入力端子X1,X3,……,X159に、出力端
子220−１〜220−ｎは左側偶数番目の画素入力端子X2,X
4,……,X160に、出力端子230−１〜230−ｎは右側奇数
番目の画素入力端子X161,X163,……X319に、出力端子24
0−１〜240−ｎは右側偶数番目の画素入力端子X162,X16
4,……,X320に、それぞれ接続されている。

各ドライバ210〜240に信号を与えるために、第１図の
入力端子250,260,271が設けられると共に、チップセレ
クト信号CS22を入力するための入力端子272が設けられ
ている。入力端子250から入力されるデータ信号D20、及
び入力端子260から入力されるクロックパルスCP20は、
それぞれ各ドライバ210〜240に共通に与えられる。さら
に、入力端子271から入力されるチップセレクト信号CS2
1は、左側画面表示用のドライバ210,220に、入力端子27
2から入力されるチップセレクト信号CS22は、右側画面
表示用のドライバ230,240に、それぞれ与えられるよう
になっている。

また、奇数番目データを扱うドライバ210,230にはＬ
の制御信号C20が、偶数番目データを扱うドライバ220,2
40には前記制御信号C20をインバータ等で反転したＨの
信号が、それぞれ与えられるようになっている。なお、
図示していないが、各ドライバ210〜240には第１図のロ
ード信号LD20がそれぞれ入力される。

次に、以上のように構成されるドライバとそれを用い
た駆動装置の動作を、第７図及び第８図を参照しつつ説
明する。

第７図は制御信号C20がＬの場合のドライバ210,230の
各信号波形図、及び第８図は制御信号C20がＨの場合の
ドライバ220,240の各信号波形図である。また、データ
信号D20のODは奇数番目データ、EDは偶数番目データを
それぞれ表わしている。

第６図の各ドライバ210〜240内に設けられるシフトレ
ジスタ212が、クロックパルスCP20の立上り（ＬからＨ
に反転する時点）でデータ信号D20をシフトインすると
仮定すれば、第７図及び第８図に示すように、データ信
号D20を正しく読込むため、該データ信号D20の中央部時
点で、かつ奇数番目データODのときに、ＬからＨに反転
するクロックパルスCP20を各ドライバ210〜240内の反転
回路215に与える。また、各ドライバ210〜240に設けら
れる遅延回路216及び選択回路217には、最初にシフトレ
ジスタ212に取込むべき奇数番目データODが開始する時
点より前に、ＬからＨに反転するチップセレクト信号CS
21（またはCS22）が入力される。

先ず、奇数番目データODだけを扱うドライバ210,230
について説明する。

このドライバ210,230にはＬの制御信号C20が入力され
るため、各ドライバ210,230内の反転回路215は、クロッ
クパルスCP20と同一の出力信号O21を送出すると共に、
選択回路217はチップセレクト信号CS21（またはCS22）
と同一の出力信号O22を送出し、それぞれANDゲート211
に入力する。ANDゲート211は第７図に示すように、出力
信号O22がＨのとき、出力信号O21を通過させるため、該
ANDゲート211の出力信号O23は、奇数番目データODの転
送時にＬからＨに立上る。そのため、チップセレクト信
号CS21（またはCS22）がＨのときに、奇数番目データOD
だけがシフトレジスタ212に転送され、蓄積される。シ
フトレジスタ212にデータ信号D20が蓄積されると、ロー
ド信号LD20によってラッチ回路213は、シフトレジスタ2
12の出力パラレルデータを取込み、出力段214に供給す
る。出力段214は与えられた入力信号を画像表示信号に
変換して出力端子X1,X3,……,X159,X161,X163,……,X31
9から表示体201へ送出する。これにより、表示体201は
奇数番目データODを表示する。

次に、偶数番目データEDだけを扱うドライバ220,240
について説明する。

このドライバ220,240にはＨの制御信号C20が入力され
るため、各ドライバ220,240内において、反転回路215
は、クロックパルスCP20を反転した出力信号O21を送出
してANDゲート211に与える。一方、チップセレクト信号
CS21（またはCS22）は遅延回路216によってクロックパ
ルスCPの半周期分遅延し、これが選択回路217で選択さ
れてその出力信号O22が前記ANDゲート211に与えられ
る。ANDゲート211は、第８図に示すように、出力信号O2
2がＨのとき、出力信号O21を通過させる。そのため、AN
Dゲート211の出力信号O23は、チップセレクト信号CS21
（またはCS22）がＨになった最初の奇数番目データODに
続く偶数番目データED以後の偶数番目データ転送時に、
ＬからＨに反転する。

その結果、チップセレクト信号CS21（またはCS22）が
ＬからＨに反転して最初の奇数番目データODに続く偶数
番目データEDから該偶数番目データEDだけがシフトレジ
スタ212に転送され、蓄積される。すると、上記と同様
にして、シフトレジスタ212の出力パラレルデータがラ
ッチ回路213を介して出力段214へ送られ、この出力段21
4によって画像表示信号に変換され、出力端子X2,X4,…
…,X160,X161,X163,……,X320を介して表示体201に与え
られる。これにより、表示体201は偶数番目データEDを
表示する。

以上のように、この実施例によれば、ドライバ210〜2
40内に、制御信号C20で制御される反転回路215、遅延回
路216及び選択回路217を設けたので、制御信号C20をＨ
またはＬにすることにより、クロックパルスCP20とチッ
プセレクト信号CS21,CS22とのタイミングを変え、奇数
番目データODを扱うか、偶数番目データEDを扱うかを選
択できる。そのため、このようなドライバ210〜240を用
いて駆動装置を構成すれば、左側画面データを送出する
ドライバ210及び220に供給するチップセレクト信号CS21
と、右側画面データを送出するドライバ230及び240に供
給するチップセレクト信号CS22との、それぞれの共通化
が可能となる。さらに、各ドライバ210〜240へのクロッ
クパルスCP20の共通化も可能となる。従って、従来に比
べて配線数を減少できる。

なお、上記実施例におけるドライバ210を用いた駆動
装置は、第６図のもの以外に、種々の構成が採用可能で
ある。

（発明の効果）以上詳細に説明したように、この発明によれば、シリ
アルなデータ信号の周期の２倍の周波数のクロック信号
と、チップセレクト信号とを用い、該クロック信号をそ
のままチップセレクト信号に応じてデータ信号のサンプ
リング信号とするか、または該クロック信号を反転さ
せ、さらにデータ信号の周期だけチップセレクト信号を
遅延させて、この遅延させたチップセレクト信号に応じ
て反転させたクロック信号をデータ信号のサンプリング
信号とするかを、制御信号によって選択できるようにし
ている。そのため、制御信号により、クロック信号とチ
ップセレクト信号のタイミングを変え、例えば、奇数番
目データを扱うか、偶数番目データを扱うかを選択でき
る。従って、この発明のドライバを、例えば複数個用い
て表示体の駆動装置を構成すれば、奇数番目データを扱
うドライバと偶数番目データを扱うドライバとに供給す
るクロック信号とのチップセレクト信号と共通化が可能
となり、信号の配線数を減少できる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すドライバの回路構成
図、第２図は従来のドライバを用いて構成した駆動装置
の全体構成図、第３図は第２図のドライバの回路構成
図、第４図は従来のドライバを用いて構成した他の駆動
装置の全体構成図、第５図は第４図の各部の信号波形
図、第６図はこの発明の実施例に係るドライバを用いて
構成した駆動装置の全体構成図、第７図及び第８図は第
６図の各部の信号波形図である。 201……表示体、210〜240……データ表示駆動回路（ド
ライバ）、211……ANDゲート、212……シフトレジス
タ、213……ラッチ回路、214……出力段、215……反転
回路、216……遅延回路、217……選択回路、C20……制
御信号、CP20……クロックパルス、CS21,CS22……チッ
プセレクト信号、D20……データ信号、LD20……ロード
信号。

Claims

(57)【特許請求の範囲】

【請求項１】第１の周期でデータがシリアルに並ぶデー
タ信号を受取り、該第１の周期の２倍の周波数を有する
第１のクロック信号に応答して該データ信号を取込み、
パラレルデータに変換して出力するデータ変換回路と、前記第１のクロック信号と同一周波数の第２のクロック
信号を受取るクロック信号端子と、チップセレクト信号を受取るチップセレクト信号端子
と、第１の状態と第２の状態とを有する制御信号を受取る制
御信号端子と、前記チップセレクト信号端子に接続され、前記チップセ
レクト信号を第１の周期だけ遅延させる遅延回路と、前記チップセレクト信号端子、前記遅延回路及び前記制
御信号端子に接続され、前記制御信号が第１の状態のと
き前記チップセレクト信号を出力し、前記制御信号が第
２の状態のとき前記遅延されたチップセレクト信号を出
力する選択回路と、前記クロック信号端子及び前記制御信号端子に接続さ
れ、前記制御信号が第１の状態のとき前記クロック信号
を出力し、前記制御信号が第２の状態のとき前記クロッ
ク信号を反転して出力する反転回路と、前記反転回路、前記選択回路及び前記データ変換回路に
接続され、前記反転回路の出力と前記選択回路の出力と
から前記第１のクロック信号を生成して前記データ変換
回路へ出力するゲート回路とを、備えたことを特徴とするデータ表示駆動回路。