JPH05210086A - 画像表示装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】 第ｎ行の画素と第ｎ＋１行の画素が横方向に
ずれた画素配置の画像表示装置において、横方向の解像
度を向上させる。 【構成】 画素のずれがｚ画素分で、そのずれの周期が
ｙ行の時、ｙフィールドを１フレームとして、ｙフィー
ルドの夫々でサンプリングのタイミングをｚｔ（ｔは横
方向の１画素に対応する時間）だけずらす。 【効果】 夫々の行に対応する画像信号のサンプリング
を、画素の横方向のずれに対応する時間だけずらせて行
うことができ、これによって横方向の解像度が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばアクティブマト
リクス液晶表示装置等の画像表示装置の駆動方法に関
し、特にその列方向の駆動に関する。

【０００２】

【従来の技術】液晶等を用いたカラー画像表示装置の画
素としては、図１３（ａ），（ｂ）に示されるような配
置が一般的である。図１３においてＲは赤、Ｇは緑、Ｂ
は青の各画素を示す。

【０００３】図１３（ａ）の配置は、縦方向に同色の画
素を配置し、横方向にＲ，Ｇ，Ｂの各色の画素を交互に
配置したものとなっている。また、図１３（ｂ）の配置
は、縦及び横方向共にＲ，Ｇ，Ｂの各画素を交互に配置
したものとなっている。

【０００４】しかしながら、（ａ）の配置では同じ色の
画素が連なる縦方向の解像度が劣る問題がある。また、
（ｂ）の配置では、図中左下がりの斜め方向に同じ色の
画素が連なり、この方向の解像度が劣る問題がある。

【０００５】このような欠点を補償するために、図１４
のような画素の配置とすることが提案されている。即ち
この配置では、各行で画素をずらせて、しかも横方向に
Ｒ，Ｇ，Ｂの各画素を交互に配列し、縦、横、斜めのい
ずれの方向にも同一色の画素が連ならないようになって
いる。尚、図１４では第ｊ行の画素と第ｊ＋１行の画素
の横方向のずれは１／２画素となっている。

【０００６】

【発明が解決しようとする課題】図１４に示される画素
配置の画像表示装置の駆動方法について説明する。

【０００７】列方向では駆動回路から映像データが駆動
信号として出力されるもので、図１５の１８００は、テ
レビを例とした映像信号である。図１５において、第ｊ
Ｈ目（Ｈは水平同期信号期間）の映像信号と第（ｊ＋
１）Ｈ目の映像信号とは近接しているため、一般的には
ほぼ同一の映像データとなっている。

【０００８】図１５の１８０１は１８００の一部を拡大
したものである。１８０２は映像データをサンプリング
するためのサンプリングクロック信号であり、その１周
期は１画素に対応する時間と同一で、サンプリングはサ
ンプリングクロックの立ち下がりでなされるものであ
る。

【０００９】第ｊ行において、図１４のａの画素に第ｊ
Ｈ目の映像信号のＡの映像データが、図１４のｃの画素
には同じくＣの映像データが書き込まれる。従って、第
（ｊ＋１）行目では、第（ｊ＋１）Ｈ目の映像データ
Ｂ，Ｄが図１４のｂ，ｄの各画素に書き込まれるべきで
ある。ところが、常にサンプリングクロック１８０２の
立ち下がりでの映像データがサンプリングされるため、
映像データのＡ，Ｃが図１４のｂ，ｄの各画素に書き込
まれることになり、画像の横方向の解像度を低下させる
原因となっている。

【００１０】本発明は、上記のような問題点に鑑みてな
されたもので、図１４に示されるような画素配置の画像
表示装置において、横方向の解像度を向上させることを
目的とする。

【００１１】

【課題を解決するための手段】このために本発明では、
第ｎ行の画素に対してｎ＋１行の画素がｚ画素分横方向
にずれており、かつ画素の横方向のずれがｙ行（２行以
上）の周期となっている画像表示装置の駆動方法におい
て、ｙフィールドを１フレームとして構成された画像信
号が入力され、ｙフィールドの夫々でサンプリングのタ
イミングをｚｔ（ｔは横方向の１画素に対応する時間）
だけ位相をずらすこととしているものである。

【００１２】

【実施例及び作用】図１〜図３は本発明の第１の実施例
を示すもので、本実施例においては図１のサンプルホー
ルド回路によって図２に示される配置の画素を駆動する
ものとなっている。

【００１３】図１において１０はサンプルホールド回路
で、その１段はサンプリングトランジスタ１２と、容量
１３と、バッファアンプ１４とから構成されている。サ
ンプリングトランジスタ１２のゲートには、制御信号３
１がシフトレジスタ１１の各段から出力されるものとな
っており、サンプリングトランジスタ１２の一端は画像
信号Ｖｉｄｅｏのラインに接続され、他端は、一端が接
地された容量１３に接続されている。また、サンプルホ
ールド回路１０の出力端は、図２の信号ライン２０に接
続されている。

【００１４】その動作を説明すると、シフトレジスタ１
１の各段の制御信号３１でサンプリングトランジスタ１
２はＯＮされ、その時の画像データが容量１３に書き込
まれる。容量へ書き込まれた画像データにより、バッフ
ァアンプ１４は列方向駆動信号を形成するものである。

【００１５】１１はシフトレジスタで、入力タイミング
信号Ｄをシフトクロックφによって転送し、制御信号３
１を出力するものである。

【００１６】１５はＴフリップフロップで、入力信号と
して、１フィールド周期でパルスＶＤ（幅は任意であ
る）が入力されるもので、１フィールドごとに出力信号
３２が反転されることになる。

【００１７】ＣＬは転送クロック信号で、その周期は１
画素の時間に対応しているものである。ＸＮＯＲゲート
１６には、この転送クロック信号ＣＬとＴフリップフロ
ップ１５の出力信号３２が入力されるものとなってい
る。

【００１８】図２に示されるように、本実施例における
画素は、第ｎ行の画素に対して第ｎ＋１行の画素が横方
向に１／２画素分だけずれており、画素のずれが２行周
期で形成されたものとなっている。また、この画素は、
１行おきに第１フィールドと第２フィールドに分けられ
ており、この第１及び第２フィールドを１フレームとし
て構成された画像信号が入力され、第１フィールドの画
像信号とサンプリングした信号を画素の奇数ラインに、
第２フィールドの画像信号をサンプリングした信号を画
素の偶数ラインに書き込むインターレース駆動を行うも
のとなっている。信号ライン２０は、第１フィールドと
第２フィールドの１桁毎に共通に接続されている。

【００１９】図３において、一転鎖線より下の部分は、
点線で接続されたその上部を拡大したもので、第１フィ
ールドにおいては、Ｔフリップフロップ１５からの出力
信号３２はハイレベルとなっており、転送クロック信号
ＣＬとシフトクロックφは同相をなしており、シフトレ
ジスタ１１の入力タイミング信号Ｄの出力と同時にシフ
トレジスタ１１から制御信号３１が出力され、Ａ，Ｄの
順で画像データのサンプリングが行われる。一方、第２
フィールドにおいては、Ｔフリップフロップ１５からの
出力信号３２はロウレベルとなっており、転送クロック
信号ＣＬに対してシフトクロックφが逆相となることに
よって、シフトレジスタ１１から出力される制御信号３
１が入力タイミング信号Ｄに対して１／２周期分ずれ、
このずれた制御信号３１に基づいてＢ，Ｄの順で画像デ
ータのサンプリングが行われることになる。

【００２０】従って、第１フィールドの各画素に対して
１／２画素分だけ横方向にずれている第２フィールドの
各画素に対し、このずれに対応する分だけずらせて列方
向駆動信号を送ることができ、横方向の解像度が向上す
る。尚、図３におけるＡ〜Ｄは図２におけるａ〜ｄの各
画素に対応するものである。

【００２１】図４〜図６は本発明の第２の実施例を示す
もので、カラー表示に対応するものとなっている。

【００２２】更に説明すると、本実施例におけるサンプ
ルホールド回路は、図４に示されるように、マルチプレ
クサ４１を備え、Ｒ，Ｇ，Ｂの３原色信号は、このマル
チプレクサ４１によって、画素の横方向のカラーフィル
ターの配列に合わせて横方向周期ごとに巡回的にその接
続順序が組み替えられるものとなっている。

【００２３】また、図５に示されるように、各画素は、
図１４で説明したものと同様に、各行で画素をずらせ
て、しかも横方向にＲ，Ｇ，Ｂの各画素を交互に配列
し、縦、横、斜めのいずれの方向にも同一色の画素が連
ならないようになっている。この画素は、第ｎ行の画素
と第ｎ＋１行の画素が横方向に１／２画素分だけずれて
おり、画素のずれが２行周期で形成されている。更に画
素は、１行おきに第１フィールドと第２フィールドに分
けられており、この第１及び第２フィールドを１フレー
ムとして構成された画像信号が入力され、第１フィール
ドの画像信号をサンプリングした信号を画素の奇数ライ
ンに、第２フィールドの画像信号をサンプリングした信
号を画素の偶数ラインに書き込むインターレース駆動を
行うものとなっている。

【００２４】本実施例におけるサンプリングのタイミン
グは図６に示される通りで、第１フィールド及び第２フ
ィールド共にＲ，Ｇ，Ｂに分かれてサンプリングされる
点を除いて第１の実施例と同様で、同様の利益が得られ
るものである。尚、図４〜図６において図１〜図３と同
じ符号は同様の部材もしくは信号を表すものである。

【００２５】図７及び図８は本発明の第３の実施例を示
すもので、画素の配置自体は第２の実施例と同様である
が、信号ライン２０と画素の接続が、同色フィルターの
画素が同じ信号ライン２０に接続されて駆動されるもの
となっている点で相違する。従って、同一信号ライン２
０に接続された画素としては、第ｎ行の画素に対して第
ｎ＋１行の画素が１．５画素横方向にずれている。従っ
て、図８に示されるように、第１フィールドに対し第２
フィールドのサンプリングのタイミングを、１．５画素
に対応する時間、即ち入力タイミング信号Ｄに対して
１．５周期分ずらせておこなうものである。

【００２６】以上の第１〜第３の実施例においては１／
２画素及び１．５画素ずれた場合を説明したが、本発明
はこのずれ量に限定されるものではなく、これ以外のず
れ量でも適用できることは明らかである。

【００２７】また、以上の第１〜第３の実施例はインタ
ーレース駆動について説明したが、本発明はインターレ
ース駆動についてのみ適用されるものではなく、次のよ
うなノンインターレース駆動についても適用することが
できる。

【００２８】図９はノンインターレース駆動回路のブロ
ック線図で、画像信号入力端子１０１からデ・マルチプ
レクサー１０３に画像信号が供給されるものとなってい
る。このデ・マルチプレクサー１０３によって、第１フ
ィールド及び第２フィールドの画像信号は夫々第１メモ
リー回路１０４及び第２メモリー回路１０５に書き込ま
れる。

【００２９】第１メモリー回路１０４及び第２メモリー
回路１０５に記憶された画像信号は、マルチプレクサー
１０６によって１フレームに合成されて、極性反転回路
１１１を経て画像信号出力端子１１２に送出される。

【００３０】書き込みアドレス発生回路１０８は、第１
メモリー回路１０４及び第２メモリー回路の夫々の書き
込み期間に、アドレス切換回路１０７を経て第１及び第
２メモリー回路１０４，１０５に書き込みアドレス信号
を供給する。

【００３１】読み出しアドレス発生回路１０９は、第１
メモリー回路１０４及び第２メモリー回路１０５の夫々
の読み出し期間に、アドレス切換回路１０７を経て第１
及び第２メモリー回路１０４，１０５に読み出しアドレ
ス信号を供給する。

【００３２】アドレス切換回路１０７は、書き込みアド
レス及び読み出しアドレスを、前記第１及び第２メモリ
ー回路１０４，１０５の書き込み及び読み出し期間の夫
々に対応して切り換える。

【００３３】同期信号発生回路１１０は、外部より同期
信号入力端子１０２を介して印加される同期信号を基準
として、各回路に必要なタイミング信号を供給する。

【００３４】図１０は、画像信号と第１及び第２メモリ
ー回路１０４，１０５への書き込み及び読み出しの関係
を示すものである。

【００３５】（２−ａ）は画像信号であり、本例ではＮ
ＴＳＣ−Ｍ方式で用いられる５２５／６０の規格であ
る。

【００３６】この飛越操作画像信号（２−ａ）を、例え
ば第１メモリー回路１０４及び第２メモリー回路１０５
に対し、夫々（２−ｂ）及び（２−ｂ’）のように書き
込む。図中の１〜５２５の数字は走査線の番号である。
図の例では（２−ｂ）及び（２−ｂ’）に夫々第１フィ
ールド及び第２フィールドが対応する。

【００３７】次に、第１及び第２メモリー回路１０４，
１０５より画像信号を読み出す場合には、横方向（水
平）走査期間を１／２に短縮して読み出す。垂直走査の
順序は、第１メモリー回路１０４の１ライン目の次に、
第２メモリー回路１０５の１ライン目（飛越走査の２６
４ライン目に相当する）を読み出し、第１メモリー回路
１０４の２ライン目の次の第２メモリー回路１０５の２
ライン目（同様に２６５ライン目に相当する）を読み出
し、順次この走査を続ける。

【００３８】上記の結果読み出された画像信号は、（２
−ｃ）のように、ノンインターレースの画像を形成す
る。

【００３９】上述の例において、第１メモリー回路１０
４及び第２メモリー回路１０５の間で書き込む際のサン
プリングのタイミングを、前述の画素の横方向のずれに
対応する時間だけずらすことにより、横方向の解像度を
損なうことなく、ノンインターレースの長所であるフリ
ッカーの抑圧された画像を得ることができる。

【００４０】図１１及び図１２は本発明の第４の実施例
を示すもので、図１１に示されるように、本実施例にお
ける画素は、第ｎ行の画素に対して第ｎ＋１行の画素が
横方向に１／３画素分だけずれており、画素のずれが３
行周期で形成されたものとなっている。また、この画素
は、２行おきに第１フィールド、第２フィールド及び第
３フィールドに分けられており、この第１、第２及び第
３フィールドを１フレームとして構成された画像信号が
入力されて、１、４、７…行、２、５、８…行、３、
６、９…行のように、夫々のフィールドに書き込みが行
われる。信号ライン２０は、第１、第２及び第３フィー
ルドの１桁毎に共通に接続されている。

【００４１】駆動のタイミングは図１２に示されるよう
に、シフトレジスタ１１（図１参照）からの制御信号３
１が入力タイミング信号Ｄに対してフィールド毎に１／
３周期ずつずれることで、第１、第２及び第３フィール
ドの駆動が、夫々１／３画素に相当する時間だけずれて
行われるものとなっている。

【００４２】尚、以上の実施例においては、画素のずれ
の周期が２行及び３行で、画像信号が２フィールド及び
３フィールドで１フレームを構成する場合について説明
したが、これ以外の周期及びフィールド構成についても
同様にして本発明の駆動を行うことができる。

【００４３】

【発明の効果】本発明は以上説明した通りのものであ
り、夫々の行に対応する画像信号のサンプリングを、画
素の横方向のずれに対応する時間だけずらせて行うこと
ができ、これによって横方向の解像度を向上させること
ができるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例で用いたサンプルホール
ド回路の説明図である。

【図２】本発明の第１の実施例における画素の配置状態
の説明図である。

【図３】本発明の第１の実施例における各信号のタイム
チャートである。

【図４】本発明の第２の実施例で用いたサンプルホール
ド回路の説明図である。

【図５】本発明の第２の実施例における画素の配置状態
の説明図である。

【図６】本発明の第２の実施例における各信号のタイム
チャートである。

【図７】本発明の第３の実施例における画素の配置状態
の説明図である。

【図８】本発明の第３の実施例における各信号のタイム
チャートである。

【図９】本発明を適用できるノンインターレース駆動回
路の一例を示す説明図である。

【図１０】 図９の回路における画像信号と第１及び第
２メモリー回路への書き込み及び読み出しの関係の説明
図である。

【図１１】本発明の第４の実施例における画素の配置状
態の説明図である。

【図１２】本発明の第４の実施例における各信号のタイ
ムチャートである。

【図１３】従来技術の説明図である。

【図１４】従来技術の説明図である。

【図１５】従来技術の説明図である。

【符号の説明】

１０ サンプルホールド回路 １１ シフトレジスタ １２ サンプリングトランジスタ １３ 容量 １４ バッファアンプ １５ Ｔフリップフロップ １６ ＸＮＯＲゲート ２０ 信号ライン ３１ 制御信号 ３２ 出力信号 Ｄ 入力タイミング信号 φ シフトクロック ＶＤ パルス ＣＬ 転送クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第ｎ行の画素に対してｎ＋１行の画素が
   ｚ画素分横方向にずれており、かつ画素の横方向のずれ
   がｙ行（２行以上）の周期となっている画像表示装置の
   駆動方法において、ｙフィールドを１フレームとして構
   成された画像信号が入力され、ｙフィールドの夫々でサ
   ンプリングのタイミングをｚｔ（ｔは横方向の１画素に
   対応する時間）だけ位相をずらすことを特徴とする画像
   表示装置の駆動方法。