JP3064586B2 - インターレース走査回路 - Google Patents
インターレース走査回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、テレビ（ＴＶ）信号
によって画像を表示する液晶表示装置に使用され、液晶
表示装置の各ラインの画素をインターレース走査するイ
ンターレース走査回路に関するものである。
によって画像を表示する液晶表示装置に使用され、液晶
表示装置の各ラインの画素をインターレース走査するイ
ンターレース走査回路に関するものである。
【０００２】
【従来の技術】従来、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔ
ｅｌｅｖｉｓｉｏｎ ＳｙｓｔｅｍＣｏｍｍｉｔｔｅ
ｅ）方式のＴＶ信号は、５２５本の走査線のうち、４８
０本を有効表示期間としたインターレース走査を行な
う。すなわち、４８０本の走査線は、図９に示すよう
に、２４０本ずつの第１フィールド１００と第２フィー
ルド１０１に分けられ、まず第１フィールド１００で２
４０本の走査線を走査し、次の第２フィールド１０１で
は、第１フィールド１００で走査した場所の間を埋める
ようにインターレース走査を行なう。そして、第１フィ
ールド１００と第２フィールド１０１の２つのフィール
ドによって１枚の画面（フレーム）が構成され、１秒間
に３０フレームが更新されることによりＴＶ画像が表示
される。
ｅｌｅｖｉｓｉｏｎ ＳｙｓｔｅｍＣｏｍｍｉｔｔｅ
ｅ）方式のＴＶ信号は、５２５本の走査線のうち、４８
０本を有効表示期間としたインターレース走査を行な
う。すなわち、４８０本の走査線は、図９に示すよう
に、２４０本ずつの第１フィールド１００と第２フィー
ルド１０１に分けられ、まず第１フィールド１００で２
４０本の走査線を走査し、次の第２フィールド１０１で
は、第１フィールド１００で走査した場所の間を埋める
ようにインターレース走査を行なう。そして、第１フィ
ールド１００と第２フィールド１０１の２つのフィール
ドによって１枚の画面（フレーム）が構成され、１秒間
に３０フレームが更新されることによりＴＶ画像が表示
される。
【０００３】ところで、液晶表示装置でＴＶ画像を表示
する場合には、単純線順次駆動と倍速線順次駆動の２つ
の方法が知られている。単純線順次駆動では、各フィー
ルド毎の走査線を液晶パネルの同一の１ラインに対応さ
せ、液晶パネルは、図１０に示すように、走査線に対応
した２４０本のラインを有する。そして、第１フィール
ド１０１では、２４０本の走査線の各ラインを正極性で
順次走査し、次の第２フィールドでは、２４０本の走査
線の各ラインを負極性で順次走査する。この単純線順次
駆動では、第１フィールド１００と第２フィールド１０
１の走査で１周期の信号となるため、交流化周波数は、
フレーム周波数と同じ３０Ｈｚであり、縦方向の画素数
は、上述したように２４０画素となる。
する場合には、単純線順次駆動と倍速線順次駆動の２つ
の方法が知られている。単純線順次駆動では、各フィー
ルド毎の走査線を液晶パネルの同一の１ラインに対応さ
せ、液晶パネルは、図１０に示すように、走査線に対応
した２４０本のラインを有する。そして、第１フィール
ド１０１では、２４０本の走査線の各ラインを正極性で
順次走査し、次の第２フィールドでは、２４０本の走査
線の各ラインを負極性で順次走査する。この単純線順次
駆動では、第１フィールド１００と第２フィールド１０
１の走査で１周期の信号となるため、交流化周波数は、
フレーム周波数と同じ３０Ｈｚであり、縦方向の画素数
は、上述したように２４０画素となる。
【０００４】しかし、上記単純線順次駆動では、第１フ
ィールド１００と第２フィールド１００の各走査線を液
晶パネルの同一ラインに対応させて順次駆動する方式で
あるため、ＴＶ画像の精細度に欠けるという問題点があ
る。
ィールド１００と第２フィールド１００の各走査線を液
晶パネルの同一ラインに対応させて順次駆動する方式で
あるため、ＴＶ画像の精細度に欠けるという問題点があ
る。
【０００５】一方、他の駆動方法では、第１フィールド
で液晶パネルを１ラインおきに駆動し、次の第２フィー
ルドで第１フィールドで駆動しなかったラインを１ライ
ンおきに駆動する方法があり、液晶パネルは、図１１に
示すように、第１フィールド１００で走査される走査線
と第２フィールド１０１で走査される走査線にそれぞれ
対応した合計４８０本のラインを有している。そして、
第１フィールド１００では、２４０本の走査線の各ライ
ンを一方の極性で走査し、次の第２フィールドでも、他
の２４０本の走査線の各ラインを同一の極性で駆動す
る。このときは、１フレーム毎に一方の極性の信号で駆
動するので、交流化周波数は、フレーム周波数の１／２
の１５Ｈｚとなってしまう。
で液晶パネルを１ラインおきに駆動し、次の第２フィー
ルドで第１フィールドで駆動しなかったラインを１ライ
ンおきに駆動する方法があり、液晶パネルは、図１１に
示すように、第１フィールド１００で走査される走査線
と第２フィールド１０１で走査される走査線にそれぞれ
対応した合計４８０本のラインを有している。そして、
第１フィールド１００では、２４０本の走査線の各ライ
ンを一方の極性で走査し、次の第２フィールドでも、他
の２４０本の走査線の各ラインを同一の極性で駆動す
る。このときは、１フレーム毎に一方の極性の信号で駆
動するので、交流化周波数は、フレーム周波数の１／２
の１５Ｈｚとなってしまう。
【０００６】ところが、この駆動方法では、縦方向の画
素数が４８０画素となるものの、液晶パネルの液晶素子
を１５Ｈｚで駆動することになるため、交流化周波数が
低く、画面のちらつき（フリッカ）が生じ、表示画像の
品質が低下するという問題点がある。
素数が４８０画素となるものの、液晶パネルの液晶素子
を１５Ｈｚで駆動することになるため、交流化周波数が
低く、画面のちらつき（フリッカ）が生じ、表示画像の
品質が低下するという問題点がある。
【０００７】そこで、液晶表示画面の交流化周波数を上
げてＴＶ画面にフリッカが発生するのを防止するため、
１フレーム毎に１回駆動していたものを、１フレーム毎
に２回（１フィールド毎に１回）駆動する倍速線順次駆
動方法が考案され、実際に採用されている（例えば、日
立ＬＳＩデータハンドブックＨＤ６６３００Ｔ参照）。
げてＴＶ画面にフリッカが発生するのを防止するため、
１フレーム毎に１回駆動していたものを、１フレーム毎
に２回（１フィールド毎に１回）駆動する倍速線順次駆
動方法が考案され、実際に採用されている（例えば、日
立ＬＳＩデータハンドブックＨＤ６６３００Ｔ参照）。
【０００８】この倍速線順次駆動では、図１１に示すよ
うに、第１フィールド１００で第１ラインと第２ライン
を１水平走査期間の前半と後半で正極性により駆動し、
以下、第３と第４ライン、第５と第６ラインも同様に駆
動する。次に、第２フィールドでは、この組み合わせを
変えて、第１ラインを１水平走査期間の後半で駆動した
後、第２ラインと第３ラインを次の水平走査期間の前半
と後半で駆動する。このように、上記倍速線順次駆動で
は、液晶パネルの各ラインの画素が１フィールド毎に１
回駆動されるため、交流化周波数をフレーム周波数と同
じ３０Ｈｚとすることができ、フリッカの発生を防止す
ることができる。
うに、第１フィールド１００で第１ラインと第２ライン
を１水平走査期間の前半と後半で正極性により駆動し、
以下、第３と第４ライン、第５と第６ラインも同様に駆
動する。次に、第２フィールドでは、この組み合わせを
変えて、第１ラインを１水平走査期間の後半で駆動した
後、第２ラインと第３ラインを次の水平走査期間の前半
と後半で駆動する。このように、上記倍速線順次駆動で
は、液晶パネルの各ラインの画素が１フィールド毎に１
回駆動されるため、交流化周波数をフレーム周波数と同
じ３０Ｈｚとすることができ、フリッカの発生を防止す
ることができる。
【０００９】
【発明が解決しようとする課題】しかし、上記従来技術
の場合には、次のような問題点を有している。すなわ
ち、上記倍速線順次駆動の場合には、１フレーム毎に２
回（１フィールド毎に１回）駆動するため、縦方法の画
素数を４８０画素と単純線順次駆動の２倍とし、しかも
交流化周波数をフレーム周波数と同じ３０Ｈｚとするこ
とができ、画像の高精細化が可能となる。ところが、こ
の倍速線順次駆動の場合には、１水平走査期間に液晶の
２ラインを駆動する必要があるため、インターレース走
査回路の動作周波数を２倍に高速化しなければならず、
インターレース走査回路のコストが大幅にアップすると
いう問題点があった。
の場合には、次のような問題点を有している。すなわ
ち、上記倍速線順次駆動の場合には、１フレーム毎に２
回（１フィールド毎に１回）駆動するため、縦方法の画
素数を４８０画素と単純線順次駆動の２倍とし、しかも
交流化周波数をフレーム周波数と同じ３０Ｈｚとするこ
とができ、画像の高精細化が可能となる。ところが、こ
の倍速線順次駆動の場合には、１水平走査期間に液晶の
２ラインを駆動する必要があるため、インターレース走
査回路の動作周波数を２倍に高速化しなければならず、
インターレース走査回路のコストが大幅にアップすると
いう問題点があった。
【００１０】
【課題を解決するための手段】そこで、この発明は、上
記従来技術の問題点を解決するためになされたもので、
その目的とするところは、縦方向の画素数を４８０画素
としてもフリッカが生ぜず高精細な画像表示が可能なこ
とは勿論のこと、回路の動作周波数が単純線順次駆動と
同じで良く、回路の大幅なコストアップを防止可能なイ
ンターレース走査回路を提供することにある。
記従来技術の問題点を解決するためになされたもので、
その目的とするところは、縦方向の画素数を４８０画素
としてもフリッカが生ぜず高精細な画像表示が可能なこ
とは勿論のこと、回路の動作周波数が単純線順次駆動と
同じで良く、回路の大幅なコストアップを防止可能なイ
ンターレース走査回路を提供することにある。
【００１１】すなわち、この発明に係るインターレース
走査回路は、液晶表示装置の各ラインの画素をインター
レース走査するインターレース走査回路において、各段
の２つの出力端子から２つのパルス信号を所定の間隔だ
けずらして順次出力するシフトレジスタと、このシフト
レジスタの一方の出力端子から出力されるパルス信号に
よってオン・オフ制御され、第１の制御線及び第２の制
御線に印加されるクロック信号をオン時にそれぞれ出力
する第１及び第２のスイッチング素子と、上記シフトレ
ジスタの他方の出力端子から出力されるパルス信号によ
ってオン・オフ制御され、第３の制御線及び第４の制御
線に印加されるクロック信号をオン時にそれぞれ出力す
る第３及び第４のスイッチング素子と、上記第１の制御
線乃至第４の制御線に印加されるクロック信号を順次切
り換えて出力するクロック回路とを具備し、上記シフト
レジスタの各段にそれぞれ接続される第１乃至第４のス
イッチング素子の出力によって液晶表示装置の各ライン
の画素を順次インターレース走査するように構成されて
いる。
走査回路は、液晶表示装置の各ラインの画素をインター
レース走査するインターレース走査回路において、各段
の２つの出力端子から２つのパルス信号を所定の間隔だ
けずらして順次出力するシフトレジスタと、このシフト
レジスタの一方の出力端子から出力されるパルス信号に
よってオン・オフ制御され、第１の制御線及び第２の制
御線に印加されるクロック信号をオン時にそれぞれ出力
する第１及び第２のスイッチング素子と、上記シフトレ
ジスタの他方の出力端子から出力されるパルス信号によ
ってオン・オフ制御され、第３の制御線及び第４の制御
線に印加されるクロック信号をオン時にそれぞれ出力す
る第３及び第４のスイッチング素子と、上記第１の制御
線乃至第４の制御線に印加されるクロック信号を順次切
り換えて出力するクロック回路とを具備し、上記シフト
レジスタの各段にそれぞれ接続される第１乃至第４のス
イッチング素子の出力によって液晶表示装置の各ライン
の画素を順次インターレース走査するように構成されて
いる。
【００１２】上記第１乃至第４のスイッチング素子とし
ては、例えば、電界効果型の薄膜トランジスタが用いら
れる。
ては、例えば、電界効果型の薄膜トランジスタが用いら
れる。
【００１３】
【作用】この発明においては、第１乃至第４の制御線に
それぞれ接続された第１乃至第４のスイッチング素子の
うち、２つのスイッチング素子をシフトレジスタの各段
の出力端子から出力されるパルス信号によって同時にオ
ン状態とすることにより、液晶表示装置の隣合う２本の
ラインを、１フレームの水平走査期間の間だけ同時に駆
動させることができる。しかも、フレーム毎に第１乃至
第４の制御線にそれぞれ印加されるクロック信号の組み
合わせを、クロック回路によって変えることにより、フ
レーム毎に走査する液晶表示装置の隣合う２本のライン
の組み合わせを変えることができるので、回路の動作周
波数を２倍にすることなく、倍速線順次駆動が可能とな
り、高精細な画像表示が可能となる。
それぞれ接続された第１乃至第４のスイッチング素子の
うち、２つのスイッチング素子をシフトレジスタの各段
の出力端子から出力されるパルス信号によって同時にオ
ン状態とすることにより、液晶表示装置の隣合う２本の
ラインを、１フレームの水平走査期間の間だけ同時に駆
動させることができる。しかも、フレーム毎に第１乃至
第４の制御線にそれぞれ印加されるクロック信号の組み
合わせを、クロック回路によって変えることにより、フ
レーム毎に走査する液晶表示装置の隣合う２本のライン
の組み合わせを変えることができるので、回路の動作周
波数を２倍にすることなく、倍速線順次駆動が可能とな
り、高精細な画像表示が可能となる。
【００１４】
【実施例】以下にこの発明を図示の実施例に基づいて説
明する。
明する。
【００１５】図２はこの発明に係るインターレース走査
回路の一実施例を適用した液晶表示装置を示すものであ
る。
回路の一実施例を適用した液晶表示装置を示すものであ
る。
【００１６】この液晶表示装置１は、図３に示すよう
に、所定数の液晶画素２、２…を水平方向に沿って直線
状に配列したものを１ラインとして、このラインを縦方
向に沿って４８０本備えている。そして、この４８０本
の走査ラインは、第１ラインと第２ライン、第３ライン
と第４ライン、第５ラインと第６ライン…との組合せか
らなる第１フィールド３と、第１ライン、第２ラインと
第３ライン、第４ラインと第５ライン…の組合せからな
る第２フィールド４とに分けられている。
に、所定数の液晶画素２、２…を水平方向に沿って直線
状に配列したものを１ラインとして、このラインを縦方
向に沿って４８０本備えている。そして、この４８０本
の走査ラインは、第１ラインと第２ライン、第３ライン
と第４ライン、第５ラインと第６ライン…との組合せか
らなる第１フィールド３と、第１ライン、第２ラインと
第３ライン、第４ラインと第５ライン…の組合せからな
る第２フィールド４とに分けられている。
【００１７】上記液晶表示装置１の各液晶画素２は、図
４に示すように、基板５上に積層された裏面側の透明電
極６を備えており、この透明電極６は、各画素２、２…
に対応して所定数だけ縦方向及び横方向に沿って配列さ
れている。また、上記基板３上には、裏面側の透明電極
６を駆動するための薄膜トランジスタ７が、各画素２、
２…に対応して積層されている。さらに、上記基板３上
には、所定の間隙を介して表面側の透明電極８が全面的
に形成された基板９が対向配置されており、この表面側
の透明電極８は、各画素に共通して全面的に形成されて
いる。そして、上記裏面側の透明電極６と表面側の透明
電極８との間には、液晶材料７が充填されており、両透
明電極６、８間に所定の電圧を印加させることによっ
て、液晶材料１０を配向させて画像の表示を行なうよう
になっている。
４に示すように、基板５上に積層された裏面側の透明電
極６を備えており、この透明電極６は、各画素２、２…
に対応して所定数だけ縦方向及び横方向に沿って配列さ
れている。また、上記基板３上には、裏面側の透明電極
６を駆動するための薄膜トランジスタ７が、各画素２、
２…に対応して積層されている。さらに、上記基板３上
には、所定の間隙を介して表面側の透明電極８が全面的
に形成された基板９が対向配置されており、この表面側
の透明電極８は、各画素に共通して全面的に形成されて
いる。そして、上記裏面側の透明電極６と表面側の透明
電極８との間には、液晶材料７が充填されており、両透
明電極６、８間に所定の電圧を印加させることによっ
て、液晶材料１０を配向させて画像の表示を行なうよう
になっている。
【００１８】図２は上記液晶表示装置の駆動回路を示す
ものである。
ものである。
【００１９】上記液晶表示装置１の各液晶画素２、２…
は、同図に示すように、マトリクスを構成する回路によ
って駆動されるようになっている。すなわち、上記各液
晶画素２、２…に対応した薄膜トランジスタ７は、その
ゲート電極が各ラインの画素に共通した走査信号線１
１、１１…に接続されているとともに、そのソース電極
がｍ番目（ｍ＝１、２…）の画素に共通した画像データ
線１２、１２…に接続されている。また、上記薄膜トラ
ンジスタ７のドレイン電極は、各画素２、２…毎に分割
された透明電極６、６…に接続されており、この透明電
極６、６…に対向する透明電極８は、上述したように、
各画素２、２…に共通した共通電極となっている。
は、同図に示すように、マトリクスを構成する回路によ
って駆動されるようになっている。すなわち、上記各液
晶画素２、２…に対応した薄膜トランジスタ７は、その
ゲート電極が各ラインの画素に共通した走査信号線１
１、１１…に接続されているとともに、そのソース電極
がｍ番目（ｍ＝１、２…）の画素に共通した画像データ
線１２、１２…に接続されている。また、上記薄膜トラ
ンジスタ７のドレイン電極は、各画素２、２…毎に分割
された透明電極６、６…に接続されており、この透明電
極６、６…に対向する透明電極８は、上述したように、
各画素２、２…に共通した共通電極となっている。
【００２０】また、上記各ラインの走査信号線１１、１
１…は、バッファ回路１３を介してレベルシフト回路１
４に接続されており、レベルシフト回路１４は、本実施
例に係るインターレース走査回路１５に接続されてい
る。そして、上記インターレース走査回路１５からは、
各ラインの走査信号線１１、１１…を所定の順序に従っ
て順次選択する選択信号が出力され、この選択信号は、
レベルシフト回路によって出力レベルのレベル合わせが
行われた後、バッファ回路によって一定期間保持された
状態で、各画素２、２…の透明電極６、６…に印加す
る。
１…は、バッファ回路１３を介してレベルシフト回路１
４に接続されており、レベルシフト回路１４は、本実施
例に係るインターレース走査回路１５に接続されてい
る。そして、上記インターレース走査回路１５からは、
各ラインの走査信号線１１、１１…を所定の順序に従っ
て順次選択する選択信号が出力され、この選択信号は、
レベルシフト回路によって出力レベルのレベル合わせが
行われた後、バッファ回路によって一定期間保持された
状態で、各画素２、２…の透明電極６、６…に印加す
る。
【００２１】一方、上記各画像データ線１２、１２…
は、データドライバ１６に接続されており、このデータ
ドライバ１６からは、各ラインのｍ番目（ｍ＝１、２
…）の画素に対応した明暗の画像データが順次出力され
る。そして、上記インターレース走査回路１５によって
インターレース走査される各ラインの画素２、２…に画
像データが順次印加され、各ラインの画素２、２…によ
って画像データに対応した画像が表示されるようになっ
ている。
は、データドライバ１６に接続されており、このデータ
ドライバ１６からは、各ラインのｍ番目（ｍ＝１、２
…）の画素に対応した明暗の画像データが順次出力され
る。そして、上記インターレース走査回路１５によって
インターレース走査される各ラインの画素２、２…に画
像データが順次印加され、各ラインの画素２、２…によ
って画像データに対応した画像が表示されるようになっ
ている。
【００２２】図１はこの発明に係るインターレース走査
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【００２３】このインターレース走査回路は、各段の２
つの出力端子から２つのパルス信号を所定の間隔だけず
らして順次出力するシフトレジスタと、このシフトレジ
スタの一方の出力端子から出力されるパルス信号によっ
てオン・オフ制御され、第１の制御線及び第２の制御線
に印加されるクロック信号をオン時にそれぞれ出力する
第１及び第２のスイッチング素子と、上記シフトレジス
タの他方の出力端子から出力されるパルス信号によって
オン・オフ制御され、第３の制御線及び第４の制御線に
印加されるクロック信号をオン時にそれぞれ出力する第
３及び第４のスイッチング素子と、上記第１乃至第４の
制御線に印加されるクロック信号を順次切り換えて出力
するクロック回路とを具備するように構成されている。
つの出力端子から２つのパルス信号を所定の間隔だけず
らして順次出力するシフトレジスタと、このシフトレジ
スタの一方の出力端子から出力されるパルス信号によっ
てオン・オフ制御され、第１の制御線及び第２の制御線
に印加されるクロック信号をオン時にそれぞれ出力する
第１及び第２のスイッチング素子と、上記シフトレジス
タの他方の出力端子から出力されるパルス信号によって
オン・オフ制御され、第３の制御線及び第４の制御線に
印加されるクロック信号をオン時にそれぞれ出力する第
３及び第４のスイッチング素子と、上記第１乃至第４の
制御線に印加されるクロック信号を順次切り換えて出力
するクロック回路とを具備するように構成されている。
【００２４】すなわち、このインターレース走査回路１
５は、図１に示すように、シフトレジスタ２１を備えて
おり、このシフトレジスタ２１は、各段の２つの出力端
子Ｑｎ、Ｑｎから２つのパルス信号２２、２３を所定の
間隔だけずらして順次出力するようになっている。ま
た、上記シフトレジスタ２１の各段には、その一方の出
力端子Ｑｎにインバーター２４を介して第１及び第２の
薄膜トランジスタ２５、２６のゲートがそれぞれ接続さ
れているとともに、第１及び第２の薄膜トランジスタ２
５、２６のソース電極には、第１の制御線２７及び第２
の制御線２８がそれぞれ接続されている。そして、上記
第１及び第２の薄膜トランジスタ２５、２６のドレイン
電極からは、液晶表示装置１のライン選択信号Ｇ4n-3、
Ｇ4n-2がそれぞれ出力されるようになっている。
５は、図１に示すように、シフトレジスタ２１を備えて
おり、このシフトレジスタ２１は、各段の２つの出力端
子Ｑｎ、Ｑｎから２つのパルス信号２２、２３を所定の
間隔だけずらして順次出力するようになっている。ま
た、上記シフトレジスタ２１の各段には、その一方の出
力端子Ｑｎにインバーター２４を介して第１及び第２の
薄膜トランジスタ２５、２６のゲートがそれぞれ接続さ
れているとともに、第１及び第２の薄膜トランジスタ２
５、２６のソース電極には、第１の制御線２７及び第２
の制御線２８がそれぞれ接続されている。そして、上記
第１及び第２の薄膜トランジスタ２５、２６のドレイン
電極からは、液晶表示装置１のライン選択信号Ｇ4n-3、
Ｇ4n-2がそれぞれ出力されるようになっている。
【００２５】また、上記シフトレジスタ２１の各段に
は、その他方の出力端子Ｑｎに第３及び第４の薄膜トラ
ンジスタ２９、３０のゲートがそれぞれ直接接続されて
いるとともに、第３及び第４の薄膜トランジスタ２９、
３０のソース電極には、第３の制御線３１及び第４の制
御線３２がそれぞれ接続されている。そして、上記第３
及び第４の薄膜トランジスタ２９、３０のドレイン電極
からは、液晶表示装置１のライン選択信号Ｇ4n-1、Ｇ4n
がそれぞれ出力されるようになっている。
は、その他方の出力端子Ｑｎに第３及び第４の薄膜トラ
ンジスタ２９、３０のゲートがそれぞれ直接接続されて
いるとともに、第３及び第４の薄膜トランジスタ２９、
３０のソース電極には、第３の制御線３１及び第４の制
御線３２がそれぞれ接続されている。そして、上記第３
及び第４の薄膜トランジスタ２９、３０のドレイン電極
からは、液晶表示装置１のライン選択信号Ｇ4n-1、Ｇ4n
がそれぞれ出力されるようになっている。
【００２６】さらに、上記シフトレジスタ２１には、ク
ロック信号ＣＬＫ及び第１乃至第４の制御信号Ｓ１〜Ｓ
４を出力するクロック回路３５が接続されており、この
クロック回路３５からは、第１乃至第４の制御線２７、
２８、３１、３２に第１乃至第４の制御信号Ｓ１〜Ｓ４
が所定のタイミングでそれぞれ出力されるようになって
いる。
ロック信号ＣＬＫ及び第１乃至第４の制御信号Ｓ１〜Ｓ
４を出力するクロック回路３５が接続されており、この
クロック回路３５からは、第１乃至第４の制御線２７、
２８、３１、３２に第１乃至第４の制御信号Ｓ１〜Ｓ４
が所定のタイミングでそれぞれ出力されるようになって
いる。
【００２７】以上の構成において、この実施例に係るイ
ンターレース走査回路では、次に示すようにして液晶表
示装置をインターレース走査するようになっている。
ンターレース走査回路では、次に示すようにして液晶表
示装置をインターレース走査するようになっている。
【００２８】すなわち、第１フィールド３にあっては、
インターレース走査回路１５のシフトレジスタ２１に、
図２に示すように、クロック回路３５から図５（ａ）に
示すようなクロック信号ＣＬＫが入力されており、この
シフトレジスタ２１のある段の２つの出力端子Ｑｎ（バ
ー）、Ｑｎからは、図５（ｂ）（ｃ）に示すような２つ
のパルス信号２２、２３が所定の間隔だけずらして順次
出力される。
インターレース走査回路１５のシフトレジスタ２１に、
図２に示すように、クロック回路３５から図５（ａ）に
示すようなクロック信号ＣＬＫが入力されており、この
シフトレジスタ２１のある段の２つの出力端子Ｑｎ（バ
ー）、Ｑｎからは、図５（ｂ）（ｃ）に示すような２つ
のパルス信号２２、２３が所定の間隔だけずらして順次
出力される。
【００２９】上記シフトレジスタ２１の一方の出力端子
Ｑｎ（バー）から出力されるパルス信号２２は、インバ
ーター２４を介して第１及び第２の薄膜トランジスタ２
５、２６のゲート電極に印加される。これらの第１及び
第２の薄膜トランジスタ２５、２６は、反転されたパル
ス信号２２がＨ状態のときにオン状態となり、各トラン
ジスタ２５、２６のソース電極に接続された第１及び第
２の制御線２７、２８に印加される図５（ｆ）（ｇ）に
示すような制御信号Ｓ１、Ｓ２を、各トランジスタ２５
２６のドレイン電極からライン選択信号Ｇ4n-3、Ｇ4n-2
としてそれぞれ出力するようになっている。その結果、
上記第１及び第２の薄膜トランジスタ２５、２６のドレ
イン電極からは、図６（ａ）（ｂ）に示すようなライン
選択信号Ｇ4n-3、Ｇ4n-2がそれぞれ出力され、液晶表示
装置１の第１ライン及び第２ラインというように２本の
ラインが走査される。
Ｑｎ（バー）から出力されるパルス信号２２は、インバ
ーター２４を介して第１及び第２の薄膜トランジスタ２
５、２６のゲート電極に印加される。これらの第１及び
第２の薄膜トランジスタ２５、２６は、反転されたパル
ス信号２２がＨ状態のときにオン状態となり、各トラン
ジスタ２５、２６のソース電極に接続された第１及び第
２の制御線２７、２８に印加される図５（ｆ）（ｇ）に
示すような制御信号Ｓ１、Ｓ２を、各トランジスタ２５
２６のドレイン電極からライン選択信号Ｇ4n-3、Ｇ4n-2
としてそれぞれ出力するようになっている。その結果、
上記第１及び第２の薄膜トランジスタ２５、２６のドレ
イン電極からは、図６（ａ）（ｂ）に示すようなライン
選択信号Ｇ4n-3、Ｇ4n-2がそれぞれ出力され、液晶表示
装置１の第１ライン及び第２ラインというように２本の
ラインが走査される。
【００３０】次に、上記シフトレジスタ２１の同じ段の
他方の出力端子Ｑｎから出力されるパルス信号２３は、
第３及び第４の薄膜トランジスタ２９、３０のゲート電
極に直接印加される。これらの第３及び第４の薄膜トラ
ンジスタ２９、３０は、図５（ｃ）に示すようなパルス
信号２３がＨ状態のときにオン状態となり、各トランジ
スタ２９、３０のソース電極に接続された第３及び第４
の制御線３１、３２に印加される図５（ｈ）（ｉ）に示
すような制御信号Ｓ３、Ｓ４を、各トランジスタ２９、
３０のドレイン電極からライン選択信号Ｇ4n-1、Ｇ4nと
してそれぞれ出力するようになっている。その結果、上
記第３及び第４の薄膜トランジスタ２９、３０のドレイ
ン電極からは、図６（ｃ）（ｄ）に示すようなライン選
択信号Ｇ4n-1、Ｇ4nがそれぞれ出力される。
他方の出力端子Ｑｎから出力されるパルス信号２３は、
第３及び第４の薄膜トランジスタ２９、３０のゲート電
極に直接印加される。これらの第３及び第４の薄膜トラ
ンジスタ２９、３０は、図５（ｃ）に示すようなパルス
信号２３がＨ状態のときにオン状態となり、各トランジ
スタ２９、３０のソース電極に接続された第３及び第４
の制御線３１、３２に印加される図５（ｈ）（ｉ）に示
すような制御信号Ｓ３、Ｓ４を、各トランジスタ２９、
３０のドレイン電極からライン選択信号Ｇ4n-1、Ｇ4nと
してそれぞれ出力するようになっている。その結果、上
記第３及び第４の薄膜トランジスタ２９、３０のドレイ
ン電極からは、図６（ｃ）（ｄ）に示すようなライン選
択信号Ｇ4n-1、Ｇ4nがそれぞれ出力される。
【００３１】その後、上記シフトレジスタ２１の次の段
の出力端子Ｑｎ＋１（バー）、Ｑｎ＋１に接続された第
１乃至第４の薄膜トランジスタからは、図６に示すよう
なライン選択信号Ｇ4n+1、Ｇ4n+2、Ｇ4n+3、Ｇ4n+4が順
次出力される。
の出力端子Ｑｎ＋１（バー）、Ｑｎ＋１に接続された第
１乃至第４の薄膜トランジスタからは、図６に示すよう
なライン選択信号Ｇ4n+1、Ｇ4n+2、Ｇ4n+3、Ｇ4n+4が順
次出力される。
【００３２】このようにして、第１フィールド３にあっ
ては、液晶表示装置１の第１ラインと第２ライン、第３
ラインと第４ライン、第５ラインと第６ライン…との組
合せからなる２本のラインが同時に順次走査される。
ては、液晶表示装置１の第１ラインと第２ライン、第３
ラインと第４ライン、第５ラインと第６ライン…との組
合せからなる２本のラインが同時に順次走査される。
【００３３】一方、次の第２フィールド４においては、
シフトレジスタ２１にクロック回路３５から出力される
制御信号Ｓ１〜Ｓ４は、図７（ｆ）〜（ｉ）に示すよう
に変化する。すなわち、上記第２及び第４の制御線２
８、３２に印加される制御信号Ｓ２、Ｓ４は、第１のフ
ィールド３に比べて反転し、第１と第４の制御線２７、
３２に印加される制御信号Ｓ１、Ｓ４と、第２と第３の
制御線２８、３１に印加される制御信号Ｓ２、Ｓ３とが
それぞれ等しくなる。
シフトレジスタ２１にクロック回路３５から出力される
制御信号Ｓ１〜Ｓ４は、図７（ｆ）〜（ｉ）に示すよう
に変化する。すなわち、上記第２及び第４の制御線２
８、３２に印加される制御信号Ｓ２、Ｓ４は、第１のフ
ィールド３に比べて反転し、第１と第４の制御線２７、
３２に印加される制御信号Ｓ１、Ｓ４と、第２と第３の
制御線２８、３１に印加される制御信号Ｓ２、Ｓ３とが
それぞれ等しくなる。
【００３４】そのため、第２フィールド４においては、
シフトレジスタ２１の一方の出力端子Ｑｎ（バー）から
出力されるパルス信号２２が、インバーター２４を介し
て第１及び第２の薄膜トランジスタ２５、２６のゲート
電極に印加される。これらの第１及び第２の薄膜トラン
ジスタ２５、２６は、反転されたパルス信号２２がＨ状
態のときにオン状態となり、各トランジスタ２５、２６
のソース電極に接続された第１及び第２の制御線２７、
２８に印加される図７（ｆ）（ｇ）に示すような制御信
号Ｓ１、Ｓ２を、各トランジスタ２５、２６のドレイン
電極からライン選択信号Ｇ4n-3、Ｇ4n-2としてそれぞれ
出力するようになっている。その結果、上記第１及び第
２の薄膜トランジスタ２５、２６のドレイン電極から
は、図８（ａ）（ｂ）に示すようなライン選択信号Ｇ
4n-3、Ｇ4n-2がそれぞれ出力され、液晶表示装置１の第
１ラインが先に１本だけが選択されて走査された後、続
いて第２のラインが走査される。
シフトレジスタ２１の一方の出力端子Ｑｎ（バー）から
出力されるパルス信号２２が、インバーター２４を介し
て第１及び第２の薄膜トランジスタ２５、２６のゲート
電極に印加される。これらの第１及び第２の薄膜トラン
ジスタ２５、２６は、反転されたパルス信号２２がＨ状
態のときにオン状態となり、各トランジスタ２５、２６
のソース電極に接続された第１及び第２の制御線２７、
２８に印加される図７（ｆ）（ｇ）に示すような制御信
号Ｓ１、Ｓ２を、各トランジスタ２５、２６のドレイン
電極からライン選択信号Ｇ4n-3、Ｇ4n-2としてそれぞれ
出力するようになっている。その結果、上記第１及び第
２の薄膜トランジスタ２５、２６のドレイン電極から
は、図８（ａ）（ｂ）に示すようなライン選択信号Ｇ
4n-3、Ｇ4n-2がそれぞれ出力され、液晶表示装置１の第
１ラインが先に１本だけが選択されて走査された後、続
いて第２のラインが走査される。
【００３５】次に、上記シフトレジスタ２１の同じ段の
他方の出力端子Ｑｎから出力されるパルス信号２３は、
第３及び第４の薄膜トランジスタ２９、３０のゲート電
極に直接印加される。これらの第３及び第４の薄膜トラ
ンジスタ２９、３０は、図７（ｃ）に示すようなパルス
信号２３がＨ状態のときにオン状態となり、各トランジ
スタ２９、３０のソース電極に接続された第３及び第４
の制御線３１、３２に印加される図７（ｈ）（ｉ）に示
すような制御信号Ｓ３、Ｓ４を、各トランジスタ２９、
３０のドレイン電極からライン選択信号Ｇ4n-1、Ｇ4nと
してそれぞれ出力するようになっている。その結果、上
記第３及び第４の薄膜トランジスタ２９、３０のドレイ
ン電極からは、図８（ｃ）（ｄ）に示すようなライン選
択信号Ｇ4n-1、Ｇ4nがそれぞれ出力され、液８表示装置
１の第３ラインが先に選択されて走査された後、続いて
第４のラインが走査される。ところで、上記第３ライン
が選択されるタイミングは、図８から明らかなように、
第２ラインが選択されるタイミングと同期しているた
め、第２ラインと第３ラインは、同時に走査されるよう
になっている。
他方の出力端子Ｑｎから出力されるパルス信号２３は、
第３及び第４の薄膜トランジスタ２９、３０のゲート電
極に直接印加される。これらの第３及び第４の薄膜トラ
ンジスタ２９、３０は、図７（ｃ）に示すようなパルス
信号２３がＨ状態のときにオン状態となり、各トランジ
スタ２９、３０のソース電極に接続された第３及び第４
の制御線３１、３２に印加される図７（ｈ）（ｉ）に示
すような制御信号Ｓ３、Ｓ４を、各トランジスタ２９、
３０のドレイン電極からライン選択信号Ｇ4n-1、Ｇ4nと
してそれぞれ出力するようになっている。その結果、上
記第３及び第４の薄膜トランジスタ２９、３０のドレイ
ン電極からは、図８（ｃ）（ｄ）に示すようなライン選
択信号Ｇ4n-1、Ｇ4nがそれぞれ出力され、液８表示装置
１の第３ラインが先に選択されて走査された後、続いて
第４のラインが走査される。ところで、上記第３ライン
が選択されるタイミングは、図８から明らかなように、
第２ラインが選択されるタイミングと同期しているた
め、第２ラインと第３ラインは、同時に走査されるよう
になっている。
【００３６】その後、上記シフトレジスタ２１の次の段
の出力端子Ｑｎ＋１（バー）、Ｑｎ＋１に接続された第
１乃至第４の薄膜トランジスタからは、図８に示すよう
なライン選択信号Ｇ4n+1、Ｇ4n+2、Ｇ4n+3、Ｇ4n+4が順
次出力される。
の出力端子Ｑｎ＋１（バー）、Ｑｎ＋１に接続された第
１乃至第４の薄膜トランジスタからは、図８に示すよう
なライン選択信号Ｇ4n+1、Ｇ4n+2、Ｇ4n+3、Ｇ4n+4が順
次出力される。
【００３７】このようにして、第２フィールド４にあっ
ては、図３に示すように、液晶表示装置１の第１ライン
が単独で先に走査された後、第２ラインと第３ライン、
第４ラインと第５ライン、第６ラインと第７ライン…と
の組合せからなる２本のラインが同時に順次走査され
る。
ては、図３に示すように、液晶表示装置１の第１ライン
が単独で先に走査された後、第２ラインと第３ライン、
第４ラインと第５ライン、第６ラインと第７ライン…と
の組合せからなる２本のラインが同時に順次走査され
る。
【００３８】このように、第１乃至第４の制御線２７、
２８、３１、３２にそれぞれ接続された第１乃至第４の
薄膜トランジスタ２５、２６、２９、３０のうち、２つ
のトランジスタをシフトレジスタ２１の各段の出力端子
Ｑｎ（バー）、Ｑｎから出力されるパルス信号２２、２
３によって同時にオン状態とすることにより、液晶表示
装置１の隣合う２本のラインを、１フレームの水平走査
期間の間だけ同時に駆動させることができる。しかも、
フレーム毎に第１乃至第４の制御線２７、２８、３１、
３２にそれぞれ印加される制御信号Ｓ１〜Ｓ４の組み合
わせを、クロック回路３５によって変えることにより、
フレーム毎に走査する液晶表示装置１の隣合う２本のラ
インの組み合わせを変えることができるので、回路の動
作周波数を２倍にすることなく、倍速線順次駆動が可能
となり、高精細な画像表示が可能となる。
２８、３１、３２にそれぞれ接続された第１乃至第４の
薄膜トランジスタ２５、２６、２９、３０のうち、２つ
のトランジスタをシフトレジスタ２１の各段の出力端子
Ｑｎ（バー）、Ｑｎから出力されるパルス信号２２、２
３によって同時にオン状態とすることにより、液晶表示
装置１の隣合う２本のラインを、１フレームの水平走査
期間の間だけ同時に駆動させることができる。しかも、
フレーム毎に第１乃至第４の制御線２７、２８、３１、
３２にそれぞれ印加される制御信号Ｓ１〜Ｓ４の組み合
わせを、クロック回路３５によって変えることにより、
フレーム毎に走査する液晶表示装置１の隣合う２本のラ
インの組み合わせを変えることができるので、回路の動
作周波数を２倍にすることなく、倍速線順次駆動が可能
となり、高精細な画像表示が可能となる。
【００３９】
【発明の効果】この発明は、以上の構成及び作用よりな
るもので、縦方向の画素数を４８０画素としてもフリッ
カが生ぜず高精細な画像表示が可能なことは勿論のこ
と、回路の動作周波数が単純線順次駆動と同じで良く、
回路の大幅なコストアップを防止可能なインターレース
走査回路を提供することができる。
るもので、縦方向の画素数を４８０画素としてもフリッ
カが生ぜず高精細な画像表示が可能なことは勿論のこ
と、回路の動作周波数が単純線順次駆動と同じで良く、
回路の大幅なコストアップを防止可能なインターレース
走査回路を提供することができる。
【図１】 図１はこの発明に係るインターレース走査回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図２】 図２は液晶表示装置の駆動回路を示すブロッ
ク図である。
ク図である。
【図３】 図３はインターレース走査の走査状態を示す
説明図である。
説明図である。
【図４】 図４は液晶表示装置の画素を示す断面図であ
る。
る。
【図５】 図５（ａ）〜（ｉ）はインターレース走査回
路の信号をそれぞれ示すタイミングチャートである。
路の信号をそれぞれ示すタイミングチャートである。
【図６】 図６（ａ）〜（ｈ）はインターレース走査回
路の信号をそれぞれ示すタイミングチャートである。
路の信号をそれぞれ示すタイミングチャートである。
【図７】 図７（ａ）〜（ｉ）はインターレース走査回
路の信号をそれぞれ示すタイミングチャートである。
路の信号をそれぞれ示すタイミングチャートである。
【図８】 図８（ａ）〜（ｈ）はインターレース走査回
路の信号をそれぞれ示すタイミングチャートである。
路の信号をそれぞれ示すタイミングチャートである。
【図９】 図９は従来のインターレース走査を示す説明
図である。
図である。
【図１０】 図１０は従来の他のインターレース走査を
示す説明図である。
示す説明図である。
【図１１】 図１１は従来のさらに他のインターレース
走査を示す説明図である。
走査を示す説明図である。
２ 液晶画素、１５ インターレース走査回路、２１
シフトレジスタ、２５、２６、２９、３０ 第１乃至第
４の薄膜トランジスタ、２７、２８、３１、３２ 第１
乃至第４の制御線、３５ クロック回路。
シフトレジスタ、２５、２６、２９、３０ 第１乃至第
４の薄膜トランジスタ、２７、２８、３１、３２ 第１
乃至第４の制御線、３５ クロック回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−225683（ＪＰ，Ａ) 特開 昭59−230378（ＪＰ，Ａ) 特開 昭62−143575（ＪＰ，Ａ) 特開 平２−253232（ＪＰ，Ａ) 特開 平３−280676（ＪＰ，Ａ) 実開 昭63−168420（ＪＰ，Ｕ) 特公 昭52−37734（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G09G 3/20 622 G02F 1/133 505 H04N 5/66 102
Claims (1)
- 【請求項１】 液晶表示装置の各ラインの画素をインタ
ーレース走査するインターレース走査回路において、各
段の２つの出力端子から２つのパルス信号を所定の間隔
だけずらして順次出力するシフトレジスタと、このシフ
トレジスタの一方の出力端子から出力されるパルス信号
によってオン・オフ制御され、第１の制御線及び第２の
制御線に印加されるクロック信号をオン時にそれぞれ出
力する第１及び第２のスイッチング素子と、上記シフト
レジスタの他方の出力端子から出力されるパルス信号に
よってオン・オフ制御され、第３の制御線及び第４の制
御線に印加されるクロック信号をオン時にそれぞれ出力
する第３及び第４のスイッチング素子と、上記第１の制
御線乃至第４の制御線に印加されるクロック信号を順次
切り換えて出力するクロック回路とを具備し、上記シフ
トレジスタの各段にそれぞれ接続される第１乃至第４の
スイッチング素子の出力によって液晶表示装置の各ライ
ンの画素を順次インターレース走査することを特徴とす
るインターレース走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29382191A JP3064586B2 (ja) | 1991-10-15 | 1991-10-15 | インターレース走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29382191A JP3064586B2 (ja) | 1991-10-15 | 1991-10-15 | インターレース走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108028A JPH05108028A (ja) | 1993-04-30 |
| JP3064586B2 true JP3064586B2 (ja) | 2000-07-12 |
Family
ID=17799596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29382191A Expired - Fee Related JP3064586B2 (ja) | 1991-10-15 | 1991-10-15 | インターレース走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064586B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2928059B2 (ja) * | 1993-06-23 | 1999-07-28 | 日本電気株式会社 | インタレース表示制御回路 |
| KR101112213B1 (ko) * | 2005-03-30 | 2012-02-27 | 삼성전자주식회사 | 게이트 구동회로 및 이를 갖는 표시장치 |
-
1991
- 1991-10-15 JP JP29382191A patent/JP3064586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05108028A (ja) | 1993-04-30 |
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