JPH05210087A - 画像表示装置の駆動方法 - Google Patents
画像表示装置の駆動方法Info
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- JPH05210087A JPH05210087A JP4058792A JP4058792A JPH05210087A JP H05210087 A JPH05210087 A JP H05210087A JP 4058792 A JP4058792 A JP 4058792A JP 4058792 A JP4058792 A JP 4058792A JP H05210087 A JPH05210087 A JP H05210087A
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- pixel
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Abstract
(57)【要約】
【目的】 第ｎ行の画素と第ｎ＋１行の画素が横方向に
ずれた画素配置の画像表示装置において、横方向の解像
度を向上させる。 【構成】 サンプリングを行う画像信号ラインに入る画
像信号を、ディレイ回路１２からのディレイ信号ＤＬと
スルー信号ＴＨ間で切り換えて、画素のずれに対応する
時間だけ画像信号をずらす。 【効果】 夫々の行に対応する画像信号を、画素の横方
向のずれに対応する時間だけずらせてサンプリングする
ことで、画素と信号のずれが吸収され、横方向の解像度
が向上する。
ずれた画素配置の画像表示装置において、横方向の解像
度を向上させる。 【構成】 サンプリングを行う画像信号ラインに入る画
像信号を、ディレイ回路１２からのディレイ信号ＤＬと
スルー信号ＴＨ間で切り換えて、画素のずれに対応する
時間だけ画像信号をずらす。 【効果】 夫々の行に対応する画像信号を、画素の横方
向のずれに対応する時間だけずらせてサンプリングする
ことで、画素と信号のずれが吸収され、横方向の解像度
が向上する。
Description
【０００１】本発明は、例えばアクティブマトリクス液
晶表示装置等の画像表示装置の駆動方法に関し、特にそ
の列方向の駆動に関する。
晶表示装置等の画像表示装置の駆動方法に関し、特にそ
の列方向の駆動に関する。
【０００２】
【従来の技術】液晶等を用いたカラー画像表示装置の画
素としては、図１６（ａ），（ｂ）に示されるような配
置が一般的である。図１６においてＲは赤、Ｇは緑、Ｂ
は青の各画素を示す。
素としては、図１６（ａ），（ｂ）に示されるような配
置が一般的である。図１６においてＲは赤、Ｇは緑、Ｂ
は青の各画素を示す。
【０００３】図１６（ａ）の配置は、縦方向に同色の画
素を配置し、横方向にＲ，Ｇ，Ｂの各色の画素を交互に
配置したものとなっている。また、図１６（ｂ）の配置
は、縦及び横方向共にＲ，Ｇ，Ｂの各画素を交互に配置
したものとなっている。
素を配置し、横方向にＲ，Ｇ，Ｂの各色の画素を交互に
配置したものとなっている。また、図１６（ｂ）の配置
は、縦及び横方向共にＲ，Ｇ，Ｂの各画素を交互に配置
したものとなっている。
【０００４】しかしながら、（ａ）の配置では同じ色の
画素が連なる縦方向の解像度が劣る問題がある。また、
（ｂ）の配置では、図中左下がりの斜め方向に同じ色の
画素が連なり、この方向の解像度が劣る問題がある。
画素が連なる縦方向の解像度が劣る問題がある。また、
（ｂ）の配置では、図中左下がりの斜め方向に同じ色の
画素が連なり、この方向の解像度が劣る問題がある。
【０００５】このような欠点を補償するために、図１７
のような画素の配置とすることが提案されている。即ち
この配置では、各行で画素をずらせて、しかも横方向に
Ｒ，Ｇ，Ｂの各画素を交互に配列し、縦、横、斜めのい
ずれの方向にも同一色の画素が連ならないようになって
いる。尚、図１７では第ｊ行の画素と第ｊ＋１行の画素
の横方向のずれは１／２画素となっている。
のような画素の配置とすることが提案されている。即ち
この配置では、各行で画素をずらせて、しかも横方向に
Ｒ，Ｇ，Ｂの各画素を交互に配列し、縦、横、斜めのい
ずれの方向にも同一色の画素が連ならないようになって
いる。尚、図１７では第ｊ行の画素と第ｊ＋１行の画素
の横方向のずれは１／２画素となっている。
【０００６】
【発明が解決しようとする課題】図１７に示される画素
配置の画像表示装置の駆動方法について説明する。
配置の画像表示装置の駆動方法について説明する。
【０００７】列方向では駆動回路から映像データが駆動
信号として出力されるもので、図１８の１８００は、テ
レビを例とした映像信号である。図１８において、第ｊ
Ｈ目（Ｈは水平同期信号期間）の映像信号と第（ｊ＋
１）Ｈ目の映像信号とは近接しているため、一般的には
ほぼ同一の映像データとなっている。
信号として出力されるもので、図１８の１８００は、テ
レビを例とした映像信号である。図１８において、第ｊ
Ｈ目（Ｈは水平同期信号期間）の映像信号と第（ｊ＋
１）Ｈ目の映像信号とは近接しているため、一般的には
ほぼ同一の映像データとなっている。
【０００８】図１８の１８０１は１８００の一部を拡大
したものである。１８０２は映像データをサンプリング
するためのサンプリングクロック信号であり、その１周
期は１画素に対応する時間と同一で、サンプリングはサ
ンプリングクロックの立ち下がりでなされるものであ
る。
したものである。１８０２は映像データをサンプリング
するためのサンプリングクロック信号であり、その１周
期は１画素に対応する時間と同一で、サンプリングはサ
ンプリングクロックの立ち下がりでなされるものであ
る。
【０００９】第ｊ行において、図１７のａの画素に第ｊ
Ｈ目の映像信号のＡの映像データが、図１７のｃの画素
には同じくＣの映像データが書き込まれる。従って、第
（ｊ＋１）行目では、第（ｊ＋１）Ｈ目の映像データ
Ｂ，Ｄが図１７のｂ，ｄの各画素に書き込まれるべきで
ある。ところが、常にサンプリングクロック１８０２の
立ち下がりでの映像データがサンプリングされるため、
映像データのＡ，Ｃが図１７のｂ，ｄの各画素に書き込
まれることになり、画像の横方向の解像度を低下させる
原因となっている。
Ｈ目の映像信号のＡの映像データが、図１７のｃの画素
には同じくＣの映像データが書き込まれる。従って、第
（ｊ＋１）行目では、第（ｊ＋１）Ｈ目の映像データ
Ｂ，Ｄが図１７のｂ，ｄの各画素に書き込まれるべきで
ある。ところが、常にサンプリングクロック１８０２の
立ち下がりでの映像データがサンプリングされるため、
映像データのＡ，Ｃが図１７のｂ，ｄの各画素に書き込
まれることになり、画像の横方向の解像度を低下させる
原因となっている。
【００１０】本発明は、上記のような問題点に鑑みてな
されたもので、図１７に示されるような画素配置の画像
表示装置において、横方向の解像度を向上させることを
目的とする。
されたもので、図１７に示されるような画素配置の画像
表示装置において、横方向の解像度を向上させることを
目的とする。
【００１１】
【課題を解決するための手段】このために請求項１の発
明では、第ｎ行の画素に対してｎ＋１行の画素がｚ画素
分横方向にずれており、かつ画素の横方向のずれがｙ行
（２行以上）の周期となっている画像表示装置の駆動方
法において、サンプリング回路の画像信号ラインにｚｔ
（ｔは横方向の１画素に対応する時間）の整数倍の遅延
量を持つｙ−１個のディレイ回路を設け、各ディレイ回
路からのディレイ信号とスルー信号とを切り換えるｙ個
のスイッチを、画素の１行ごとにｙ行周期で順次切り換
えることとしているものである。
明では、第ｎ行の画素に対してｎ＋１行の画素がｚ画素
分横方向にずれており、かつ画素の横方向のずれがｙ行
（２行以上）の周期となっている画像表示装置の駆動方
法において、サンプリング回路の画像信号ラインにｚｔ
（ｔは横方向の１画素に対応する時間）の整数倍の遅延
量を持つｙ−１個のディレイ回路を設け、各ディレイ回
路からのディレイ信号とスルー信号とを切り換えるｙ個
のスイッチを、画素の１行ごとにｙ行周期で順次切り換
えることとしているものである。
【００１２】また、請求項２の発明では、第ｎ行の画素
に対してｎ＋１行の画素がｚ画素分横方向にずれてお
り、かつ画素の横方向のずれがｙ行（２行以上）の周期
となっている画像表示装置の駆動方法において、ｙフィ
ールドを１フレームとして構成された画像信号が入力さ
れるサンプリング回路の画像信号ラインにｚｔ（ｔは横
方向の１画素に対応する時間）の整数倍の遅延量を持つ
ｙ−１個のディレイ回路を設け、各ディレイ回路からの
ディレイ信号とスルー信号とを切り換えるｙ個のスイッ
チを、フィールドごとに１フレーム周期で順次切り換え
ることとしているものである。
に対してｎ＋１行の画素がｚ画素分横方向にずれてお
り、かつ画素の横方向のずれがｙ行（２行以上）の周期
となっている画像表示装置の駆動方法において、ｙフィ
ールドを１フレームとして構成された画像信号が入力さ
れるサンプリング回路の画像信号ラインにｚｔ（ｔは横
方向の１画素に対応する時間）の整数倍の遅延量を持つ
ｙ−１個のディレイ回路を設け、各ディレイ回路からの
ディレイ信号とスルー信号とを切り換えるｙ個のスイッ
チを、フィールドごとに１フレーム周期で順次切り換え
ることとしているものである。
【００１３】
【実施例及び作用】図１〜図３は本発明の第１の実施例
を示すもので、本実施例においては図１のサンプリング
回路によって図２に示される配置の画素を駆動するもの
となっている。
を示すもので、本実施例においては図１のサンプリング
回路によって図２に示される配置の画素を駆動するもの
となっている。
【００１４】図１において１０はサンプルホールド回路
で、その１段はサンプリングトランジスタ１５と、容量
１６と、バッファアンプ１７とから構成されている。サ
ンプリングトランジスタ１５のゲートには、制御信号３
１がシフトレジスタ１１の各段から出力されるものとな
っており、サンプリングトランジスタ１５の一端は画像
信号ライン１４に接続され、他端は、一端が接地された
容量１６に接続されている。また、サンプルホールド回
路１０の出力端は、図２の信号ライン２０に接続されて
いる。
で、その１段はサンプリングトランジスタ１５と、容量
１６と、バッファアンプ１７とから構成されている。サ
ンプリングトランジスタ１５のゲートには、制御信号３
１がシフトレジスタ１１の各段から出力されるものとな
っており、サンプリングトランジスタ１５の一端は画像
信号ライン１４に接続され、他端は、一端が接地された
容量１６に接続されている。また、サンプルホールド回
路１０の出力端は、図２の信号ライン２０に接続されて
いる。
【００１５】その動作を説明すると、シフトレジスタ１
１の各段の制御信号３１でサンプリングトランジスタ１
５はＯＮされ、その時の画像データが容量１６に書き込
まれる。容量へ書き込まれた画像データにより、バッフ
ァアンプ１７は画素を駆動する画像信号を形成するもの
である。
１の各段の制御信号３１でサンプリングトランジスタ１
５はＯＮされ、その時の画像データが容量１６に書き込
まれる。容量へ書き込まれた画像データにより、バッフ
ァアンプ１７は画素を駆動する画像信号を形成するもの
である。
【００１６】１１はシフトレジスタで、入力タイミング
信号Ｄと転送クロック信号ＣＬとから制御信号３１を出
力するものである。転送クロック信号ＣＬの周期は１画
素の時間に対応しているものである。
信号Ｄと転送クロック信号ＣＬとから制御信号３１を出
力するものである。転送クロック信号ＣＬの周期は１画
素の時間に対応しているものである。
【００１７】画像信号ライン１４には、ディレイ回路１
２と、このディレイ回路１２からのディレイ信号ＤＬと
スルー信号ＴＨを切り換えるスイッチ１３が設けられて
いる。本実施例におけるディレイ回路１２は、１／２ｔ
（ｔは横方向の１画素に対応する時間）の遅延量を持つ
ものとなっている。また、スイッチ１３は、タイミング
パルス１８によって画素の１行ごとに２行周期で切り換
えられるものである。
２と、このディレイ回路１２からのディレイ信号ＤＬと
スルー信号ＴＨを切り換えるスイッチ１３が設けられて
いる。本実施例におけるディレイ回路１２は、１／２ｔ
（ｔは横方向の１画素に対応する時間）の遅延量を持つ
ものとなっている。また、スイッチ１３は、タイミング
パルス１８によって画素の１行ごとに２行周期で切り換
えられるものである。
【００１８】図２に示されるように、本実施例における
画素は、第ｎ行の画素に対して第ｎ＋１行の画素が横方
向に１／２画素分だけずれており、画素のずれが２行周
期で形成されたものとなっている。また、信号ライン２
０は、各行の同列毎に共通に接続されている。
画素は、第ｎ行の画素に対して第ｎ＋１行の画素が横方
向に１／２画素分だけずれており、画素のずれが２行周
期で形成されたものとなっている。また、信号ライン２
０は、各行の同列毎に共通に接続されている。
【００１９】図３において、一点鎖線より下の部分は、
点線で接続されたその上部を拡大したもので、図示され
るように、（ｎ＋１）Ｈ（Ｈは水平同期信号期間）目に
ついては常にスルー信号ＴＨに基づいてサンプリングが
行われ、ｎＨ目については常にディレイ信号に基づいて
サンプリングが行われる。従って、第ｎ行の画素につい
ては、第ｎ＋１行の画素より常に１／２ｔ（ｔは横方向
の位置画素に対応する時間）だけ遅れた画像信号に基づ
いてサンプリングが行われ、図２のａ，ｂ，ｃ，ｄで示
した夫々の画素にはＡ，Ｂ，Ｃ，Ｄのタイミングでサン
プリングした画像データに基づき、夫々ずれのない正し
い書き込みが行われることになる。
点線で接続されたその上部を拡大したもので、図示され
るように、（ｎ＋１）Ｈ（Ｈは水平同期信号期間）目に
ついては常にスルー信号ＴＨに基づいてサンプリングが
行われ、ｎＨ目については常にディレイ信号に基づいて
サンプリングが行われる。従って、第ｎ行の画素につい
ては、第ｎ＋１行の画素より常に１／２ｔ（ｔは横方向
の位置画素に対応する時間）だけ遅れた画像信号に基づ
いてサンプリングが行われ、図２のａ，ｂ，ｃ，ｄで示
した夫々の画素にはＡ，Ｂ，Ｃ，Ｄのタイミングでサン
プリングした画像データに基づき、夫々ずれのない正し
い書き込みが行われることになる。
【００２０】従って、第ｎ行の各画素に対して１／２画
素分だけ横方向にずれている第ｎ＋１行の各画素に対
し、このずれに対応する時間だけずれた画像信号を送る
ことができ、横方向の解像度が向上する。
素分だけ横方向にずれている第ｎ＋１行の各画素に対
し、このずれに対応する時間だけずれた画像信号を送る
ことができ、横方向の解像度が向上する。
【００２１】図４及び図５は本発明の第２の実施例を示
すもので、基本的には図１〜図３で説明したものと同様
で、同じ符号は同じ部材又は信号を表すものである。
すもので、基本的には図１〜図３で説明したものと同様
で、同じ符号は同じ部材又は信号を表すものである。
【００２２】画素の横方向のずれ周期が２行である点も
図１〜図３で説明したものと同様であるが、図４に示さ
れるように、この画素のずれ周期に対応して、画素が第
１フィールドと第２フィールドの２つのフィールドに分
けられており、２つのフィールドを１フレームとした画
像信号に基づき、第１フィールドの画像信号をサンプリ
ングした信号を画素の奇数ラインに、第２フィールドの
画像信号をサンプリングした信号を画素の偶数ラインに
書き込むインターレース駆動を行うものとなっている。
図１〜図３で説明したものと同様であるが、図４に示さ
れるように、この画素のずれ周期に対応して、画素が第
１フィールドと第２フィールドの２つのフィールドに分
けられており、２つのフィールドを１フレームとした画
像信号に基づき、第１フィールドの画像信号をサンプリ
ングした信号を画素の奇数ラインに、第２フィールドの
画像信号をサンプリングした信号を画素の偶数ラインに
書き込むインターレース駆動を行うものとなっている。
【００２３】この場合、図１に示されるスイッチ１３
は、図５に示されるように、１フィールドごとにスルー
信号ＴＨとディレイ信号ＤＬを切り換えるもので、第１
フィールドの各画素については、第２フィールドの各画
素に対して１／２画素に対応する時間だけ遅れた画像信
号に基づいてサンプリングが行われることになる。従っ
て、図４のａ，ｂ，ｃ，ｄで示した各画素には、図５の
Ａ，Ｂ，Ｃ，Ｄのタイミングでサンプリングした画像デ
ータに基づき、夫々ずれのない正しい書き込みが行われ
ることになる。
は、図５に示されるように、１フィールドごとにスルー
信号ＴＨとディレイ信号ＤＬを切り換えるもので、第１
フィールドの各画素については、第２フィールドの各画
素に対して１／２画素に対応する時間だけ遅れた画像信
号に基づいてサンプリングが行われることになる。従っ
て、図４のａ，ｂ，ｃ，ｄで示した各画素には、図５の
Ａ，Ｂ，Ｃ，Ｄのタイミングでサンプリングした画像デ
ータに基づき、夫々ずれのない正しい書き込みが行われ
ることになる。
【００２４】図６〜図８は本発明の第３の実施例を示す
もので、カラー表示に対応するものとなっている。
もので、カラー表示に対応するものとなっている。
【００２５】更に説明すると、本実施例におけるサンプ
リング回路は、図６に示されるように、マルチプレクサ
６０を備え、Ｒ，Ｇ，Ｂの３原色信号は、このマルチプ
レクサ６０によって、画素の横方向のカラーフィルター
の配列に合わせて横方向周期ごとに巡回的にその接続順
序が組み替えられるものとなっている。また、Ｒ，Ｇ，
Ｂの３原色信号は、夫々図１で説明したのと同様のディ
レイ回路１２及びスイッチ１３により、ディレイ信号Ｄ
Ｌ又はスルー信号ＴＨとして切り換えられながらマルチ
プレクサ６０に送られるものである。
リング回路は、図６に示されるように、マルチプレクサ
６０を備え、Ｒ，Ｇ，Ｂの３原色信号は、このマルチプ
レクサ６０によって、画素の横方向のカラーフィルター
の配列に合わせて横方向周期ごとに巡回的にその接続順
序が組み替えられるものとなっている。また、Ｒ，Ｇ，
Ｂの３原色信号は、夫々図１で説明したのと同様のディ
レイ回路１２及びスイッチ１３により、ディレイ信号Ｄ
Ｌ又はスルー信号ＴＨとして切り換えられながらマルチ
プレクサ６０に送られるものである。
【００２６】また、図７に示されるように、各画素は、
図１７で説明したものと同様に、各行で画素をずらせ
て、しかも横方向にＲ，Ｇ，Ｂの各画素を交互に配列
し、縦、横、斜めのいずれの方向にも同一色の画素が連
ならないようになっている。この画素は、第ｎ行の画素
と第ｎ＋１行の画素が横方向に１／２画素分だけずれて
おり、画素のずれが２行周期で形成されている。更に画
素は、１行おきに第１フィールドと第２フィールドに分
けられており、この第１及び第２フィールドを１フレー
ムとして構成された画像信号が入力され、第１フィール
ドの画像信号をサンプリングした信号を画素の奇数ライ
ンに、第２フィールドの画像信号をサンプリングした信
号を画素の偶数ラインに書き込むインターレース駆動を
行うものとなっている。
図１７で説明したものと同様に、各行で画素をずらせ
て、しかも横方向にＲ，Ｇ，Ｂの各画素を交互に配列
し、縦、横、斜めのいずれの方向にも同一色の画素が連
ならないようになっている。この画素は、第ｎ行の画素
と第ｎ＋１行の画素が横方向に１／２画素分だけずれて
おり、画素のずれが２行周期で形成されている。更に画
素は、１行おきに第１フィールドと第２フィールドに分
けられており、この第１及び第２フィールドを１フレー
ムとして構成された画像信号が入力され、第１フィール
ドの画像信号をサンプリングした信号を画素の奇数ライ
ンに、第２フィールドの画像信号をサンプリングした信
号を画素の偶数ラインに書き込むインターレース駆動を
行うものとなっている。
【００２７】本実施例におけるサンプリングのタイミン
グは図８に示される通りで、第１フィールド及び第２フ
ィールド共にＲ，Ｇ，Ｂに分かれてサンプリングされる
点を除いて第２の実施例と同様で、同様の利益が得られ
るものである。尚、図６〜図８において図１〜図３と同
じ符号は同様の部材もしくは信号を表すものである。
グは図８に示される通りで、第１フィールド及び第２フ
ィールド共にＲ，Ｇ，Ｂに分かれてサンプリングされる
点を除いて第２の実施例と同様で、同様の利益が得られ
るものである。尚、図６〜図８において図１〜図３と同
じ符号は同様の部材もしくは信号を表すものである。
【００２８】図９及び図１０は本発明の第４の実施例を
示すもので、画素の配置自体は第３の実施例と同様であ
るが、信号ライン２０と画素の接続が、同色フィルター
の画素が同じ信号ライン２０に接続されて駆動されるも
のとなっている点で相違する。従って、同一信号ライン
２０に接続された画素としては、第ｎ行の画素に対して
第ｎ＋１行の画素が１．５画素横方向にずれている。従
って、図１０に示されるように、第２フィールドに対し
第１フィールドでサンプリングする画像信号を１．５画
素に対応する時間分ずらせるべく、ディレイ信号をスル
ー信号に対して１．５画素に対応する時間分遅らせてい
るものである。
示すもので、画素の配置自体は第３の実施例と同様であ
るが、信号ライン２０と画素の接続が、同色フィルター
の画素が同じ信号ライン２０に接続されて駆動されるも
のとなっている点で相違する。従って、同一信号ライン
２０に接続された画素としては、第ｎ行の画素に対して
第ｎ＋１行の画素が１．５画素横方向にずれている。従
って、図１０に示されるように、第２フィールドに対し
第１フィールドでサンプリングする画像信号を１．５画
素に対応する時間分ずらせるべく、ディレイ信号をスル
ー信号に対して１．５画素に対応する時間分遅らせてい
るものである。
【００２９】以上の第１〜第４の実施例においては１／
２画素及び１．５画素ずれた場合を説明したが、本発明
はこのずれ量に限定されるものではなく、これ以外のず
れ量でも適用できることは明らかである。
２画素及び１．５画素ずれた場合を説明したが、本発明
はこのずれ量に限定されるものではなく、これ以外のず
れ量でも適用できることは明らかである。
【００３０】また、以上の第１〜第４の実施例はインタ
ーレース駆動について説明したが、本発明はインターレ
ース駆動についてのみ適用されるものではなく、次のよ
うなノンインターレース駆動についても適用することが
できる。
ーレース駆動について説明したが、本発明はインターレ
ース駆動についてのみ適用されるものではなく、次のよ
うなノンインターレース駆動についても適用することが
できる。
【００３１】図１１はノンインターレース駆動回路のブ
ロック線図で、画像信号入力端子１０１からデ・マルチ
プレクサー１０３に画像信号が供給されるものとなって
いる。このデ・マルチプレクサー１０３によって、第１
フィールド及び第２フィールドの画像信号は夫々第１メ
モリー回路１０４及び第２メモリー回路１０５に書き込
まれる。
ロック線図で、画像信号入力端子１０１からデ・マルチ
プレクサー１０３に画像信号が供給されるものとなって
いる。このデ・マルチプレクサー１０３によって、第１
フィールド及び第２フィールドの画像信号は夫々第１メ
モリー回路１０４及び第２メモリー回路１０５に書き込
まれる。
【００３２】第１メモリー回路１０４及び第２メモリー
回路１０５に記憶された画像信号は、マルチプレクサー
１０６によって１フレームに合成されて、極性反転回路
１１１を経て画像信号出力端子１１２に送出される。
回路１０５に記憶された画像信号は、マルチプレクサー
１０６によって１フレームに合成されて、極性反転回路
１１１を経て画像信号出力端子１１２に送出される。
【００３３】書き込みアドレス発生回路１０８は、第１
メモリー回路１０４及び第２メモリー回路の夫々の書き
込み期間に、アドレス切換回路１０７を経て第１及び第
２メモリー回路１０４，１０５に書き込みアドレス信号
を供給する。
メモリー回路１０４及び第２メモリー回路の夫々の書き
込み期間に、アドレス切換回路１０７を経て第１及び第
２メモリー回路１０４，１０５に書き込みアドレス信号
を供給する。
【００３４】読み出しアドレス発生回路１０９は、第１
メモリー回路１０４及び第２メモリー回路１０５の夫々
の読み出し期間に、アドレス切換回路１０７を経て第１
及び第２メモリー回路１０４，１０５に読み出しアドレ
ス信号を供給する。
メモリー回路１０４及び第２メモリー回路１０５の夫々
の読み出し期間に、アドレス切換回路１０７を経て第１
及び第２メモリー回路１０４，１０５に読み出しアドレ
ス信号を供給する。
【００３５】アドレス切換回路１０７は、書き込みアド
レス及び読み出しアドレスを、前記第１及び第２メモリ
ー回路１０４，１０５の書き込み及び読み出し期間の夫
々に対応して切り換える。
レス及び読み出しアドレスを、前記第１及び第２メモリ
ー回路１０４，１０５の書き込み及び読み出し期間の夫
々に対応して切り換える。
【００３６】同期信号発生回路１１０は、外部より同期
信号入力端子１０２を介して印加される同期信号を基準
として、各回路に必要なタイミング信号を供給する。
信号入力端子１０２を介して印加される同期信号を基準
として、各回路に必要なタイミング信号を供給する。
【００３７】図１２は、画像信号と第１及び第２メモリ
ー回路１０４，１０５への書き込み及び読み出しの関係
を示すものである。
ー回路１０４，１０５への書き込み及び読み出しの関係
を示すものである。
【００３８】（２−ａ）は画像信号であり、本例ではＮ
ＴＳＣ−Ｍ方式で用いられる５２５／６０の規格であ
る。
ＴＳＣ−Ｍ方式で用いられる５２５／６０の規格であ
る。
【００３９】この飛越操作画像信号（２−ａ）を、例え
ば第１メモリー回路１０４及び第２メモリー回路１０５
に対し、夫々（２−ｂ）及び（２−ｂ’）のように書き
込む。図中の１〜５２５の数字は走査線の番号である。
図の例では（２−ｂ）及び（２−ｂ’）に夫々第１フィ
ールド及び第２フィールドが対応する。
ば第１メモリー回路１０４及び第２メモリー回路１０５
に対し、夫々（２−ｂ）及び（２−ｂ’）のように書き
込む。図中の１〜５２５の数字は走査線の番号である。
図の例では（２−ｂ）及び（２−ｂ’）に夫々第１フィ
ールド及び第２フィールドが対応する。
【００４０】次に、第１及び第２メモリー回路１０４，
１０５より画像信号を読み出す場合には、横方向（水
平）走査期間を１／２に短縮して読み出す。垂直走査の
順序は、第１メモリー回路１０４の１ライン目の次に、
第２メモリー回路１０５の１ライン目（飛越走査の２６
４ライン目に相当する）を読み出し、第１メモリー回路
１０４の２ライン目の次の第２メモリー回路１０５の２
ライン目（同様に２６５ライン目に相当する）を読み出
し、順次この走査を続ける。
１０５より画像信号を読み出す場合には、横方向（水
平）走査期間を１／２に短縮して読み出す。垂直走査の
順序は、第１メモリー回路１０４の１ライン目の次に、
第２メモリー回路１０５の１ライン目（飛越走査の２６
４ライン目に相当する）を読み出し、第１メモリー回路
１０４の２ライン目の次の第２メモリー回路１０５の２
ライン目（同様に２６５ライン目に相当する）を読み出
し、順次この走査を続ける。
【００４１】上記の結果読み出された画像信号は、（２
−ｃ）のように、ノンインターレースの画像を形成す
る。
−ｃ）のように、ノンインターレースの画像を形成す
る。
【００４２】上述の例において、第１メモリー回路１０
４及び第２メモリー回路１０５の間で書き込む際にサン
プリングする画像信号を、前述の画素の横方向のずれに
対応する時間だけずらすことにより、横方向の解像度を
損なうことなく、ノンインターレースの長所であるフリ
ッカーの抑圧された画像を得ることができる。
４及び第２メモリー回路１０５の間で書き込む際にサン
プリングする画像信号を、前述の画素の横方向のずれに
対応する時間だけずらすことにより、横方向の解像度を
損なうことなく、ノンインターレースの長所であるフリ
ッカーの抑圧された画像を得ることができる。
【００４３】図１３〜図１５は本発明の第５の実施例を
示すもので、図１４に示されるように、本実施例におけ
る画素は、第ｎ行の画素に対して第ｎ＋１行の画素が横
方向に１／３画素分だけずれており、画素のずれが３行
周期で形成されたものとなっている。また、この画素
は、２行おきに第１フィールド、第２フィールド及び第
３フィールドに分けられており、この第１、第２及び第
３フィールドを１フレームとして構成された画像信号が
入力されて、１、４、７…行、２、５、８…行、３、
６、９…行のように、夫々のフィールドに書き込みが行
われる。信号ライン２０は、第１、第２及び第３フィー
ルドの１桁毎に共通に接続されている。
示すもので、図１４に示されるように、本実施例におけ
る画素は、第ｎ行の画素に対して第ｎ＋１行の画素が横
方向に１／３画素分だけずれており、画素のずれが３行
周期で形成されたものとなっている。また、この画素
は、２行おきに第１フィールド、第２フィールド及び第
３フィールドに分けられており、この第１、第２及び第
３フィールドを１フレームとして構成された画像信号が
入力されて、１、４、７…行、２、５、８…行、３、
６、９…行のように、夫々のフィールドに書き込みが行
われる。信号ライン２０は、第１、第２及び第３フィー
ルドの１桁毎に共通に接続されている。
【００４４】この画像配置に対応して、サンプリング回
路は、図１３に示されるように２つのディレイ回路１３
３，１３４を備えており、ディレイ回路１３３の遅延量
は２／３ｔ（ｔは横方向の１画素に対応する時間）、デ
ィレイ回路１３４の遅延量は１／３ｔとなっている。ま
た、スイッチ１３６は、ディレイ回路１３３からのディ
レイ信号ＤＬ１と、ディレイ回路１３４からのディレイ
信号ＤＬ２と、スルー信号ＴＨを切り換えるものとなっ
ている。このスイチッ１３６は、タイミングパルス１３
５により、フィールドごとに３フィールド（１フレー
ム）周期で上記切換を行うものとなっている。
路は、図１３に示されるように２つのディレイ回路１３
３，１３４を備えており、ディレイ回路１３３の遅延量
は２／３ｔ（ｔは横方向の１画素に対応する時間）、デ
ィレイ回路１３４の遅延量は１／３ｔとなっている。ま
た、スイッチ１３６は、ディレイ回路１３３からのディ
レイ信号ＤＬ１と、ディレイ回路１３４からのディレイ
信号ＤＬ２と、スルー信号ＴＨを切り換えるものとなっ
ている。このスイチッ１３６は、タイミングパルス１３
５により、フィールドごとに３フィールド（１フレー
ム）周期で上記切換を行うものとなっている。
【００４５】駆動のタイミングは図１５に示されるよう
に、第１フィールド、第２フィールド、第３フィールド
の順で夫々１／３ｔずつ遅れた画像信号からサンプリン
グが行われ、図１４のａ〜ｆ画素には、図１５のＡ〜Ｆ
のタイミングでサンプリングした画像データに基づき、
夫々ずれのない正しい書き込みが行われることになる。
に、第１フィールド、第２フィールド、第３フィールド
の順で夫々１／３ｔずつ遅れた画像信号からサンプリン
グが行われ、図１４のａ〜ｆ画素には、図１５のＡ〜Ｆ
のタイミングでサンプリングした画像データに基づき、
夫々ずれのない正しい書き込みが行われることになる。
【００４６】尚、以上の実施例においては、画素のずれ
の周期が２行及び３行で、画像信号が２フィールド及び
３フィールドで１フレームを構成する場合について説明
したが、これ以外の周期及びフィールド構成についても
同様にして本発明の駆動を行うことができる。
の周期が２行及び３行で、画像信号が２フィールド及び
３フィールドで１フレームを構成する場合について説明
したが、これ以外の周期及びフィールド構成についても
同様にして本発明の駆動を行うことができる。
【００４７】
【発明の効果】本発明は以上説明した通りのものであ
り、夫々の行に対応する画像信号のサンプリングを、画
素の横方向のずれに対応する時間だけずらせて行うこと
ができ、これによって横方向の解像度を向上させること
ができるものである。
り、夫々の行に対応する画像信号のサンプリングを、画
素の横方向のずれに対応する時間だけずらせて行うこと
ができ、これによって横方向の解像度を向上させること
ができるものである。
【図１】本発明の第１の実施例で用いたサンプリング回
路の説明図である。
路の説明図である。
【図２】本発明の第１の実施例における画素の配置状態
の説明図である。
の説明図である。
【図３】本発明の第１の実施例における各信号のタイム
チャートである。
チャートである。
【図４】本発明の第２の実施例にける画素の配置状態の
説明図である。
説明図である。
【図５】本発明の第２の実施例における各信号のタイム
チャートである。
チャートである。
【図６】本発明の第３の実施例で用いたサンプリング回
路の説明図である。
路の説明図である。
【図７】本発明の第３の実施例における画素の配置状態
の説明図である。
の説明図である。
【図８】本発明の第３の実施例における各信号のタイム
チャートである。
チャートである。
【図９】本発明の第４の実施例における画素の配置状態
の説明図である。
の説明図である。
【図１０】本発明の第４の実施例における各信号のタイ
ムチャートである。
ムチャートである。
【図１１】本発明を適用できるノンインターレース駆動
回路の一例を示す説明図である。
回路の一例を示す説明図である。
【図１２】図１１の回路における画像信号と第１及び第
２メモリー回路への書き込み及び読み出しの関係の説明
図である。
２メモリー回路への書き込み及び読み出しの関係の説明
図である。
【図１３】本発明の第５の実施例で用いたサンプリング
回路の説明図である。
回路の説明図である。
【図１４】本発明の第５の実施例における画素の配置状
態の説明図である。
態の説明図である。
【図１５】本発明の第５実施例における各信号のタイム
チャートである。
チャートである。
【図１６】従来技術の説明図である。
【図１７】従来技術の説明図である。
【図１８】従来技術の説明図である。
１０ サンプルホールド回路 １１ シフトレジスタ １２ ディレイ回路 １３ スイッチ １４ 画像信号ライン １５ サンプリングトランジスタ １６ 容量 １７ バッファアンプ １８ タイミングパルス ２０ 信号ライン ３１ 制御信号 Ｄ 入力タイミング信号 ＣＬ 転送クロック信号 ＤＬ ディレイト信号 ＴＨ スルー信号
Claims (2)
- 【請求項１】 第ｎ行の画素に対してｎ＋１行の画素が
ｚ画素分横方向にずれており、かつ画素の横方向のずれ
がｙ行（２行以上）の周期となっている画像表示装置の
駆動方法において、サンプリング回路の画像信号ライン
にｚｔ（ｔは横方向の１画素に対応する時間）の整数倍
の遅延量を持つｙ−１個のディレイ回路を設け、各ディ
レイ回路からのディレイ信号とスルー信号とを切り換え
るｙ個のスイッチを、画素の１行ごとにｙ行周期で順次
切り換えることを特徴とする画像表示装置の駆動方法。 - 【請求項２】 第ｎ行の画素に対してｎ＋１行の画素が
ｚ画素分横方向にずれており、かつ画素の横方向のずれ
がｙ行（２行以上）の周期となっている画像表示装置の
駆動方法において、ｙフィールドを１フレームとして構
成された画像信号が入力されるサンプリング回路の画像
信号ラインにｚｔ（ｔは横方向の１画素に対応する時
間）の整数倍の遅延量を持つｙ−１個のディレイ回路を
設け、各ディレイ回路からのディレイ信号とスルー信号
とを切り換えるｙ個のスイッチを、フィールドごとに１
フレーム周期で周期で順次切り換えることを特徴とする
画像表示装置の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058792A JPH05210087A (ja) | 1992-01-31 | 1992-01-31 | 画像表示装置の駆動方法 |
| US08/614,321 US5579027A (en) | 1992-01-31 | 1996-03-12 | Method of driving image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058792A JPH05210087A (ja) | 1992-01-31 | 1992-01-31 | 画像表示装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210087A true JPH05210087A (ja) | 1993-08-20 |
Family
ID=12584632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058792A Withdrawn JPH05210087A (ja) | 1992-01-31 | 1992-01-31 | 画像表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970028771A (ko) * | 1995-11-13 | 1997-06-24 | 젠다 제이. 후 | 액정표시장치의 스케닝방법 |
-
1992
- 1992-01-31 JP JP4058792A patent/JPH05210087A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970028771A (ko) * | 1995-11-13 | 1997-06-24 | 젠다 제이. 후 | 액정표시장치의 스케닝방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |