JPS6235113B2 - - Google Patents
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- JPS6235113B2 JPS6235113B2 JP56173259A JP17325981A JPS6235113B2 JP S6235113 B2 JPS6235113 B2 JP S6235113B2 JP 56173259 A JP56173259 A JP 56173259A JP 17325981 A JP17325981 A JP 17325981A JP S6235113 B2 JPS6235113 B2 JP S6235113B2
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- JP
- Japan
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- drive
- display panel
- output
- drive circuits
- display
- Prior art date
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- 239000011159 matrix material Substances 0.000 claims description 7
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 102220103881 rs201490575 Human genes 0.000 description 2
- 102220037952 rs79161998 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
この発明は、液晶等の表示素子をマトリクス状
に配列した表示パネルを用いて文字やテレビ画像
を表示する表示装置に係り、特に駆動回路の改良
に関する。
に配列した表示パネルを用いて文字やテレビ画像
を表示する表示装置に係り、特に駆動回路の改良
に関する。
(2) 従来技術
文字やテレビ画像を表示する装置の一つに、マ
トリクス型液晶表示装置がある。これは液晶表示
素子をマトリクス状に配列して表示パネルを構成
し、駆動回路でそのアドレスラインを線順次走査
するとともに、データラインに画像データを順次
分配して、各表示素子を時分割駆動するものであ
る。このような表示装置では、データラインの数
が多くなつてくると、特に画信号分配用の駆動回
路は出力数や配置の制約から、単一ICで構成す
ることは困難となる。このため表示パネルの両側
に画信号分配用駆動回路を分割して配置し、デー
タラインの寄数番目と偶数番目あるいは前半と後
半とを各々の駆動回路で付勢する方法がとられて
いる。
トリクス型液晶表示装置がある。これは液晶表示
素子をマトリクス状に配列して表示パネルを構成
し、駆動回路でそのアドレスラインを線順次走査
するとともに、データラインに画像データを順次
分配して、各表示素子を時分割駆動するものであ
る。このような表示装置では、データラインの数
が多くなつてくると、特に画信号分配用の駆動回
路は出力数や配置の制約から、単一ICで構成す
ることは困難となる。このため表示パネルの両側
に画信号分配用駆動回路を分割して配置し、デー
タラインの寄数番目と偶数番目あるいは前半と後
半とを各々の駆動回路で付勢する方法がとられて
いる。
(3) 従来技術の問題点
表示パネルのデータラインはその配列方向へ順
次付勢される必要があるが、そのためには表示パ
ネル両側の画像データ分配用駆動回路は出力端子
からの駆動信号（画像データ）出力順序が同一
の、つまり回路構成が共通のものとすると、一方
の駆動回路の出力端子とデータラインとの間の配
線が途中で交差することになり、製作上好ましく
ない。この配線を簡単にするためには、駆動信号
出力順序を互いに逆にした２種の駆動回路を用意
すればよいが、製造コストの上昇を招く。
次付勢される必要があるが、そのためには表示パ
ネル両側の画像データ分配用駆動回路は出力端子
からの駆動信号（画像データ）出力順序が同一
の、つまり回路構成が共通のものとすると、一方
の駆動回路の出力端子とデータラインとの間の配
線が途中で交差することになり、製作上好ましく
ない。この配線を簡単にするためには、駆動信号
出力順序を互いに逆にした２種の駆動回路を用意
すればよいが、製造コストの上昇を招く。
(4) 発明の目的
この発明の目的は表示パネルと駆動回路との間
の配線が簡単であつて、しかも分割配置された複
数の駆動回路を共通の構成とすることができる表
示装置を提供することである。
の配線が簡単であつて、しかも分割配置された複
数の駆動回路を共通の構成とすることができる表
示装置を提供することである。
(5) 発明の要約
この発明は、表示パネルの周囲に分割配置され
る複数の駆動回路の各々を、外部からの制御信号
により複数個の出力端子からの駆動信号出力順序
を切換可能に構成した同一構成の集積回路とし、
表示パネル周囲で相対向する位置にある駆動回路
を点対称に配置するとともに、該駆動回路間で駆
動信号出力順序を互いに逆に設定したことを特徴
とする。
る複数の駆動回路の各々を、外部からの制御信号
により複数個の出力端子からの駆動信号出力順序
を切換可能に構成した同一構成の集積回路とし、
表示パネル周囲で相対向する位置にある駆動回路
を点対称に配置するとともに、該駆動回路間で駆
動信号出力順序を互いに逆に設定したことを特徴
とする。
(6) 発明の効果
この発明によれば、駆動回路と表示パネルとの
間の配線が交差することがなくなり、また各駆動
回路、例えばデータラインを付勢するための駆動
回路は、最終的には外部からの制御信号により駆
動信号出力順序が規定されるが、その回路構成は
全く共通でよい。従つて、製作性の向上と、製造
コスト、特に駆動回路用ICのコストを下げるこ
とができる。
間の配線が交差することがなくなり、また各駆動
回路、例えばデータラインを付勢するための駆動
回路は、最終的には外部からの制御信号により駆
動信号出力順序が規定されるが、その回路構成は
全く共通でよい。従つて、製作性の向上と、製造
コスト、特に駆動回路用ICのコストを下げるこ
とができる。
(7) 発明の実施例
この発明の実施例を第１図に示す。図におい
て、１は例えば液晶表示素子をマトリクス状に配
列した表示パネルであり、アドレスラインA1〜
ＡMと、データラインD1〜Ｄ2Nとを直交して配置
し、その各交差部に表示素子を接続したものであ
る。アドレスラインA1〜ＡMは、シフトレジスタ
によつて構成された垂直走査用駆動回路２に接続
され、いわゆる線順次走査により順次付勢され
る。データラインD1〜Ｄ2Nは表示パネル１の図で
上下両側縁部にそれぞれ配列された駆動端子３，
４に各両端が接続されている。
て、１は例えば液晶表示素子をマトリクス状に配
列した表示パネルであり、アドレスラインA1〜
ＡMと、データラインD1〜Ｄ2Nとを直交して配置
し、その各交差部に表示素子を接続したものであ
る。アドレスラインA1〜ＡMは、シフトレジスタ
によつて構成された垂直走査用駆動回路２に接続
され、いわゆる線順次走査により順次付勢され
る。データラインD1〜Ｄ2Nは表示パネル１の図で
上下両側縁部にそれぞれ配列された駆動端子３，
４に各両端が接続されている。
表示パネル１の図で上下両側方に、データライ
ンD1〜Ｄ2Nにそれぞれ駆動端子３，４側から画像
データを供給するための画像データ分配用駆動回
路１１，１２が分割配置されている。駆動回路１
１，１２はデータラインD1〜Ｄ2Nの本数2Nの半
数Ｎの出力端子O1〜ＯNを有し、さらに画像デー
タ入力端子IN、シフトパルス入力端子Ｄ、クロ
ツクパルス入力端子CPおよび制御信号入力端子
S1を有したもので、その内部構成を第２図に示
す。
ンD1〜Ｄ2Nにそれぞれ駆動端子３，４側から画像
データを供給するための画像データ分配用駆動回
路１１，１２が分割配置されている。駆動回路１
１，１２はデータラインD1〜Ｄ2Nの本数2Nの半
数Ｎの出力端子O1〜ＯNを有し、さらに画像デー
タ入力端子IN、シフトパルス入力端子Ｄ、クロ
ツクパルス入力端子CPおよび制御信号入力端子
S1を有したもので、その内部構成を第２図に示
す。
第２図において、２１はＮ段の双方向シフトレ
ジスタであり、制御信号入力端子S1に入力される
“０”、“１”の制御信号によつてそのシフト方向
が切換わるように構成されている。クロツクパル
ス入力端子CPに入力されるクロツクパルスは、
上記制御信号によつて切換わるスイツチ２２によ
つて、直接またはインバータ２３で反転されてシ
フトレジスタ２１に与えられる。また、シフトレ
ジスタ２１はシフトパルス入力端子Ｄを介してそ
の１巡シフト動作毎にシフトパルスを与えられ、
クロツクパルスに従つて制御信号によつて定めら
れた方向にシフト動作し、各段の出力端Q1〜ＱN
からE1→Q2→…→ＱNの順またはＱN→ＱN-1→…
→Q1の順で“１”レベルを出力する。シフトレ
ジスタ２１のQ1〜ＱN-1出力はスイツチ素子２４
１〜２４Nに制御入力として与えられ、これらの
スイツチ素子２４１〜２４Nを順次オン動作させ
る。スイツチ素子２４１〜２４Nの各一端は画像
データ入力端子INに共通に接続され、各他端は
出力端子O1〜ＯNにそれぞれ接続される。従つ
て、入力端子INにクロツクパルスに同期して時
系列的に入力される画像データはスイツチ素子２
４１〜２４Nを通して出力端子O1〜ＯNに順次１
ビツトずつ出力される。
ジスタであり、制御信号入力端子S1に入力される
“０”、“１”の制御信号によつてそのシフト方向
が切換わるように構成されている。クロツクパル
ス入力端子CPに入力されるクロツクパルスは、
上記制御信号によつて切換わるスイツチ２２によ
つて、直接またはインバータ２３で反転されてシ
フトレジスタ２１に与えられる。また、シフトレ
ジスタ２１はシフトパルス入力端子Ｄを介してそ
の１巡シフト動作毎にシフトパルスを与えられ、
クロツクパルスに従つて制御信号によつて定めら
れた方向にシフト動作し、各段の出力端Q1〜ＱN
からE1→Q2→…→ＱNの順またはＱN→ＱN-1→…
→Q1の順で“１”レベルを出力する。シフトレ
ジスタ２１のQ1〜ＱN-1出力はスイツチ素子２４
１〜２４Nに制御入力として与えられ、これらの
スイツチ素子２４１〜２４Nを順次オン動作させ
る。スイツチ素子２４１〜２４Nの各一端は画像
データ入力端子INに共通に接続され、各他端は
出力端子O1〜ＯNにそれぞれ接続される。従つ
て、入力端子INにクロツクパルスに同期して時
系列的に入力される画像データはスイツチ素子２
４１〜２４Nを通して出力端子O1〜ＯNに順次１
ビツトずつ出力される。
ここで、シフトレジスタ２１のシフト方向、す
なわち出力端子O1〜ＯNからの画像データ（駆動
信号）出力順序は、制御信号入力端子S1への制御
信号が“０”のときは矢印Ｐで示すようにO1→
O2→…→ＯNの順、また制御信号が“１”のとき
は矢印Ｑで示すようにＯN→ＯN-1→…→O1の順
になるものとする。また、シフトレジスタ２１は
制御信号が“０”のときはクロツクパルス入力端
子CPへのクロツクパルスの立上りで動作し、制
御信号が“１”のときは立下り（インバータ２３
の出力の立上り）で動作するものとする。従つて
出力端子O1〜ＯNには、制御信号が“０”のとき
にはクロツクパルスの立上りタイミングでの画像
データが、また制御信号が“１”のときにはクロ
ツクパルスの立下りタイミングでの画像データが
出力される。
なわち出力端子O1〜ＯNからの画像データ（駆動
信号）出力順序は、制御信号入力端子S1への制御
信号が“０”のときは矢印Ｐで示すようにO1→
O2→…→ＯNの順、また制御信号が“１”のとき
は矢印Ｑで示すようにＯN→ＯN-1→…→O1の順
になるものとする。また、シフトレジスタ２１は
制御信号が“０”のときはクロツクパルス入力端
子CPへのクロツクパルスの立上りで動作し、制
御信号が“１”のときは立下り（インバータ２３
の出力の立上り）で動作するものとする。従つて
出力端子O1〜ＯNには、制御信号が“０”のとき
にはクロツクパルスの立上りタイミングでの画像
データが、また制御信号が“１”のときにはクロ
ツクパルスの立下りタイミングでの画像データが
出力される。
ここで、第１図に示すように、駆動回路１１，
１２は表示パネル１を挟んで点対称に、すなわち
駆動回路１１の出力端子O1〜ＯNと、駆動回路１
２の出力端子ＯN〜O1とがそれぞれ対向するよう
に配置されている。そして、駆動回路１１，１２
における画像データ入力端子IN、シフトパルス
入力端子Ｄ、クロツクパルス入力端子CPは、そ
れぞれ共通の画像データ入力端子１３、シフトパ
ルス入力端子１４、クロツクパルス入力端子１５
に接続され、また制御信号入力端子S1は個別の制
御信号入力端子１６，１７に接続される。制御信
号入力端子１６，１７には異なる制御信号、例え
ばＳ１１＝“０”、Ｓ１２＝“１”がそれぞれ入力
される。すなわち、駆動回路１１，１２における
画像データ出力順序はそれぞれ矢印Ｐ，Ｑで示す
Q1→Q2→…→ＯN；ＯN→ＯN-1→…→O1の順とな
る。そして、駆動回路１１の出力端子O1，O2…
ＯNは駆動端子３を通して寄数番目のデータライ
ンD1，D3，…Ｄ2N-1に接続され、駆動回路１２の
出力端子O1，O2，…ＯNは駆動端子４を通して偶
数番目のデータラインD2，D4，…Ｄ2Nに接続さ
れる。
１２は表示パネル１を挟んで点対称に、すなわち
駆動回路１１の出力端子O1〜ＯNと、駆動回路１
２の出力端子ＯN〜O1とがそれぞれ対向するよう
に配置されている。そして、駆動回路１１，１２
における画像データ入力端子IN、シフトパルス
入力端子Ｄ、クロツクパルス入力端子CPは、そ
れぞれ共通の画像データ入力端子１３、シフトパ
ルス入力端子１４、クロツクパルス入力端子１５
に接続され、また制御信号入力端子S1は個別の制
御信号入力端子１６，１７に接続される。制御信
号入力端子１６，１７には異なる制御信号、例え
ばＳ１１＝“０”、Ｓ１２＝“１”がそれぞれ入力
される。すなわち、駆動回路１１，１２における
画像データ出力順序はそれぞれ矢印Ｐ，Ｑで示す
Q1→Q2→…→ＯN；ＯN→ＯN-1→…→O1の順とな
る。そして、駆動回路１１の出力端子O1，O2…
ＯNは駆動端子３を通して寄数番目のデータライ
ンD1，D3，…Ｄ2N-1に接続され、駆動回路１２の
出力端子O1，O2，…ＯNは駆動端子４を通して偶
数番目のデータラインD2，D4，…Ｄ2Nに接続さ
れる。
従つて、駆動回路１１，１２の出力端子O1〜
ＯNとデータラインD1〜Ｄ2Nとの間の配線１８，
１９は簡単となる。すなわち、従来の装置では駆
動回路１１，１２の出力端子O1〜ＯNからの画像
データ出力順序が同一であるため、配線１８，１
９のいずれか一方に相当する配線が複数に交差し
てしまい、データラインの本数が増えるとその配
線作業が著しく煩雑となる。これに対し、第１図
の実施例によれば配線１８，１９はいずれも交差
することがないので、その配線作業が著しく容易
化し、量産性を高めることができる。
ＯNとデータラインD1〜Ｄ2Nとの間の配線１８，
１９は簡単となる。すなわち、従来の装置では駆
動回路１１，１２の出力端子O1〜ＯNからの画像
データ出力順序が同一であるため、配線１８，１
９のいずれか一方に相当する配線が複数に交差し
てしまい、データラインの本数が増えるとその配
線作業が著しく煩雑となる。これに対し、第１図
の実施例によれば配線１８，１９はいずれも交差
することがないので、その配線作業が著しく容易
化し、量産性を高めることができる。
また、駆動回路１１，１２は第２図に示した如
き同一回路構成のものでもよいため、IC化に際
し大幅なコストダウンを図ることができる。
き同一回路構成のものでもよいため、IC化に際
し大幅なコストダウンを図ることができる。
第３図はこの発明の他の実施例を示すもので、
表示パネル１の面積が拡大し、それに伴いデータ
ラインの本数がさらに増加した場合に有効な例で
ある。すなわち、4N本のデータラインD1〜Ｄ4N
に対し、表示パネル１の上下両側方の駆動回路が
さらに１１ａ，１１ｂおよび１２ａ，１２ｂの如
く各々２つに分配配置されている。駆動回路１１
ａ，１１ｂ，１２ａ，１２ｂは基本的には第２図
に示す構成と同様のものであるが、新たに第２の
制御信号入力端子S2が設けられ、この端子S2に入
力される制御信号が“０”か“１”かによつて画
像データの出力開始タイミング、つまり１水平走
査期間の前半、後半のいずれの期間に画像データ
を出力するかが制御されるように構成されてい
る。駆動回路１１ａ，１１ｂの出力端子O1〜ＯN
は、奇数番目のデータラインD1，D3，…Ｄ4N-1の
前半および後半に、また駆動回路１２ａ，１２ｂ
の出力端子O1〜ＯNは、偶数番目のデータライン
D2，D4，…Ｄ4Nの前半および後半に接続され
る。
表示パネル１の面積が拡大し、それに伴いデータ
ラインの本数がさらに増加した場合に有効な例で
ある。すなわち、4N本のデータラインD1〜Ｄ4N
に対し、表示パネル１の上下両側方の駆動回路が
さらに１１ａ，１１ｂおよび１２ａ，１２ｂの如
く各々２つに分配配置されている。駆動回路１１
ａ，１１ｂ，１２ａ，１２ｂは基本的には第２図
に示す構成と同様のものであるが、新たに第２の
制御信号入力端子S2が設けられ、この端子S2に入
力される制御信号が“０”か“１”かによつて画
像データの出力開始タイミング、つまり１水平走
査期間の前半、後半のいずれの期間に画像データ
を出力するかが制御されるように構成されてい
る。駆動回路１１ａ，１１ｂの出力端子O1〜ＯN
は、奇数番目のデータラインD1，D3，…Ｄ4N-1の
前半および後半に、また駆動回路１２ａ，１２ｂ
の出力端子O1〜ＯNは、偶数番目のデータライン
D2，D4，…Ｄ4Nの前半および後半に接続され
る。
従つて、駆動回路１１ａ，１１ｂの端子S1を端
子１６に、駆動回路１２ａ，１２ｂの端子S1を端
子１７にそれぞれ接続するとともに、駆動回路１
１ａ，１２ａの端子S2を端子１６に、駆動回路１
１ｂ，１２ｂの端子S2を端子１７にそれぞれ接続
し、端子１６，１７に与える制御信号Ｓ１１，Ｓ
１２をＳ１１＝“０”、Ｓ１２＝“１”に設定すれ
ば、駆動回路１１ａ，１１ｂ，１２ａ，１２ｂの
出力端子O1〜ＯNからの画像データ出力順序は矢
印の如く設定され、また１１ａ，１２ａおよび１
１ｂ，１２ｂはそれぞれ１水平走査期間の前半お
よび後半で動作するので、駆動回路とデータライ
ンとの間の配線は図のように交差部のないものと
なる。
子１６に、駆動回路１２ａ，１２ｂの端子S1を端
子１７にそれぞれ接続するとともに、駆動回路１
１ａ，１２ａの端子S2を端子１６に、駆動回路１
１ｂ，１２ｂの端子S2を端子１７にそれぞれ接続
し、端子１６，１７に与える制御信号Ｓ１１，Ｓ
１２をＳ１１＝“０”、Ｓ１２＝“１”に設定すれ
ば、駆動回路１１ａ，１１ｂ，１２ａ，１２ｂの
出力端子O1〜ＯNからの画像データ出力順序は矢
印の如く設定され、また１１ａ，１２ａおよび１
１ｂ，１２ｂはそれぞれ１水平走査期間の前半お
よび後半で動作するので、駆動回路とデータライ
ンとの間の配線は図のように交差部のないものと
なる。
(8) 発明の変形例
実施例では画像データをデータラインに分配す
るための駆動回路を複数に分割配置した場合につ
いて述べたが、垂直走査用駆動回路を表示パネル
の図で左右両側方に分割配置する場合にも、この
発明を適用することができる。要するに表示パネ
ルの周辺に駆動回路を分割配置する場合に、同一
構成の駆動回路を用い、表示パネルの上下あるい
は左右にあつて対向する駆動回路間で駆動信号出
力順序が逆となるように、外部からの制御信号で
各駆動回路の駆動信号出力順序を設定することが
この発明の主旨である。
るための駆動回路を複数に分割配置した場合につ
いて述べたが、垂直走査用駆動回路を表示パネル
の図で左右両側方に分割配置する場合にも、この
発明を適用することができる。要するに表示パネ
ルの周辺に駆動回路を分割配置する場合に、同一
構成の駆動回路を用い、表示パネルの上下あるい
は左右にあつて対向する駆動回路間で駆動信号出
力順序が逆となるように、外部からの制御信号で
各駆動回路の駆動信号出力順序を設定することが
この発明の主旨である。
また、この発明は液晶以外の例えばLED等の
表示素子を用いたマトリクス型表示装置にも適用
が可能である。
表示素子を用いたマトリクス型表示装置にも適用
が可能である。
第１図はこの発明の一実施例の構成図、第２図
は同実施例における駆動回路の内部構成図、第３
図はこの発明の他の実施例の構成図である。 １……表示パネル、D1〜Ｄ2N，D1〜Ｄ4N……デ
ータライン、A1〜ＡM……アドレスライン、２…
…垂直走査用駆動回路、３，４……駆動端子、１
１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ……
画像データ分配用駆動回路、１３……画像データ
入力端子、１４……シフトパルス入力端子、１５
……クロツクパルス入力端子、１６，１７……制
御信号入力端子。
は同実施例における駆動回路の内部構成図、第３
図はこの発明の他の実施例の構成図である。 １……表示パネル、D1〜Ｄ2N，D1〜Ｄ4N……デ
ータライン、A1〜ＡM……アドレスライン、２…
…垂直走査用駆動回路、３，４……駆動端子、１
１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ……
画像データ分配用駆動回路、１３……画像データ
入力端子、１４……シフトパルス入力端子、１５
……クロツクパルス入力端子、１６，１７……制
御信号入力端子。
Claims (1)
- 【特許請求の範囲】 １ 表示素子がマトリクス状に配列されるととも
に、その周辺部に駆動端子が配列された表示パネ
ルと、この表示パネルの周辺に分割配置され、
各々複数の出力端子から順次駆動信号を出力して
前記表示パネルの各表示素子を時分割駆動する複
数の駆動回路とを備えた表示装置において、前記
複数の駆動回路は外部からの制御信号により複数
の出力端子からの駆動信号出力順序が切換え可能
に構成された同一構成の集積回路からなり、前記
表示パネル周囲で相対向する位置にある駆動回路
が点対称に配置されるとともに、該駆動回路間で
駆動信号出力順序が互いに逆に設定されているこ
とを特徴とする表示装置。 ２ 表示パネルの同一辺に対向する駆動回路がさ
らに複数に分割配置され、かつそれらの駆動回路
は同一の集積回路からなり、各々外部からの制御
信号により異なるタイミングで動作するように制
御されることを特徴とする特許請求の範囲第１項
記載の表示装置。 ３ 駆動回路は双方向シフトレジスタを含んで構
成されることを特徴とする特許請求の範囲第１項
または第２項記載の表示装置。 ４ 駆動回路は双方向シフトレジスタと、このシ
フトレジスタの各段の出力によつて順次オン動作
するスイツチ素子群とを含み、時系列的に入力さ
れる画像データを上記スイツチ群を通して表示パ
ネルのデータラインに順次分配するものであるこ
とを特徴とする特許請求の範囲第１項または第２
項記載の表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17325981A JPS5875195A (ja) | 1981-10-29 | 1981-10-29 | 表示装置 |
| DE8282108931T DE3268313D1 (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| EP82108931A EP0078402B1 (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| CA000412226A CA1203927A (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| US06/428,302 US4499459A (en) | 1981-10-29 | 1982-09-29 | Drive circuit for display panel having display elements disposed in matrix form |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17325981A JPS5875195A (ja) | 1981-10-29 | 1981-10-29 | 表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7050789A Division JPH02146085A (ja) | 1989-03-24 | 1989-03-24 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875195A JPS5875195A (ja) | 1983-05-06 |
| JPS6235113B2 true JPS6235113B2 (ja) | 1987-07-30 |
Family
ID=15957125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17325981A Granted JPS5875195A (ja) | 1981-10-29 | 1981-10-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875195A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210497A (ja) * | 1983-05-13 | 1984-11-29 | 株式会社日立マイコンシステム | 液晶駆動装置及びそれを用いた液晶表示装置 |
| JPS6053993A (ja) * | 1983-09-05 | 1985-03-28 | シャープ株式会社 | 表示体駆動回路 |
| JPH0654416B2 (ja) * | 1983-12-23 | 1994-07-20 | 株式会社日立製作所 | 液晶駆動装置とそれを用いた液晶表示装置 |
| JPH0685107B2 (ja) * | 1984-10-03 | 1994-10-26 | 三洋電機株式会社 | カラ−マトリツクスパネル表示装置の駆動方式 |
| JPS6298393A (ja) * | 1985-10-25 | 1987-05-07 | 株式会社東芝 | 表示駆動用集積回路 |
| JP2570259B2 (ja) * | 1986-03-06 | 1997-01-08 | セイコーエプソン株式会社 | 多出力ドライバ |
| JP2512297B2 (ja) * | 1986-08-06 | 1996-07-03 | セイコー電子工業株式会社 | カラ−液晶表示装置のインタ−フエ−ス回路 |
| JPS63216098A (ja) * | 1987-03-04 | 1988-09-08 | 日本電信電話株式会社 | 薄膜ｅｌ表示パネルの駆動方法 |
| JP2702941B2 (ja) * | 1987-10-28 | 1998-01-26 | 株式会社日立製作所 | 液晶表示装置 |
| JPH02146085A (ja) * | 1989-03-24 | 1990-06-05 | Toshiba Corp | 表示装置 |
| JPH03198087A (ja) * | 1989-12-27 | 1991-08-29 | Sharp Corp | 表示装置の列電極駆動回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138245A (en) * | 1977-05-09 | 1978-12-02 | Toshiba Corp | Reversible shift register |
| JPS54107221A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Series-parallel converter circuit for liquid crystal driving unit |
| JPS5541061A (en) * | 1978-09-18 | 1980-03-22 | Matsushita Electric Ind Co Ltd | Television receiver |
| JPS5541442A (en) * | 1978-09-18 | 1980-03-24 | Matsushita Electric Ind Co Ltd | Matrix panel driving device |
-
1981
- 1981-10-29 JP JP17325981A patent/JPS5875195A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138245A (en) * | 1977-05-09 | 1978-12-02 | Toshiba Corp | Reversible shift register |
| JPS54107221A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Series-parallel converter circuit for liquid crystal driving unit |
| JPS5541061A (en) * | 1978-09-18 | 1980-03-22 | Matsushita Electric Ind Co Ltd | Television receiver |
| JPS5541442A (en) * | 1978-09-18 | 1980-03-24 | Matsushita Electric Ind Co Ltd | Matrix panel driving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5875195A (ja) | 1983-05-06 |
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