JPH0147797B2 - - Google Patents
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- JPH0147797B2 JPH0147797B2 JP6498381A JP6498381A JPH0147797B2 JP H0147797 B2 JPH0147797 B2 JP H0147797B2 JP 6498381 A JP6498381 A JP 6498381A JP 6498381 A JP6498381 A JP 6498381A JP H0147797 B2 JPH0147797 B2 JP H0147797B2
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- Japan
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- signal
- display
- delay circuit
- screen
- circuit
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- 239000011159 matrix material Substances 0.000 claims description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は特に液晶のマトリクス表示に適したマ
トリクス表示装置に関する。
トリクス表示装置に関する。
(ロ) 従来の技術
従来、液晶を時分割駆動する場合、液晶の応答
性が悪いので、1/8〜1/16デユーテイ程度で駆動
しなければならず、グラフイツク表示には適して
いないと言われている。
性が悪いので、1/8〜1/16デユーテイ程度で駆動
しなければならず、グラフイツク表示には適して
いないと言われている。
これを改善するためには液晶のデユーテイを小
さくする事と電極パターンを工夫する事が考えら
れる。例えば電極パターンを第１図のように横電
極X1に対して縦電極Y1，Y1′を対向させる事によ
つて２画素を同時に表示して表示期間を倍にする
事ができる。しかし、この場合縦電極Y1，Y1′の
配線が複雑となる欠点がある。
さくする事と電極パターンを工夫する事が考えら
れる。例えば電極パターンを第１図のように横電
極X1に対して縦電極Y1，Y1′を対向させる事によ
つて２画素を同時に表示して表示期間を倍にする
事ができる。しかし、この場合縦電極Y1，Y1′の
配線が複雑となる欠点がある。
また、画面メモリを用いて実質的な走査時間を
長くする考え方があり、これは、画面メモリへの
書込タイミングと読出タイミングを全く異ならせ
るもの（例えば特開昭55−28671号公報）とか、
書込用画面メモリと読出用画面メモリとを交互に
切換えるもの（例えば特開昭53−104120号公報）
があるが、いずれも大容量の画面メモリと複雑な
タイミング制御を必要とするので装置が大掛りと
なり好ましくない。
長くする考え方があり、これは、画面メモリへの
書込タイミングと読出タイミングを全く異ならせ
るもの（例えば特開昭55−28671号公報）とか、
書込用画面メモリと読出用画面メモリとを交互に
切換えるもの（例えば特開昭53−104120号公報）
があるが、いずれも大容量の画面メモリと複雑な
タイミング制御を必要とするので装置が大掛りと
なり好ましくない。
(ハ) 考案が解決しようとする課題
そこで少ないメモリを用い長い表示時間を確保
できる表示装置であつて、特にテレビジヨン信号
の如く表示器の応答速度に関係なく画素情報（表
示信号）が送られてくる場合であつても簡単な制
御で安定した表示を行なるマトリクス表示装置を
提供することを検討した。
できる表示装置であつて、特にテレビジヨン信号
の如く表示器の応答速度に関係なく画素情報（表
示信号）が送られてくる場合であつても簡単な制
御で安定した表示を行なるマトリクス表示装置を
提供することを検討した。
(ニ) 課題を解決するための手段
本発明は上述の点を考慮してなされたもので、
上下に２分割した画面を同時走査するマトリクス
表示パネルに対し半画面分のメモリ（遅延回路）
を用い、送られてきたままの表示信号とメモリか
らの表示信号とを半画面周期で上下画面の各々に
かつ交互に送つてマトリクス表示をするものであ
る。
上下に２分割した画面を同時走査するマトリクス
表示パネルに対し半画面分のメモリ（遅延回路）
を用い、送られてきたままの表示信号とメモリか
らの表示信号とを半画面周期で上下画面の各々に
かつ交互に送つてマトリクス表示をするものであ
る。
(ホ) 作用
これにより半画面分という少ないメモリを用い
ちらつきのない安定した表示が行なえる。
ちらつきのない安定した表示が行なえる。
(ヘ) 実施例
第２図は本発明の原理を説明する概略のブロツ
ク図である。図に於いて、１は液晶表示パネルで
横電極X1〜X8と縦電極Y1〜Y11，Y1′〜Y11′との
間にある液晶（図示せず）がマトリクス表示され
る。横電極X1〜X8のうちX1とX5、X2とX6、X3
とX7、X4とX8は一緒に走査回路２に接続されて
いる。この様に構成されることでマトリクス表示
器は画面を上領域と下領域の上下２分割され、Ｘ
電極群は各々の領域で同じ方向に順次走査され
る。
ク図である。図に於いて、１は液晶表示パネルで
横電極X1〜X8と縦電極Y1〜Y11，Y1′〜Y11′との
間にある液晶（図示せず）がマトリクス表示され
る。横電極X1〜X8のうちX1とX5、X2とX6、X3
とX7、X4とX8は一緒に走査回路２に接続されて
いる。この様に構成されることでマトリクス表示
器は画面を上領域と下領域の上下２分割され、Ｘ
電極群は各々の領域で同じ方向に順次走査され
る。
縦電極Y1〜Y11，Y1′〜Y11′は各々第１、第２
のラツチ回路３，４に接続され、ラツチ回路３，
４は第１、第２シフトレジスタ５，６に接続され
ており第１シフトレジスタ５と第１ラツチ回路３
とで第１の駆動回路９を形成し、第２シフトレジ
スタ６と第２ラツチ回路４とで第２駆動回路１０
を形成する。
のラツチ回路３，４に接続され、ラツチ回路３，
４は第１、第２シフトレジスタ５，６に接続され
ており第１シフトレジスタ５と第１ラツチ回路３
とで第１の駆動回路９を形成し、第２シフトレジ
スタ６と第２ラツチ回路４とで第２駆動回路１０
を形成する。
７は遅延回路で、全画素の半分である８×11÷
２＝44の画素情報を所定時間遅れて出力するもの
である。この回路７は例えば44ビツトのシフトレ
ジスタで構成され、クロツク信号CPに同期して
その内容をシフトする。
２＝44の画素情報を所定時間遅れて出力するもの
である。この回路７は例えば44ビツトのシフトレ
ジスタで構成され、クロツク信号CPに同期して
その内容をシフトする。
第３図は第２図の動作を示すタイミングチヤー
トで、以下に動作を説明する。信号ａは画素情報
つまり表示信号で、全画素８×11＝88が全て点灯
する信号の場合は１表示サイクルT1間が全てハ
イとなり、全画面が点灯しない場合は全てロー
T2となる。通常は上記ハイ、ローの組み合せで
文字数字又は画素数が多い場合はグラフイツク表
示となる。
トで、以下に動作を説明する。信号ａは画素情報
つまり表示信号で、全画素８×11＝88が全て点灯
する信号の場合は１表示サイクルT1間が全てハ
イとなり、全画面が点灯しない場合は全てロー
T2となる。通常は上記ハイ、ローの組み合せで
文字数字又は画素数が多い場合はグラフイツク表
示となる。
上記信号ａは第１のシフトレジスタ５及び遅延
回路７に与えられ、クロツクパルスCPに同期し
て各々シフトされる。第１のシフトレジスタ５は
11個のシフト段から成り、クロツクパルスCPの
11パルス毎に内容が更新されるが、11パルス毎に
ラツチ信号ｂがラツチ回路３に与えられるのでそ
の度に11の出力がラツチ回路３に記憶され、次の
ラツチ信号ｂの間保持される。つまり画素情報11
個毎に一ラインの情報として一度にラツチ回路３
に記憶される。第２のシフトレジスタ６と第２の
ラツチ回路４でも同様に動作する。
回路７に与えられ、クロツクパルスCPに同期し
て各々シフトされる。第１のシフトレジスタ５は
11個のシフト段から成り、クロツクパルスCPの
11パルス毎に内容が更新されるが、11パルス毎に
ラツチ信号ｂがラツチ回路３に与えられるのでそ
の度に11の出力がラツチ回路３に記憶され、次の
ラツチ信号ｂの間保持される。つまり画素情報11
個毎に一ラインの情報として一度にラツチ回路３
に記憶される。第２のシフトレジスタ６と第２の
ラツチ回路４でも同様に動作する。
上記信号ａは遅延回路７を介して44画素分、つ
まり４ライン分遅延されて信号a′となる。遅延回
路７の出力が出るまでの間T0、上記第１シフト
レジスタ５及び第１ラツチ回路３を介して一ライ
ン分遅れていた期間T0′、電極Y1〜Y11に出力が
与えられるが、その間走査回路２からは走査用の
ロー信号が出ず、実質的に表示は行なわれない。
まり４ライン分遅延されて信号a′となる。遅延回
路７の出力が出るまでの間T0、上記第１シフト
レジスタ５及び第１ラツチ回路３を介して一ライ
ン分遅れていた期間T0′、電極Y1〜Y11に出力が
与えられるが、その間走査回路２からは走査用の
ロー信号が出ず、実質的に表示は行なわれない。
期間T0後には遅延回路７から第２シフトレジ
スタ６に44画素つまり半画面分遅れた画素情報が
与えられ、第１シフトレジスタ５には信号ａつま
り下半分の画面情報が同時に与えられる。続いて
期間T0′の終りまでに第１シフトレジスタ５には
上から第５ライン目の画素情報がシフトされ、第
２シフトレジスタ６には上から第１ライン目の画
素情報がシフトされる。一ライン分のシフト後ラ
ツチ信号ｂによつて第１ライン目と第５ライン目
の画素情報が第２ラツチ回路４と第１ラツチ回路
３に各々記憶され、その後の走査信号d1によつて
一ライン分の表示が行なわれる。
スタ６に44画素つまり半画面分遅れた画素情報が
与えられ、第１シフトレジスタ５には信号ａつま
り下半分の画面情報が同時に与えられる。続いて
期間T0′の終りまでに第１シフトレジスタ５には
上から第５ライン目の画素情報がシフトされ、第
２シフトレジスタ６には上から第１ライン目の画
素情報がシフトされる。一ライン分のシフト後ラ
ツチ信号ｂによつて第１ライン目と第５ライン目
の画素情報が第２ラツチ回路４と第１ラツチ回路
３に各々記憶され、その後の走査信号d1によつて
一ライン分の表示が行なわれる。
走査信号d1の間シフトレジスタ５，６には第６
ライン目と第２ライン目の画素情報がシフトさ
れ、一ライン分のシフト後同様にラツチ信号ｂで
第１、第２ラツチ回路３，４に記憶された後、次
の一ラインシフト期間d2に表示される。順次第７
ライン目と第３ライン目の表示、第８ライン目と
第４ラインの表示が終り、表示期間C1が終る。
ライン目と第２ライン目の画素情報がシフトさ
れ、一ライン分のシフト後同様にラツチ信号ｂで
第１、第２ラツチ回路３，４に記憶された後、次
の一ラインシフト期間d2に表示される。順次第７
ライン目と第３ライン目の表示、第８ライン目と
第４ラインの表示が終り、表示期間C1が終る。
以上の様に信号ａの第１の画素情報T1は表示
期間C1の間に表示される。同様に第２の画素情
報T2は表示期間C2に表示され、以後同様に表示
がくり返えされる。
期間C1の間に表示される。同様に第２の画素情
報T2は表示期間C2に表示され、以後同様に表示
がくり返えされる。
上記説明では走査回路２の出力がローで、第
１、第２ラツチ回路３，４の出力がハイの時に液
晶が点灯するよう構成しているので発光ダイオー
ドマトリクスなら良いが、液晶自体は交流駆動が
望ましいので、一ラインの表示期間を２分割し、
走査信号d1〜d4はロー、ハイと変化し、ラツチ回
路３，４はハイ、ローと変化するようにレベル反
転回路を設ける必要がある。第４図はレベル反転
回路の一例を示す回路図で、ラツチ回路３，４の
一出力をｆとする。A1，A2はアンドゲート、
IN1はインバータである。
１、第２ラツチ回路３，４の出力がハイの時に液
晶が点灯するよう構成しているので発光ダイオー
ドマトリクスなら良いが、液晶自体は交流駆動が
望ましいので、一ラインの表示期間を２分割し、
走査信号d1〜d4はロー、ハイと変化し、ラツチ回
路３，４はハイ、ローと変化するようにレベル反
転回路を設ける必要がある。第４図はレベル反転
回路の一例を示す回路図で、ラツチ回路３，４の
一出力をｆとする。A1，A2はアンドゲート、
IN1はインバータである。
上記第２図の原理説明では表示期間が半分とな
り、その間は単に半画面分の遅延を待つているだ
けで無駄である。第５図は全期間点灯させるため
の本発明実施例に係るブロツク図で、第２図と同
一のものには同一の符号を用いる。第６図は第５
図の動作を説明するタイミングチヤートである。
り、その間は単に半画面分の遅延を待つているだ
けで無駄である。第５図は全期間点灯させるため
の本発明実施例に係るブロツク図で、第２図と同
一のものには同一の符号を用いる。第６図は第５
図の動作を説明するタイミングチヤートである。
遅延回路７の出力はアンドゲートA4，A5に与
えられ、信号ａも同様にアンドゲートA3，A6に
与えられている。アンドゲートA4，A6は信号ｇ
によつて開閉し、アンドゲートA3，A5は信号ｇ
の反転信号であるインバータIN2を介した信号
g′によつて開閉する。このためオアゲートOR1を
介して第１シフトレジスタ５に与えられる信号h1
は画面の下半分の領域が反復された信号となり、
第２シフトレジスタ６に与えられる信号h2は画面
の上半分の領域が反復された信号となる。
えられ、信号ａも同様にアンドゲートA3，A6に
与えられている。アンドゲートA4，A6は信号ｇ
によつて開閉し、アンドゲートA3，A5は信号ｇ
の反転信号であるインバータIN2を介した信号
g′によつて開閉する。このためオアゲートOR1を
介して第１シフトレジスタ５に与えられる信号h1
は画面の下半分の領域が反復された信号となり、
第２シフトレジスタ６に与えられる信号h2は画面
の上半分の領域が反復された信号となる。
以上のように本発明の実施例では順次表示が
上、下とも半画面毎に反復表示され原理説明にお
いて述べた点が解消される。ただし走査回路８は
走査信号d1′〜d4′を出力するように構成しておく。
上、下とも半画面毎に反復表示され原理説明にお
いて述べた点が解消される。ただし走査回路８は
走査信号d1′〜d4′を出力するように構成しておく。
上記例の遅延回路７としてはシフトレジスタに
固定されるものではなく、同期を考慮する事によ
つて遅延線や半導体メモリを用いる事も可能であ
る。
固定されるものではなく、同期を考慮する事によ
つて遅延線や半導体メモリを用いる事も可能であ
る。
また液晶で点灯、不点灯だけでなく中間調をも
表示させる場合には遅延回路７としてアナログ信
号の遅延素子、例えばBBD素子などを用いる事
も可能ある。
表示させる場合には遅延回路７としてアナログ信
号の遅延素子、例えばBBD素子などを用いる事
も可能ある。
(ト) 発明の効果
以上の如く、本発明はX1〜Xn，Y1〜Ym（ｎ、
ｍは自然数）からなるマトリツクス画素をX1〜
Xn／2，Y1〜YmとXn／2+1〜Xn，Y1′〜Ym′と
に分離し、Y1〜YmとY1′〜Ym′に各々駆動回路
を設け、駆動回路の一方には遅延回路を介して表
示信号を供給し、X1とXn／2+1からXn／2とXnに
順次走査信号を供給する事によつてマトリクス表
示を行うもので、遅延回路（メモリ）の容量は半
画面分と少なく、そして配線を複雑にする事がな
く、しかも遅延回路の出力を各々の駆動回路に切
替えて出力する事によつて全期間表示する事がき
るので、画素が増大しても全画面をちらつきなし
に安定に駆動する事ができる。
ｍは自然数）からなるマトリツクス画素をX1〜
Xn／2，Y1〜YmとXn／2+1〜Xn，Y1′〜Ym′と
に分離し、Y1〜YmとY1′〜Ym′に各々駆動回路
を設け、駆動回路の一方には遅延回路を介して表
示信号を供給し、X1とXn／2+1からXn／2とXnに
順次走査信号を供給する事によつてマトリクス表
示を行うもので、遅延回路（メモリ）の容量は半
画面分と少なく、そして配線を複雑にする事がな
く、しかも遅延回路の出力を各々の駆動回路に切
替えて出力する事によつて全期間表示する事がき
るので、画素が増大しても全画面をちらつきなし
に安定に駆動する事ができる。
第１図は、マトリクス電極のパターン図、第２
図は本発明の原理を示すブロツク図、第３図は第
２図の動作を示すタイミングチヤート、第４図は
レベル反転回路を示す図、第５図は本発明の実施
例を示すブロツク図、第６図は第５図のタイミン
グチヤートである。 １は液晶表示パネル、２，８は走査回路、３，
４はラツチ回路、５，６はシフトレジスタ、７は
遅延回路、９，１０は駆動回路である。
図は本発明の原理を示すブロツク図、第３図は第
２図の動作を示すタイミングチヤート、第４図は
レベル反転回路を示す図、第５図は本発明の実施
例を示すブロツク図、第６図は第５図のタイミン
グチヤートである。 １は液晶表示パネル、２，８は走査回路、３，
４はラツチ回路、５，６はシフトレジスタ、７は
遅延回路、９，１０は駆動回路である。
Claims (1)
- １ 画面を上下に２分割し、各々の領域にＸ電極
群とＹ電極群を設けたマトリクス表示器と、該マ
トリクス表示器の各々の領域のＹ電極群に接続さ
れた駆動回路と、半画面分に相当する遅延回路と
を具備し、順次送られてくる表示信号を前記遅延
回路に供給し、前記駆動回路の各々に前記表示信
号と前記遅延回路の出力信号とを供給すると共に
前記マトリクス表示器の各々の領域のＸ電極群を
同じ方向に順次走査し、前記駆動回路の各々に供
給する前記表示信号と前記遅延回路の出力信号と
を半画面分に相当する時間ごとに交互に切り替え
ることによつてマトリクス表示を行うことを特徴
とするマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6498381A JPS57178291A (en) | 1981-04-27 | 1981-04-27 | Delay matrix display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6498381A JPS57178291A (en) | 1981-04-27 | 1981-04-27 | Delay matrix display system |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27791387A Division JPH01105298A (ja) | 1987-11-02 | 1987-11-02 | マトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57178291A JPS57178291A (en) | 1982-11-02 |
| JPH0147797B2 true JPH0147797B2 (ja) | 1989-10-16 |
Family
ID=13273795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6498381A Granted JPS57178291A (en) | 1981-04-27 | 1981-04-27 | Delay matrix display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57178291A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199391A (ja) * | 1982-05-17 | 1983-11-19 | 株式会社日立製作所 | 液晶マトリクス表示装置 |
| JPS5910993A (ja) * | 1982-07-12 | 1984-01-20 | 三菱電機株式会社 | ドツトマトリクス型表示装置 |
| JPS59176985A (ja) * | 1983-03-26 | 1984-10-06 | Citizen Watch Co Ltd | 液晶テレビ受信装置 |
| JPS607488A (ja) * | 1983-06-28 | 1985-01-16 | セイコーエプソン株式会社 | 表示パネルの駆動方法 |
| JPS62145291A (ja) * | 1985-12-20 | 1987-06-29 | カシオ計算機株式会社 | 液晶パネルの駆動方式 |
| JPS622298A (ja) * | 1985-06-28 | 1987-01-08 | 富士通株式会社 | Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式 |
| JPS62121426A (ja) * | 1985-11-22 | 1987-06-02 | Hitachi Ltd | 液晶表示装置 |
| US4750813A (en) * | 1986-02-28 | 1988-06-14 | Hitachi, Ltd. | Display device comprising a delaying circuit to retard signal voltage application to part of signal electrodes |
| JPH02110593A (ja) * | 1988-10-20 | 1990-04-23 | Ascii Corp | 液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52656A (en) * | 1975-06-23 | 1977-01-06 | Niyuukou Sangiyou Kk | Method of sludge disposal |
-
1981
- 1981-04-27 JP JP6498381A patent/JPS57178291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57178291A (en) | 1982-11-02 |
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