JPH0695071A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、一つの液晶表示装置でインター
レース駆動、２ライン同時駆動、順次駆動等の各種の駆
動が行える。 【構成】 この発明の液晶表示装置は、液晶画素７、…
の一方の電極が形成される同一の基板８上に、表示パネ
ル１の液晶画素７、…を除く回路と走査線駆動回路２と
が集積化され、走査線駆動回路２の出力を、３本の第
１、第２、第３の制御線１５、１６、１７による制御信
号により、インターレース駆動、２ライン同時駆動、順
次走査駆動を切換え制御できるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テレビやディスプレ
イに使用される液晶表示装置に関する。

【０００２】

【従来の技術】現行のテレビ放送やハイビジョン試験放
送では、３０分の１秒間に５２５本または１１２５本の
走査信号の内、まず奇数番の走査信号すなわち奇数フィ
ールドの信号が順次送られ、次に偶数番の走査信号すな
わち偶数フィールドの信号が順次送られる。

【０００３】このため、液晶表示装置にテレビ放送等の
画像を表示する最も簡単な駆動方法は、送られてくる信
号をそのまま使用して、画面の上から奇数番の画素列を
順次駆動し、次に偶数番の画素列を順次駆動するインタ
ーレース駆動である。しかし、このような駆動方法では
画像を表示した場合、３０分の１秒周期で画像が表示さ
れるため、画面のちらつきが発生することがある。

【０００４】そこで、ディジタル信号処理技術などを用
いて、６０分の１秒周期で画像を表示する各種の方式が
検討されている。この場合、液晶表示装置の駆動方法は
画素列を順次駆動する方法が用いられることが多い。ま
た、インターレース駆動と、順次駆動の中間の方式とし
て、インターレース駆動で奇数番の画素列を駆動する時
に、同時に次の偶数番の画素列を同じ信号で駆動し、偶
数番の画素列を駆動する時に、同時に次の奇数番の画素
列を同じ信号で駆動する方式が検討されている。

【０００５】この２ライン同時駆動を用いると、順次駆
動に比べて解像度は劣るが、見かけ上６０分の１秒周期
で画像が表示されるため、インターレース駆動に比べて
画面のちらつきを抑えることができる。

【０００６】ところで、小型液晶テレビ、投射型テレ
ビ、投射型ディスプレイ、ビデオ・カメラ用ビュー・フ
ァインダなどに使用される液晶表示装置は、より小型化
・高画質化・低価格化が要求されている。そこで、液晶
表示装置と同じ基板状に駆動回路を集積化する方法が考
案されている。

【０００７】駆動回路とは、各液晶画素に薄膜トランジ
スタのドレイン〜ソース間を介して画像信号を供給す
る、いわゆる信号線駆動回路と、所定の列の該薄膜トラ
ンジスタのゲートを順次駆動する、いわゆる走査線駆動
回路である。該走査線駆動回路により所定の列の薄膜ト
ランジスタのゲートに電圧が印加され、ドレイン〜ソー
ス間が導通し、該信号線駆動回路から供給される画像信
号が所定の列の各液晶画素に書き込まれる。この動作
が、各列に対して順次行われることにより、全ての液晶
画素に所定の信号が書き込まれ、画像が表示される。

【０００８】よって、液晶表示装置と同じ基板上に駆動
回路を集積化した場合、駆動回路の構成によって駆動方
式が決まってしまう。すなわち、通常、走査線駆動回路
は表示画面の上から下、または下から上に向かって各列
の薄膜トランジスタのゲートを駆動するので、インター
レース駆動などの駆動方式は走査線駆動回路によって決
定される。

【０００９】このため、駆動回路が集積化された液晶表
示装置においては、駆動方式は、一つの方式に決定され
てしまい、駆動方式の異なる他の装置では使用できなか
った。液晶表示装置の製造には、高価なフォト・マスク
や、多くの工程作業が必要であり、一つ一つの装置に合
わせて多種類の液晶表示装置を製造するのは、極めて不
経済であった。

【００１０】

【発明が解決しようとする課題】この発明は、駆動回路
が集積化された液晶表示装置においては、駆動方式が一
つに固定されてしまうという問題を解決しようとするも
のである。

【００１１】この発明によれば、制御線に供給される制
御信号により走査線駆動回路の出力が制御できるため、
一つの液晶表示装置でインターレース駆動、２ライン同
時駆動、順次駆動等の各種の駆動が行える。特にこの発
明によれば、２ライン同時駆動を容易に行うことがで
き、表示におけるフリッカ等を十分に低減させることが
できる。また、この発明によれば、走査線の本数に比べ
てシフトレジスタの段数を減らすことも可能となる。こ
れにより、走査線数が増加しても、従来と同様に低速動
作のシフトレジスタで駆動することができる。

【００１２】

【課題を解決するための手段】この発明の液晶表示装置
は、ｎ本の走査線の夫々にスイッチ素子を介して２次元
状に配置される画素電極と、上記各走査線に接続される
スイッチ素子のオン／オフを制御する走査線駆動回路と
を同一基板上に備えたものにおいて、上記走査線駆動回
路が走査信号を順次転送するシフトレジスタ、および一
方の端子が上記シフトレジスタの出力に接続され、他方
の端子が制御線に接続される論理回路群を備え、上記制
御線に供給される制御信号によって上記各走査線の選択
順序が切換えられる構成としたものである。

【００１３】

【作用】この発明は、液晶画素と同一の基板上に集積化
される走査線駆動回路の出力を、制御信号により制御で
きるようにしたものである。

【００１４】

【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の液晶表示装置の
回路構成図である。すなわち、液晶表示装置は、アクテ
ィブマトリクス形の表示パネル１と走査線駆動回路２と
信号線駆動回路３により構成されている。

【００１５】表示パネル１は、走査線４ａ、…と信号線
５ａ、…が交差するように形成され、その交差部にそれ
ぞれ薄膜トランジスタ（スイッチ素子）６、…を介して
液晶画素（画素電極）７、…が設けられている。

【００１６】すなわち、液晶画素７、…の一端はそれぞ
れ接地され、液晶画素７、…の他端はそれぞれ薄膜トラ
ンジスタ６、…のドレイン〜ソース間を介して信号線５
ａ、…に接続されている。薄膜トランジスタ６、…のゲ
ートは走査線４ａ、…に接続されている。上記液晶画素
７、…が、縦横所定の数並べられて２次元状の表示画面
が構成される。

【００１７】なお、縦方向の各液晶画素７、…において
信号線５ａ、…の１本が共用され、横方向の各液晶画素
７、…において走査線４ａ、…の１本が共用される。こ
れにより、信号線５ａ、…は横方向の画素数と同じ数配
置され、走査線４ａ、…は縦方向の画素数と同じ数配置
される。信号線５ａ、…は信号線駆動回路３によって所
定の電圧が印加され、走査線４ａ、…は走査線駆動回路
２より駆動される。上記表示パネル１の液晶画素７、…
を除く回路と走査線駆動回路２とは、液晶画素７、…の
一方の電極が形成される同一基板８上に集積化されてい
る。

【００１８】上記走査線駆動回路２は、複数段（ｍ段）
のシフトレジスタ１０ａ、１０ｂ、…、論理回路群１
１、信号線１２、１３、１４、…、および３本の第１、
第２、第３の制御線１５、１６、１７によって構成され
ている。上記シフトレジスタ１０ａ、…は、走査信号を
順次転送するｍ段のシフトレジスタである。

【００１９】シフトレジスタ１０ａ、…は、入力される
シフトパルスをクロックパルスの周期に応じて遅延させ
て出力するものである。したがって、シフトパルスは上
のシフトレジスタ１０ａ、…から、下のシフトレジスタ
１０ｂ、…へ、順次転送される。

【００２０】上記信号線１２は、クロックパルス用の信
号線であり、クロックパルス入力端子１８と上記シフト
レジスタ１０ａ、…のクロックパルス入力端とを接続し
ている。上記信号線１３は、スタートパルスとしてのシ
フトパルス用の信号線であり、スタートパルス入力端子
１９と上記シフトレジスタ１０ａの入力端とを接続して
いる。上記信号線１４、…は、上記シフトレジスタ１０
ａ、…の出力端と下段の上記シフトレジスタ１０ｂ、…
の入力端とを接続し、上記シフトレジスタ１０ａ、…の
出力端と論理回路群１１とを接続している。上記第１、
第２、第３の制御線１５、１６、１７は、それぞれ制御
信号用の信号線であり、制御信号入力端子２０、２１、
２２に接続されている。

【００２１】上記論理回路群１１は、各段のシフトレジ
スタ１０ａ、…の出力に一方の入力端が共通に接続され
る３個のアンドゲート（第１、第２、第３の論理回路）
３１、３２、３３を一組とした３ｍ個の論理回路群３４
ａ、３４ｂ、…と、隣合うシフトレジスタ１０ａ、…に
接続される第１のアンドゲート３１と第３のアンドゲー
ト３３との出力を入力としたオアゲート（第４の論理回
路）３５ａ、…、オアゲート３５ａ、…の出力を低イン
ピーダンスで走査線４ａに供給するバッファゲート３６
ａ、…、およびアンドゲート３２、…の出力を低インピ
ーダンスで走査線４ｂに供給するバッファゲート３７
ａ、…から構成されている。

【００２２】各段のシフトレジスタ１０ａ、…に夫々接
続される３個のアンドゲート３１、３２、３３内の各第
１のアンドゲート群３１、…の他方の入力端には、上記
第１の制御線１５が共通に接続されている。各段のシフ
トレジスタ１０ａ、…に夫々接続される３個のアンドゲ
ート３１、３２、３３内の各第２のアンドゲート群３
２、…の他方の入力端には、上記第２の制御線１６が共
通に接続されている。各段のシフトレジスタ１０ａ、…
に夫々接続される３個のアンドゲート３１、３２、３３
内の各第３のアンドゲート群３３、…の他方の入力端に
は、上記第３の制御線１７が共通に接続されている。

【００２３】論理回路群３４ａに対応するバッファゲー
ト３６の出力は、上記表示パネル１内の走査線４ａに出
力され、論理回路群３４ａに対応するバッファゲート３
７の出力は、上記表示パネル１内の走査線４ｂに出力さ
れ、論理回路群３４ｂに対応するバッファゲート３６の
出力は、上記表示パネル１内の走査線４ｃに出力され、
論理回路群３４ｂに対応するバッファゲート３７の出力
は、上記表示パネル１内の走査線４ｄに出力され、論理
回路群３４ｃに対応するバッファゲート３６の出力は、
上記表示パネル１内の走査線４ｅに出力され、論理回路
群３４ｃに対応するバッファゲート３７の出力は、上記
表示パネル１内の走査線４ｆに出力されるようになって
いる。

【００２４】上記論理回路群１１は、上記第１、第２、
第３の制御線１５、１６、１７により供給される制御信
号によって各走査線４ａ、…の選択順序が切換えられる
ものである。

【００２５】すなわち、第１番目の走査線４ａから１本
おきの走査線４ｃ、４ｅ…を順次選択した後に第２番目
の走査線４ｂから１本おきの走査線４ｄ、４ｆ、…を順
次選択する第１の選択順序としてのインターレース駆動
と、第１番目の走査線４ａから１本おきの走査線４ａ、
４ｃ、…を隣接する走査線４ｂ、４ｄ、…と共に順次選
択した後に第２番目の走査線４ｂから１本おき毎の走査
線４ｂ、４ｄ、…を隣接する走査線４ｃ、４ｅ、…と共
に順次選択する第２の選択順序としての２ライン同時駆
動と、第１番目の走査線４ａから順に１つずつの走査線
を順次選択する第３の選択順序としての順次走査駆動と
が、供給される制御信号によって切換えられる。次に、
上記のような構成において、図２の（ａ）〜（ｉ）に示
す動作タイミング図を用いて、インターレース駆動を行
う場合の動作について説明する。

【００２６】図２の（ａ）は信号線１２により供給され
るクロックパルス、（ｂ）はシフトレジスタ１０ａ、…
に供給されるシフトパルス、（ｃ）、（ｄ）、（ｅ）は
制御線１５、１６、１７により供給される制御信号、
（ｆ）、（ｇ）、（ｈ）、（ｉ）は走査線４ａ、４ｂ、
４ｃ、４ｄの４本分の波形を示す。

【００２７】奇数フィールド時には制御線１５に
“１”、制御線１６に“０”の信号が供給され、偶数フ
ィールド時には制御線１５に“０”、制御線１６に
“１”の信号が供給される。制御線１７には、常に
“０”の信号が供給される。

【００２８】これにより、奇数フィールド時には、ま
ず、シフトレジスタ１０ａから出力されたシフトパルス
は論理回路群３４ａ内のアンドゲート３１、オアゲート
３５ａ、バッファゲート３６ａを介して走査線４ａに伝
達される。

【００２９】次に、シフトレジスタ１０ｂから出力され
たシフトパルスは論理回路群３４ｂ内のアンドゲート３
１、オアゲート３５ｂ、バッファゲート３６ｂを介して
走査線４ｃに伝達される。

【００３０】次に、シフトレジスタ１０ｃから出力され
たシフトパルスは論理回路群３４ｃ内のアンドゲート３
１、オアゲート３５ｃ、バッファゲート３６ｃを介して
走査線４ｅに伝達される。以後、シフトレジスタ１０
ｄ、…からのシフトパルスは、順次、奇数番目の走査線
４ｇ、４ｉ、…に伝達される。この結果、奇数番目の走
査線４ａ、４ｃ、４ｅ、…が上から下へ順次駆動され
る。

【００３１】偶数フィールド時には、シフトレジスタ１
０ａから出力されたシフトパルスは論理回路群３４ａ内
のアンドゲート３２、バッファゲート３７ａを介して走
査線４ｂに伝達される。

【００３２】次に、シフトレジスタ１０ｂから出力され
たシフトパルスは論理回路群３４ｂ内のアンドゲート３
２、バッファゲート３７ｂを介して走査線４ｄに伝達さ
れる。

【００３３】次に、シフトレジスタ１０ｃから出力され
たシフトパルスは論理回路群３４ｃ内のアンドゲート３
２、バッファゲート３７ｃを介して走査線４ｆに伝達さ
れる。以後、シフトレジスタ１０ｄ、…からのシフトパ
ルスは、順次、偶数番目の走査線４ｈ、４ｊ、…に伝達
される。この結果、偶数番目の走査線４ｂ、４ｄ、４
ｆ、…が上から下へ順次駆動される。

【００３４】走査線駆動回路２により、薄膜トランジス
タ６、…のドレイン〜ソース間が導通するような電圧が
ゲートに印加されると、その走査線４ａ、…に接続され
た全ての薄膜トランジスタ６、…のドレイン〜ソース間
が導通し、各信号線５ａ、…から所定の電圧が液晶画素
７、…に書き込まれる。奇数番目の走査線４ａ、４ｃ、
４ｅ、…と偶数番目の走査線４ｂ、４ｄ、４ｆ、…が順
次インターレース駆動されることにより、奇数フィール
ドと偶数フィールドとの２フィールドで全ての液晶画素
７、…に所定の電圧が印加され、画像が表示される。次
に、図１の構成において、図３の（ａ）〜（ｉ）に示す
動作タイミング図を用いて、２ライン同時駆動を行う場
合の動作について説明する。

【００３５】図３の（ａ）は信号線１２により供給され
るクロックパルス、（ｂ）はシフトレジスタ１０ａ、…
に供給されるシフトパルス、（ｃ）、（ｄ）（ｅ）は制
御線１５、１６、１７に供給される制御信号、（ｆ）、
（ｇ）、（ｈ）、（ｉ）は走査線４ａ、４ｂ、４ｃ、４
ｄの４本分の波形を示す。

【００３６】奇数フィールド時には制御線１５に
“１”、制御線１７に“０”の信号が供給され、偶数フ
ィールド時には制御線１５に“０”、制御線１２に
“１”の信号が供給される。制御線１６には、常に
“１”の信号が供給される。

【００３７】これにより、奇数フィールド時には、ま
ず、シフトレジスタ１０ａから出力されたシフトパルス
は論理回路群３４ａ内のアンドゲート３１、オアゲート
３５ａ、バッファゲート３６ａを介して走査線４ａに伝
達されるとともに、論理回路群３４ａ内のアンドゲート
３２、バッファゲート３７ａを介して走査線４ｂにも伝
達される。

【００３８】次に、シフトレジスタ１０ｂから出力され
たシフトパルスは論理回路群３４ｂ内のアンドゲート３
１、オアゲート３５ｂ、バッファゲート３６ｂを介して
走査線４ｃに伝達されるとともに、論理回路群３４ｂ内
のアンドゲート３２、バッファゲート３７ｂを介して走
査線４ｄにも伝達される。以後、シフトレジスタ１０
ｃ、…からのシフトパルスは、順次、奇数番目と偶数番
目の２つの走査線４ｃ、４ｄ、走査線４ｅ、４ｆ、…ご
とに伝達される。この結果、奇数番目の走査線４ａ（４
ｃ、…）と、その次の偶数番目の走査線４ｂ（４ｄ、
…）とが、同時に上から下へ順次駆動される。

【００３９】偶数フィールド時には、まず、シフトレジ
スタ１０ａから出力されたシフトパルスは論理回路群３
４ａ内のアンドゲート３２、バッファゲート３７ａを介
して走査線４ｂに伝達されるとともに、論理回路群３４
ａ内のアンドゲート３３、オアゲート３５ｂ、バッファ
ゲート３６ｂを介して走査線４ｃにも伝達される。

【００４０】次に、シフトレジスタ１０ｂから出力され
たシフトパルスは論理回路群３４ｂ内のアンドゲート３
２、バッファゲート３７ｂを介して走査線４ｄに伝達さ
れるとともに、論理回路群３４ｂ内のアンドゲート３
３、オアゲート３５ｃ、バッファゲート３６ｃを介して
走査線４ｅにも伝達される。

【００４１】次に、シフトレジスタ１０ｃから出力され
たシフトパルスは論理回路群３４ｃ内のアンドゲート３
２、バッファゲート３７ｃを介して走査線４ｆに伝達さ
れるとともに、論理回路群３４ｃ内のアンドゲート３
３、オアゲート３５ｄ、バッファゲート３６ｄを介して
走査線４ｇにも伝達される。この結果、偶数番目の走査
線４ｂ（４ｄ、…）と、その次の奇数番目の走査線４ｃ
（４ｅ、…）とが、同時に上から下へ順次駆動される。

【００４２】奇数番目と偶数番目の走査線が同時に２ラ
インづつ駆動されることにより、各フィールドごとに全
ての液晶画素７、…に所定の電圧が印加され、画像が表
示される。次に、図１の構成において、図４の（ａ）〜
（ｉ）に示す動作タイミング図を用いて、順次走査駆動
を行う場合の動作について説明する。

【００４３】図４の（ａ）は信号線１２により供給され
るクロックパルス、（ｂ）はシフトレジスタ１０ａ、…
に供給されるシフトパルス、（ｃ）、（ｄ）（ｅ）は制
御線１５、１６、１７に供給される制御信号、（ｆ）、
（ｇ）、（ｈ）、（ｉ）は走査線４ａ、４ｂ、４ｃ、４
ｄの４本分の波形を示す。

【００４４】制御線１５にはシフトパルスに同期した、
シフトパルスのパルス幅と同じ周期のクロックパルスが
供給され、制御線１６には制御線１５に供給されるクロ
ックパルスと逆相のクロックパルスが供給される。制御
線１７には、常に、“０”の信号が供給される。

【００４５】これにより、シフトレジスタ１０ａから出
力されたシフトパルスは、制御線１５に供給されるクロ
ックパルスが“１”の時には、論理回路群３４ａ内のア
ンドゲート３２、バッファゲート３７ａを介して走査線
４ａに伝達され、制御線１５に供給されるクロックパル
スが“０”の時には、すなわち制御線１６に供給される
クロックパルスが“１”の時には、論理回路群３４ａ内
のアンドゲート３２、バッファゲート３７ａを介して走
査線４ｂに伝達される。

【００４６】次に、シフトレジスタ１０ｂから出力され
たシフトパルスは、制御線１５に供給されるクロックパ
ルスが“１”の時には、論理回路群３４ｂ内のアンドゲ
ート３１、オアゲート３５ｂ、バッファゲート３６ｂを
介して走査線４ｃに伝達され、制御線１５に供給される
クロックパルスが“０”の時には、すなわち制御線１６
に供給されるクロックパルスが“１”の時には、論理回
路群３４ｂ内のアンドゲート３２、バッファゲート３７
ｂを介して走査線４ｄに伝達される。以後、シフトレジ
スタ１０ｃ、…からのシフトパルスは、順次、走査線４
ｅ、４ｆ、…に伝達される。この結果、走査線４ａ、４
ｂ、４ｃ、…は上から下へ順次駆動される。走査線４
ａ、４ｂ、４ｃ、…が順次駆動されることにより、全て
の液晶画素７、…に所定の電圧が印加され、画像が表示
される。上記したように、制御線１５、１６、１７に供
給する制御信号で、走査線４、…の駆動方式を切換える
ようにしたものである。これにより、一つの液晶表示装
置でインターレース駆動、２ライン同時駆動、順次駆動
等の各種の駆動が行える。この発明は図１の実施例に限
定されるものではない。図５はこの発明の他の実施例を
示す回路構成図である。

【００４７】図５の実施例では、図１の実施例の論理回
路群３４ａ、…内のアンドゲート３２とバッファゲート
３７ａ、…との間に、それぞれオアゲート４０ａ、４０
ｂ、４０ｃ、…を追加し、アンドゲート３２に接続され
ない方の入力端を接地したものである。

【００４８】図１の実施例の場合、オアゲート３５ａ
（３５ｂ、…）で遅延が発生すると、奇数番目と偶数番
目との走査線に印加される信号のタイミングがずれてし
まうが、図５の実施例の場合、オアゲート３５ａ（３５
ｂ、…）とオアゲート４０ａ（４０ｂ、…）の遅延が同
じであれば、信号のタイミングはずれない。その他の動
作は、図１の実施例と同じである。したがって、図５の
実施例によれば、制御線１５、１６、１７に供給する制
御信号で走査線４、…の駆動方式を切換えることができ
る。

【００４９】図６はこの発明の他の実施例を示す回路構
成図である。図６の実施例は、図５の実施例の論理回路
群３４ａ、…内のアンドゲート３１、３２、３３と、オ
アゲート３５ａ、…、４０ａ、…とを、ナンドゲート４
１、…、４２、…、４３、…、４４、…、４５、…に置
き換え、ナンドゲート４５のナンドゲート４２に接続さ
れていない入力に“１”を入力したものである。このよ
うな構成としても論理的には同じであるため、図６の回
路は図５の回路と同様の動作をする。

【００５０】したがって、図６の実施例によっても、制
御線１５、１６、１７により供給される制御信号で走査
線４、…の駆動方式を切換えることもできる。通常、ナ
ンドゲートは、アンドゲートやオアゲートよりも、内部
に使用されるトランジスタの数が少ないため、図６の実
施例は図５の実施例よりもトランジスタの数を少なくで
きるとともに、走査線駆動回路の面積を小さくすること
ができる。

【００５１】以上、この発明の実施例、変形例について
説明したが、この発明はこれらの実施例、変形例に限定
されるものではない。要するに、駆動回路が集積化され
た液晶表示装置において、走査線駆動回路の駆動方式が
切換えられるようになっていればよく、特に図１、図
５、図６の回路に限定されるものではない。さらに、信
号線駆動回路については、特に限定せず、液晶画素と同
じ基板上に集積化されるようにしても良いし、外部に構
成されるようにしても良い。

【００５２】また、図１、図５、図６の実施例において
は、液晶画素７の一端は接地されているものとしたが、
これに限定されるものではなく、例えば直流電圧源を介
して接地しても良い。さらに、液晶画素７の電圧保持特
性を改善するために、液晶画素７と並列に補助容量を接
続するようにしても良い。

【００５３】上記したように、表示パネルと同じ基板上
に駆動回路を集積化し、駆動方式を選択できるように
し、駆動方式の異なる複数の装置に、設計を変更するこ
となく適用することができる。

【００５４】

【発明の効果】以上詳述したように、この発明によれ
ば、一つの液晶表示装置でインターレース駆動、２ライ
ン同時駆動、順次駆動等の各種の駆動が行える液晶表示
装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例における液晶表示装置の概
略構成を示す回路図。

【図２】図１の液晶表示装置においてインターレース駆
動を行う場合の動作を説明するための動作タイミング
図。

【図３】図１の液晶表示装置において２ライン同時駆動
を行う場合の動作を説明するための動作タイミング図。

【図４】図１の液晶表示装置において順次走査駆動を行
う場合の動作を説明するための動作タイミング図。

【図５】この発明の他の実施例における液晶表示装置の
概略構成を示す回路図。

【図６】この発明の他の実施例における液晶表示装置の
概略構成を示す回路図。

【符号の説明】

１…表示パネル、２…走査線駆動回路、３…信号線駆動
回路、４ａ、〜…走査線、５ａ…信号線、６、〜…薄膜
トランジスタ（スイッチ素子）、７、〜…液晶画素（画
素電極）、８…基板、１０ａ、〜…シフトレジスタ、１
１…論理回路群、１２、１３、１４…信号線、１５、１
６、１７…第１、第２、第３の制御線、３１、３２、３
３…アンドゲート（第１、第２、第３の論理回路）、３
４ａ、３４ｂ、…〜論理回路群、３５ａ、〜…オアゲー
ト（第４の論理回路）、３６ａ、〜、３７ａ、〜…バッ
ファゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｎ本の走査線の夫々にスイッチ素子を介
   して２次元状に配置される画素電極と、上記各走査線に
   接続されるスイッチ素子のオン／オフを制御する走査線
   駆動回路とを同一基板上に備えた液晶表示装置におい
   て、 上記走査線駆動回路が、走査信号を順次転送するシフト
   レジスタと、一方の端子が上記シフトレジスタの出力に
   接続され、他方の端子が制御線に接続される論理回路群
   とを備え、 上記制御線に供給される制御信号によって上記各走査線
   の選択順序が切換えられることを特徴とした液晶表示装
   置。
2. 【請求項２】 第１番目の上記走査線から１本おきの上
   記走査線を順次選択した後に第２番目の上記走査線から
   １本おきの上記走査線を順次選択する第１の選択順序
   と、第１番目の上記走査線から１本おきの上記走査線を
   隣接する走査線と共に順次選択した後に第２番目の上記
   走査線から１本おきの上記走査線を隣接する走査線と共
   に順次選択する第２の選択順序と、第１番目の上記走査
   線から第ｎ番目の上記走査線まで順次選択する第３の選
   択順序とが、制御線に供給される制御信号によって切換
   えられることを特徴とする請求項１に記載の液晶表示装
   置。
3. 【請求項３】 上記走査線駆動回路が、 走査信号を順次転送するｍ段のシフトレジスタと、 各段のシフトレジスタの出力に端子が共通に接続される
   ３個の論理回路を一組とした３ｍ個の論理回路群と、 各段のシフトレジスタに夫々接続される３個の論理回路
   内の各第１の論理回路群の他方の端子に共通に接続され
   る第１の制御線と、 各段のシフトレジスタに夫々接続される３個の論理回路
   内の各第２の論理回路群の他方の端子に共通に接続され
   る第２の制御線と、 各段のシフトレジスタに夫々接続される３個の論理回路
   内の各第３の論理回路群の他方の端子に共通に接続され
   る第３の制御線と、 隣合うシフトレジスタに接続される第１の論理回路と第
   ３の論理回路との出力を入力とした第４の論理回路と、 を備えたことを特徴とする請求項１に記載の液晶表示装
   置。