JP3587166B2 - 表示装置および電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、表示装置および電子機器に関し、特に、走査線のうちのh本(hは2以上の整数)の走査線を同時に選択して表示を行う、いわゆるマルチライン駆動法を用いた表示装置および電子機器に関する。
【0002】
【背景技術】
単純マトリクス型の液晶表示装置は、アクティブマトリクス型液晶表示装置に比べ、基板に高価なスイッチング素子を用いる必要がなく安価であることから、携帯型パーソナルコピュータのモニタ等に広く用いられている。
【0003】
そのような単純マトリクス型液晶表示装置の駆動電圧を低くしつつ、さらにその表示品質を向上させることを目的として、いわゆるマルチライン駆動法が提案されている。
【0004】
【発明が解決しようとする課題】
マルチライン駆動法に関する文献としては、例えば、以下のようなものがある。
【0005】
▲1▼「A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS,1988 INTERNATIONAL DISPLAY RESEARCH CONFERENCE P80〜P85」
▲2▼「日本国特許公開公報、平成5年第46127号公報」
▲3▼「日本国特許公開公報、平成5年第100642号公報」
▲4▼「日本国特許公開公報、平成6年第4049号公報」
本発明者は、マルチライン駆動法を採用した液晶表示装置のデータ線駆動回路,走査線駆動回路ならびにこれらに関連する回路について種々の検討を行い、その結果、従来回路の問題点が明らかとなった。
【0006】
本発明は、上述の本発明者による検討結果に基づいてなされたものである。
【0007】
本発明の目的の一つは、画像表示に寄与しない期間におけるクロストーク現象の発生を防止し、マルチライン駆動法を採用した表示装置の表示品質の低下を防止することである。
【0008】
【課題を解決するための手段】
マルチライン駆動法を採用した本発明の表示装置では、好ましくは、データ線駆動回路の構成要素の一つであるフレームメモリが少なくとも第1のRAMと第2のRAMとから構成され、あるフレーム期間では第1のRAMをデータ読出し用として第2のRAMをデータ書き込み用として用い、次のフレームでは、読出しと書き込みを逆にして用い、1フレーム毎に読出し用メモリと書き込み用メモリを交互に切り替えて使用する。
【0009】
これにより、データ線に供給する電圧を決定する際に、異なるフレーム期間に属する画像データどうしが混在することがなくなり、正確な表示が実現される。
【0010】
また、フレームメモリを一つしか用いない実施態様では、好ましくは、同時に駆動される走査線数に対応した数の画像データを、同時にフレームメモリに書き込むようにする。
【0011】
これにより、データ線に供給する電圧を決定するために必要な複数個の画像データの一部に、異なるフレーム期間に属する画像データが混入することがなくなり、この結果、表示画像の一部に不要なすじ状の模様が形成されることが防止され、画像品質の低下を防止できる。
【0012】
以上の構成により、歪みの少ない自然な表示を行うことが可能な、マルチライン駆動法を採用した表示装置が実現される。
【0013】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、データ線に供給する電圧を決定するための処理を行うデコーダを、ROMで構成する。
【0014】
これにより、デコーダの構成を簡素化でき、IC化した場合には、チップ面積の大幅な削減が可能となる。
【0015】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、画像表示に寄与しない期間において、データ線に供給する電圧を固定化する回路を設ける。「画像表示に寄与しない期間」とは、帰線期間や、タッチパネルにおけるタッチ位置検出期間などである。
【0016】
これにより、画像表示に寄与しない期間におけるクロストーク現象の発生が防止され、マルチライン駆動法を採用した表示装置の表示品質の低下を防止することができる。
【0017】
また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、走査線駆動回路において、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理する。
【0018】
これにより、シフトレジスタの段数を大幅に削減できる。すなわち、同時に駆動される走査線の数を「h」とし、走査線の総数を「n」とした場合、必要なシフトレジスタの段数は「n/h」ですむ。これにより、マルチライン駆動法を採用した表示装置の、走査線駆動回路の構成の簡素化が達成される。
【0019】
また、マルチライン駆動法を採用した本発明の表示装置は、1フレーム期間内に走査電圧パターン(選択電圧パターンともいう)を周期的に変化させる場合、走査線駆動回路とデータ線駆動回路とが相互に走査電圧パターンに関する情報の授受を行う。
【0020】
これにより、走査電圧パターンに関する情報を、走査線駆動回路あるいはデータ線駆動回路のいずれかに入力するだけでよく、表示装置の制御が容易である。
【0021】
【発明の実施の形態】
本発明は、マルチライン駆動法(以下、MLS駆動法という)の特徴に着目して回路構成を工夫したものである。本発明の理解のためには、MLS駆動法の内容を知ることが重要であるため、まず、MLS駆動法の概要を説明する。
【0022】
A.MLS駆動法の利点
MLS駆動法は、STN(Super Twisted Nematic)液晶パネルなどの、単純マトリクス方式の液晶パネルにおいて、複数の走査線を同時に選択する技術である。
【0023】
これにより、走査線の駆動電圧を低くすることができる。
【0024】
また、図54の上側に示すように、従来の線順次駆動法では、選択パルスの間隔が広く、液晶の透過率が時間経過とともに下がるために、画像表示のコントラストや液晶がオンした時の輝度が低下してしまう。これに対し、図54の下側に示すように、MLS駆動法によれば選択パルスの間隔を狭くできるため、コントラストならびに輝度を向上できる。
【0025】
B.MLS駆動法の原理
図55に示すように、2本の走査線X1,X2を同時に駆動し、それらの走査線とデータ線Y1とが交差する位置の画素をオン/オフさせる場合を考える。
【0026】
オン画素を「−1」とし、オフ画素を「+1」と記すことにする。このオン/オフを示すデータはフレームメモリ内に格納されている。また、選択パルスは「+1」,「−1」の2値で表す。また、データ線Y1の駆動電圧は、「−V2」,「+V2」,「V1」の3値である。
【0027】
データ線Y1に、「−V2」,「+V2」,「V1」のいずれの電圧を与えるかは、表示データベクトルdと、選択行列βとの積により決定される。
【0028】
図55の(a)の場合は、d・β=−2であり、図55の(b)の場合は、d・β=+2であり、図55の(c)の場合は、d・β=+2であり、図55の(d)の場合は、d・β=0となる。
【0029】
そして、表示データベクトルdと、選択行列βとの積が「−2」のときにデータ線駆動電圧として「−V2」が選択され、「+2」のときに「+V2」が選択され、「0」のときに「V1」が選択される。
【0030】
表示データベクトルdと選択行列βとの積の演算を電子回路で行う場合には、表示データベクトルdと選択行列βの、対応するデータの不一致数を判定する回路を設ければよい。
【0031】
つまり、不一致数が「2」の場合には、データ線駆動電圧として「−V2」を選択する。不一致数が「0」の場合には、データ線駆動電圧として「+V2」を選択する。また、不一致数が「1」の場合には、データ線駆動電圧として「V1」を選択する。2ラインを同時に選択するMLS駆動では、上述のようにしてデータ線駆動電圧を決定し、1フレーム期間内で2回の選択を行うことによって、画素のオン/オフを表示する。このため、駆動電圧を低くすることができ、また、1回目の選択期間の終了から2回目の選択期間の開始までにある間隔をあけることにより、コントラストと輝度が向上する。
【0032】
このように、MLS駆動を実現するためには、1選択期間毎に、表示画像のデータ(すなわち表示パターン)と選択パルスのパターン、すなわち、走査電圧パターン(選択電圧パターンという場合もある)との不一致判定が必要となる。
【0033】
表示画像のデータはフレームメモリに蓄積されているため、フレームメモリへの効果的なアクセスが重要である。また、液晶パネルの大型化を可能にするためには、不一致判定回路の簡素化が重要である。また、MLS駆動の特徴に着目して、表示品質の低下を防止することが重要である。また、表示画像のデータと選択パルスのパターンとの整合性を常に保ちつつ、走査線駆動回路の構成を簡素化することが重要である。
【0034】
C.MLS駆動の具体例
以下、図53,図56,図57,図58を用いて、4ラインの走査線を同時に選択して単純マトリクス型液晶表示装置を駆動する場合の動作を具体的に説明する。
【0035】
図53において、走査線(X1〜Xn)とデータ線(Y1〜Ym)は、2枚の透明なガラス基板上に透明電極によって形成されており、2枚の基板間に液晶が挟まれている。
【0036】
データ線はデータ線駆動回路(Yドライバ)2100に、走査線は走査線駆動回路(Xドライバ)2200に接続されている。なお、図面中では、記載の簡略化のために、データ線駆動回路を「Yドライバ」と記載し、走査線駆動回路を「Xドライバ」と記載している。
【0037】
各走査線および各データ線の交差部には画素が形成され、各走査線および各データ線に供給される走査信号およびデータ信号によりその表示要素が駆動される。
【0038】
走査線駆動回路は、コントローラ(図53には示されていない)によって制御される。そして、あらかじめ選ばれた直交関数系により定義される走査電圧パターンに従って、3つ(+V1、0、−V1)の電圧レベルが適宜選択され、4本の走査線にそれぞれ印加されるようになっている。例えば、図56の(a)に示される4本の走査線X1〜X4が同時に選択される。
【0039】
また、このときの走査パターンと、選択ライン上の画素に表示するデータから決まる表示パターンとを比較し、その不一致の数によって決定された電圧レベル(−V3、−V2、0、+V2、+V3の5つの電圧レベルのうちいずれか)が、データ線駆動回路から各データ線に印加される。以下にデータ線に印加される電圧レベルを決定する手順の説明を行う。
【0040】
走査電圧パターンは、選択電圧が+V1の場合(+)、選択電圧が−V1の場合(−)、表示パターンは、オン表示のデータの場合(+)、オフ表示のデータの場合(−)とする。非選択期間は不一致数の考慮はしない。
【0041】
図56では、1画面を表示するのに必要な期間を1フレーム期間(F)とし、すべての走査線を1回選択するのに必要な期間を1フィールド期間(f)とし、走査線を1回選択するのに必要な期間を1選択期間(H)とする。
【0042】
ここで、図56の「H1st」は最初の選択期間であり、「H2nd」は2番目の選択期間である。
【0043】
また、f1stは最初のフィールド期間であり、f2ndは2番目のフィールド期間である。また、F1stは最初のフレーム期間であり、F2ndは2番目のフレーム期間である。
【0044】
図56の場合、最初のフィールド期間f1st中の最初の選択期間(H1st)において選択される4ライン(X1〜X4)の走査パターンはあらかじめ、図56の(a)に示すように設定されているから、表示画面の状態によらず、常に(++−+)である。
【0045】
ここで、全面オン表示を行う場合を考えると、(画素(X1、Y1)、画素(X2、Y1)、画素(X3、Y1)及び画素(X4、Y1))に対応する1列目の表示パターンは、(++++)である。両パターンを順番に比較すると、1番目、2番目及び4番目は極性が一致し、3番目は極性が相違する。つまり、不一致数は「1」である。不一致数が「1」の場合、5レベル(+V3、+V2、0、−V2、−V3)ある電圧レベルのうち−V2を選択する。こうすると、+V1を選択している走査線X1、X2及びX4の場合には、−V2の選択により液晶素子に印加される電圧は高くなる一方、−V1を選択している走査線X3の場合には、−V2の選択により液晶素子に印加される電圧は低くなる。
【0046】
このようにしてデータ線に印加される電圧は、直交変換時の「ベクトルの重み」に相当し、4回の走査パターンに対してすべての重みを加えると真の表示パターンを再生することができるように電圧レベルが設定される。
【0047】
同様に、不一致数が「0」の場合は−V3、不一致数が「2」の場合は0レベル、不一致数が「3」の場合は+V2、不一致数が「4」の場合は+V3を選択する。V2とV3はその電圧比が(V2:V3=1:2)となるように設定する。
【0048】
同様の手順で、X1〜X4の4ラインの走査線について、Y2からYmまでのデータ線の列の不一致数を決定し、得られた選択電圧のデータをデータ線駆動回路に転送し、最初の選択期間に上記手順によって決められた電圧を印加する。
【0049】
同様に、全ての走査線(X1〜Xn)について、以上の手順を繰り返すと、最初のフィールド期間(f1st)における動作が終了する。
【0050】
同様に2番目以降のフィールド期間についても、全ての走査線について上記の手順を繰り返すと1つのフレーム(F1st)が終わり、これにより、1つの画面の表示が行われる。
【0051】
上記の手順に従い、全面オンの場合のデータ線(Y1)に印可する電圧波形を求めると、図56の(b)のようになり、画素(X1、Y1)に印加される電圧波形は、図56の(c)のようになる。
【0052】
ここで、上記手順を行う際、1つのフィールド期間におけるすべての不一致数を決定するためには、画面に表示するすべてのデータ(1フレーム期間分の全データ)が必要になる。
【0053】
図56のような4ライン同時選択の駆動を行う場合には、1フィールド期間毎に1フレーム期間分の全データが必要になる。つまり、1フレーム期間中に、計4回、画像データを全部フレームメモリから読み出すことが必要になる。
【0054】
8ライン同時選択の場合には、1フィールド期間毎に1フレーム期間分の全データが必要になり、1フレーム期間中に、計8回、全画像データをフレームメモリから読み出すことが必要になる。16ライン同時選択の場合には、1フレーム期間中に、計16回、全画像データをフレームメモリから読み出すことが必要になる。32ライン同時選択の場合には、1フレーム期間中に、計32回、全画像データをフレームメモリから読み出すことが必要になる。
【0055】
直交性を保つ必要から、3ライン同時選択の場合には、1フィールド期間毎に1フレーム期間分の全データ(計4回)必要になり、5〜7ライン同時選択の場合には、1フィールド期間毎に1フレーム期間分の全データ(計8回)が必要になり、9〜15ライン同時選択の場合には、1フィールド期間毎に1フレーム期間分の全データ(計16回)が必要になり、17〜31ライン同時選択の場合には、1フィールド期間毎に1フレーム期間分の全データ(計32回)が必要になることになる。
【0056】
以上が、MLS駆動法の具体例の説明である。
【0057】
D.本発明の好ましい態様の特徴
次に、本発明の好ましい態様の特徴を、図1を用いて概説する。
【0058】
本発明の好ましい態様の一つ(実施の形態1,実施の形態2)は、図1の(1)で示されるように、フレームメモリへのデータ入力の制御に関する。複数のフレームメモリ252を設けて、1フレーム毎に入出力を切り替える構成としたり、一つのフレームメモリを用いる場合には、複数のデータを同時に書き込むようにする。
【0059】
また、本発明の好ましい態様の一つ(実施の形態3)では、図1の(2)で示されるように、デコーダ258内の不一致判定回路を、ROM262で構成する。
【0060】
また、本発明の好ましい態様の一つ(実施の形態4)では、図1の(3)で示されるように、帰線期間検出回路272により帰線期間が検出されると、液晶パネル2250のデータ線に加える電圧を固定化する。
【0061】
また、本発明の好ましい態様の一つ(実施の形態5)では、図1の(4)で示されるように、走査線駆動回路(Xドライバ)2200において、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理し、走査線駆動回路の構成を簡素化する。
【0062】
また、本発明の好ましい態様の一つ(実施の形態6)では、走査電圧パターンを工夫してフリッカー等を防止し、また、図1の(5)に示すように、走査線駆動回路(Xドライバ)2200とデータ線駆動回路(Yドライバ)との間で走査パターン情報の伝達を行いながら走査電圧パターンの変更を行い、クロストーク等を防止する。
【0063】
以下、本発明の実施の形態について説明する。
【0064】
(実施の形態1)
本実施の形態は、図1に示されるフレームメモリ252に関する。
【0065】
(A)データ転送の説明
図57は、1フレーム期間のタイミングチャートを示した図である。図中、「YD」は1フレーム期間の開始を示すフレーム信号であり、「LP」は、1選択期間の開始を示す選択信号である。
【0066】
図57の上側には、ライン単位の書き込みデータ(DATA(LINE))の書き込みタイミングが示され、図57の下側には、ライン単位の読出しデータ(DATA_O(LINE))の読出しデータが示されている。
【0067】
図58は、1選択期間におけるドット単位のデータの転送タイミングを示した図であり、図57の1選択期間内の動作を詳細に示している。図57の「LP」信号は、図58の「LP」信号と同じものである。図58から明らかなように、1選択期間に、走査線1ライン分の表示データ(m個)を転送する。したがって、1フレーム期間に1画面分の表示データ(n×m個)を転送することになる。
【0068】
また、図57から明らかなように、4本の走査線を同時に駆動する場合には、データ入力速度とデータ出力速度の比が1:4となる。
【0069】
(B)本発明者によって明らかとされた問題点
▲1▼第1の問題点
従来のマルチプレクス駆動法では、1本の走査線は1フレーム期間中に1回だけ選択されるため、1つのフレームメモリに通常のリード/ライトを行うだけで十分であった。
【0070】
しかし、MLS駆動の場合、同時に選択する走査線の数が2本、3本、4本、5本、6本、7本、8本のとき、1フレーム期間中に全データを読み出す回数はそれぞれ、2回、4回、4回、8回、8回、8回、8回である。また、走査線の数が2本、3本、4本、5本、6本、7本、8本のとき、入力と出力の速度比はそれぞれ1:1,1:1.3,1:1,1:1.16,1:1.13,1:1.11,1:1となる。
【0071】
したがって、一つのフレームメモリに対して、入力と出力を同時に行うと、1フレーム期間中に2回,4回,4回,8回・・・の全データの読出しを行っているうちに次のデータが次々に書き込まれ、新旧のデータが混ざることになる。そして、結果的に、2回,4回,4回,8回・・・の全データの各読出し毎に、読出したデータの内容が異なることになる。
【0072】
▲2▼第2の問題点
図55で説明したように、h本の走査線を同時に選択する場合には、2個,4個,4個,8個,8個,8個,8個,16個・・・の画像データを同時にフレームメモリから読出し、選択パターンとの不一致を検出する必要がある。この場合、同時に読み出されるデータの中に、新旧のデータが混ざっていると、誤った不一致判定がなされ、その結果として、例えば、表示画像に局所的に線状の意味のない模様が現れ、表示品質が著しく低下する。
【0073】
この様子が図4Bならびに図7に示される。
【0074】
図4Bは、4本の走査線を同時に選択し、かつ走査線の総数n=240の場合の、一つのフレームメモリに対するリード/ライトの様子を示す。
【0075】
図4Aに示すように、1つのフレームメモリの内部を、80本の走査線に対応させてa部,b部,c部と分けて考える。図4Bに示すように、最初のフレーム期間(F1st)における最初のフィールド期間(f1st)では、一つ前のフレーム期間に属するデータ(旧データであり、図4Bの最下欄には「0」と表示されている)のみが読み出される。2番目のフィールド期間(f2nd)では、フレームメモリのa部に対応した読出しデータが、今回のフレーム期間で新たに書き込まれたデータ(新データであり、図4Bの最下欄には「1」と表示されている)となる。これにより、新旧データの混在が生じる。
【0076】
この2番目のフィールド期間(f2nd)における読出しアドレスと書き込みアドレスとの関係が図7の左側に示される。
【0077】
図7の左側に示されるように、書き込みアドレスと読み出しアドレスが一致するのは80ラインに相当するアドレスである。このアドレスは図4Bのα点に相当する。
【0078】
77ライン、78ライン、79ライン、80ラインに相当する4つのデータが不一致判定に必要なデータである。この場合、図7中に明記したように、77ライン、78ライン、79ラインに相当するデータが新データであり、80ラインに相当するデータだけが旧データである。つまり、77ライン〜80ラインのデータの中に新旧データが混在する。この結果、正確な不一致数の判定がなされず、表示に歪みが生じる。
【0079】
つまり、メモリの書き込みアドレスが読み出しアドレスを追い越す時に、新データと旧データの組が一緒に読み出され、意味のない表示態様となるのである。
【0080】
このようなアドレスの追い越しは、160ライン(図4Bのβ点)および240ライン(図4Bのγ点)においても生じる。
【0081】
一般的には、nラインのデータが書き込まれ、n−3ライン〜nラインのデータが読み出される時に、nラインのデータが前のフレームに属するデータであり、n−3ラインからn−1ラインまでのデータが、新たに書き込まれたデータとなる。
【0082】
このような問題点が、本発明者の検討によって明らかとなった。
【0083】
(C)本実施の形態の内容
図5Bに示すように、1フレーム分の容量をもつ2個のフレームメモリ252a,252bを用意し、入力スイッチ2600と出力スイッチ2610を互いに逆相に、同一周期で、1フレーム毎に切り替える構成とする。つまり、ダブルバッファリング形式のデータの読み/書きを行う。
【0084】
この構成により、不一致数の決定を行う際に、同じフレーム期間中に違うフレームの表示データが混在することがない。従って、不一致数の決定、ひいては表示を正確に行うことができ、その結果、頻繁に画面が切り替わるような表示を行う場合であってもより自然な表示を行うことができる。すなわち、上述の▲1▼,▲2▼の問題点が解消される。
【0085】
(実施の形態2)
(A)本実施の形態の特徴
フレームメモリは高価であるため、必要とされるフレームメモリの容量を減らすことが強く望まれる場合もある。
【0086】
この場合には、図5Aに示すように、従来どおり1つのフレームメモリ252を用い、データ書き込み方式を変更して、上述の▲2▼の問題、すなわち、不一致判定に必要な複数のデータ中に、異なるフレーム期間に属するデータが混入することに伴う問題のみを解決する。
【0087】
この場合、上述の▲1▼の問題は生じるが、静止画や準静止画の表示の場合には、連続するフレームのデータはほぼ同じであるため、一応の画像形成は可能である。また、動画表示の場合にも、液晶の応答速度は50msec程度であり、1フレーム期間(16.6msec)の約3倍あるため、新旧のフレームに属するデータが混ざったとしても最低限の表示は可能である。
【0088】
従来どおり1つのフレームメモリを用い、上述の問題点▲2▼を解決するには、図6Bや、図7の右側に示すような書き込み方式を採用する。
【0089】
すなわち、図7の右側に示すように、不一致判定に使用される複数のデータをまとめて、同時に書き込むようにする。つまり、図7に示すように、本実施の形態では、時刻t8に、77ライン、78ライン、79ライン、80ラインに相当する4つのデータを同時に書き込む。同時に書き込まれるのだから、それらのデータは皆、同じフレーム期間に属するデータであり、新旧のデータの混入が防止される。これにより、歪んだ表示態様の発生を防止できる。
【0090】
なお、図6Aは、従来技術におけるデータの書き込み方法を示している。
【0091】
(B)液晶表示装置の全体構成
図2に液晶表示装置の全体構成が示される。
【0092】
モジュールコントローラ2340内のDMA制御回路2344は、マイクロプロセッサ(MPU)2300からの指示を受けると、ビデオRAM(VRAM)2320にアクセスし、システムバス2420を介して、1フレーム分の画像データを読出し、その画像データ(DATA)を、クロック信号(XCLK)と共にデータ線駆動回路に送る働きをする。
【0093】
データ線駆動回路(図2中で、一点鎖線で囲んで示してある)は、制御回路2000,入力バッファ2011,フレームメモリ252,出力シフトレジスタ2021,デコーダ258,電圧セレクタ2100を具備する。
【0094】
なお、参照番号2400は入力用タッチセンサであり、参照番号2410はタッチセンサコントロール回路である。入力用タッチセンサ2400およびタッチセンサコントロール回路2410は、不要な場合には削除してよい。
【0095】
また、図1のシステム構成の他に、図3A,図3Bの構成も採用可能である。図3Aの場合は、制御回路2000,入力バッファ2011,フレームメモリ252,出力シフトレジスタ2021,デコーダ258を、MLSデコーダ2500に内蔵した構成となっている。図3Bの場合は、MLSデコーダ2500にはデコーダ258のみ内蔵させ、制御回路2000,入力バッファ2011,フレームメモリ252,出力シフトレジスタ2021はメモリ回路2510内に内蔵した構成となっている。
【0096】
(C)具体的回路構成
図2に示される入力バッファ回路2011ならびにフレームメモリ252の具体的構成が図8に示される。また、図9および図10は、入力バッファ回路2011の動作を示すタイミングチャートである。
【0097】
図2に示される制御回路2000は、DMA制御回路2344から送られてくるクロック信号を基に、制御信号CLK1〜CLKmならびにLP1〜LP4を作り、4ライン分の画像データを入力バッファ回路2011に蓄積させる。
【0098】
入力バッファ回路2011は、図8に示すように、1ライン分の入力データを蓄えるDフィリップ・フロップ(DFF)DF1〜DFmと、4ライン分の表示データを蓄えるDFFのB1〜B4mから構成されている。
【0099】
図9,図10に示すように、最初の選択期間(H1st)は、CLK1がDF1に入力されると、表示データのX1とY1の交点の画素に表示されるデータ(DOT1)がDF1に蓄えられる。同様にして、CLK2がDF2に入力されると、X1とY2の交点の画素に表示されるデータ(DOT2)がDF2に蓄えられ、CLKmがDFmに入力されると、X1とYmの交点の画素に表示されるデータ(DOTm)がDFmに蓄えられる。
【0100】
DF1〜DFmに蓄えられたデータ(LINE1)は、LP1信号によってB1、B5、B9、…、B4m−3に移される。
【0101】
次(2番目)の選択期間のH2ndは、同様の動作で、X2とY1〜Ymの交点の画素に表示されるデータ(LINE2)が、CLK1からCLKmによって、DF1〜DFmに蓄えられる。DF1〜DFmに蓄えられたデータは、LP2信号によってB2、B6、B10、…、B4m−2に移される。
【0102】
その次(3番目)の選択期間のH3rdは、同様の動作で、X3とY1〜Ymの交点の画素に表示されるデータ(LINE3)が、CLK1からCLKmによって、DF1〜DFmに蓄えられる。DF1〜DFmに蓄えられたデータは、LP3信号によってB3、B7、B11、…、B4m−1に移される。
【0103】
最後(4番目)の選択期間のH4thは、同様の動作で、X4とY1〜Ymの交点の画素に表示されるデータ(LINE4)が、CLK1からCLKmによって、DF1〜DFmに蓄えられる。DF1〜DFmに蓄えられた画像データは、LP4信号によってB4、B8、B12、…、B4mに移される。
【0104】
最初の4ライン分(X1〜X4)の画像データが入力バッファ回路2011に蓄積された後であって次のフィールド期間までの間に、制御回路2000によってデータ蓄積手段19のワードラインWL1が選択され、そのデータが、図5のWL1とBL1からBL4mに接続されたRAMに蓄積される。次の4ライン分(X5〜X8)以降のデータも同様である。
【0105】
フレームメモリ252は、通常のCMOSプロセスで作られたSRAMで構成される。
【0106】
すなわち、フレームメモリ252は、ビットライン(BL)を4m本持ち、ワードライン(WL)をn/4本(整数)持った構成になっている。RAMの容量は、4m×(n/4)=m×n(データ線本数×走査線本数)であり、1フレーム分の容量をもっている。図8中、フレームメモリ252内の記号「C」はメモリセルを表している。なお、SRAMの代わりに、DRAM、高抵抗RAM、その他データを一時蓄積できる機能を持った記憶素子を用いてもよい。
【0107】
制御回路2000によって、ワードライン(WL)単位にデータが読み出され、出力シフトレジスタ2021に出力される。このため、同じフレーム期間の連続した4ライン分のデータが一度に出力されることになる。
【0108】
出力シフトレジスタ2021は、不一致判定に必要な4画素のデータをデコーダ258に出力する。
【0109】
デコーダ258は、図55で説明したように、走査パターンと画像データとを比較し、不一致数の検出を行い、データ線駆動電圧を決定する信号を電圧セレクタ2100に送る。電圧セレクタ2100は、送られてきた信号に対応する電圧を選択し、データ線にその電圧を印加する。データ線駆動電圧波形の一例が図56の(b)に示されている。
【0110】
走査線駆動回路2200は、図56の(a)に示した走査電圧波形を形成する。
【0111】
以上説明したように、4ライン同時選択の場合には、1ライン分+4ライン分、すなわち計5ライン分の容量をもつ入力バッファ回路をもてば、従来のタイミングで読み出しを行っても、nラインのデータは、n−3ラインからn−1ラインまでのデータと同じタイミングでデータ蓄積手段に書き込まれる。このため、同時に選択される4ライン中に違うフレームのデータが混ざらない。また、フレームメモリの容量は、1フレーム分の容量で済むことになる。
【0112】
以上、4ラインで説明したが、これに限定されるものではなく、3、5、6、7、8ライン同時選択などの場合であっても、1ライン分の表示データ容量に同時選択ライン分の表示データ容量を加えた容量をもつバッファ手段を持てば、違うフレームのデータが同時選択するライン内に混在することはない。また、このバッファは、電圧を選択するための不一致数のデータに変換する場合にも、同時選択ライン分のデータ単位の処理に有用である。
【0113】
また、単純マトリックス型液晶パネルの例で説明したが、本発明は、これに限定されるものではなく、MIMパネルやELパネルなどを用いた表示装置にも適用可能である。
【0114】
以下、実施の形態2に関する変形例について説明する。
【0115】
図11に示す変形例は、入力バッファ回路2011を、同時に選択されるライン分のデータを蓄積する容量をもつシフトレジスタで構成するものである。
【0116】
図11は、入力バッファ回路2011の構成例を示す図である。入力バッファ回路2011は、B1〜B4mまでの4m個(同時選択ライン数×データ線出力本数個)のDFFによって構成されている。このDFFは、B1からB4mへシフトするシフトレジスタになっており、シフト順は、B1、B5、B9、…、B4m−3、B2、B6、B10、…、B4m−2、B3、B7、B11、…、B4m−1、B4、B8、B12、…、B4mとなっている。B1〜B4mの出力は、図5のデータ蓄積手段のビットラインBL1〜BL4mにつながっている。
【0117】
DFFのCLK端子につながっている信号CLKsは、制御回路2000において、図58のCLKを、データのある部分だけをマスクして取り出して反転したものである(図12参照)。図12のタイミングで、DATA信号がB1から入力され、CLKsによってシフトされ、4ライン分のデータが蓄積されると、上述の動作でフレームメモリに転送される。
【0118】
本変形例では、すべてのDFFをCLKs同期で動作させるため、DFFがm個(1ライン分)少なくてすみ、低コスト化、省スペース化を図ることができる。
【0119】
次に、図13に示される変形例について説明する。
【0120】
図13の変形例は、同時選択ライン分のデータを蓄えるD型トランスペアレント・ラッチ(DTL)とANDゲートによって入力バッファ回路2011を構成した点に特徴がある。
【0121】
DTLは、ラッチ・イネーブル(LE)端子が、High(アクティブ)時には、D端子に接続されているデータをそのまま通し、Low(インアクティブ)時には、LE立ち下がり時のD端子(データ)の直前の状態を保持する、スルーラッチとも呼ばれる素子である。
【0122】
図13の入力バッファ回路は、B1〜B4mまでの4m個(同時選択ライン数×信号電極出力本数個)のDTLによって構成されている。この1個づつにANDゲートがついている。一般に、DFFよりも、トランスペアレントラッチDTLの方が、内部ゲートの数が少ないため、小さい回路構成である。したがって、DTLにANDゲートが付加しても、DFFと同等の大きさにしかならない。このため、回路の大きさは図11の構成とほぼ同じになり、動作は、実施の形態1と同じになる構成にすることが可能である。
【0123】
図14と図15は、図13の入力バッファ回路の蓄積動作を説明するタイミングチャート図である。
【0124】
図14において、最初選択期間(H1st)では、LP1G信号だけがHigh(アクティブ)になっている。図13のLP1GにつながったANDゲートに入力されるCLK1からCLKmだけが、ラッチB1、ラッチB5、…、ラッチB4m−3に入力される。
【0125】
つまり、最初の選択期間(H1st)は、X1とY1〜Ymの交点の画素に表示されるデータ(LINE1)が、CLK1からCLKmによって、ラッチB1、ラッチB5、…、ラッチB4m−3に蓄えられる。
【0126】
次(2番目)の選択期間(H2nd)では、LP2G信号だけがHigh(アクティブ)になっている。このLP2GにつながったANDゲートに入力されるCLK1からCLKmだけが、ラッチB2、B6、…、B4m−2に入力される。つまり、2Hでは、X2とY1〜Ymの交点の画素に表示されるデータ(LINE2)が、CLK1からCLKmによって、B2、B6、…、B4m−2に蓄えられる。
【0127】
同様にして、3番目の選択期間(H3rd)では、X3とY1〜Ymの交点の画素に表示されるデータ(LINE3)が、CLK1からCLKmによって、B3、B7、…、B4m−1に蓄えられる。
【0128】
同様にして、4番目の選択期間(H4th)では、X4とY1〜Ymの交点の画素に表示されるデータ(LINE4)が、CLK1からCLKmによって、B4、B8、…、B4mに蓄えられる。
【0129】
X1からX4までの4ライン分のデータが蓄積されると、後は図11の構成の場合と同じ動作で、データ蓄積手段に転送される。同様にして、1フレーム期間にわたり、走査電極4ライン分のバッファ動作を繰り返す。
【0130】
次に、図16に示す変形例について説明する。
【0131】
図16の変形例は、データを並列に入力するものである。図17はデータの蓄積動作を示すタイミングチャートである。
【0132】
図16において、フリップフロップDF1とDF2のクロック入力端子は、共通のクロックCLK1に接続されている。DF1のデータ端子は、DATA1に接続されており、DF2のデータ端子は、DATA2に接続されている。このように、2本のパラレル入力信号の場合、クロックは、2個のDFFに1本のクロックが入力され、DFFのDF(奇数)には、DATA1が接続され、DFFのDF(偶数)には、DATA2が接続されている。図12に示すようにCLK1が入力されると、DATAの1ドットと2ドットつまり、X1とY1の交点の画素に表示されるデータとX1とY2の交点の画素に表示されるデータが、DF1とDF2に蓄積される。同様にして、CLK1からCLK(m/2)によって、走査線1ライン分のデータが蓄積される。
【0133】
このように、パラレル入力とすることにより、シリアル入力を行う図11の構成を採用する場合に比較して、クロックの数が半分(m/2)で済む。このため、消費電力の低いバッファ手段を構成することができる。
【0134】
さらに、図18に示すような変形例も考えられる。これまで説明した例では、同時選択するライン数についての制限は無かった。しかし、入力バッファ回路とフレームメモリとの間でデータの転送処理を行う場合、同時に選択される走査線の数によって、その制御の容易性が著しく異なるということを本発明者は見いだした。そして、制御の容易性を最適化するためには、2k(kは自然数)ラインの同時選択とすることが望ましいことがわかった。図18は、同時選択ライン数が2kラインの制御タイミングの例である。
【0135】
具体的に考えるため、4ライン同時選択で走査線総数n=240の場合を考える。この場合、走査パターンの直交性の確保のため、必要なフィールド数は4である。このため、1フィールド期間は、(240/4)=60選択期間となり、1フレーム期間は(60×4)=240選択期間となる。これは、走査線総数n=240と同数であり、図2や図3A,図3Bで示した、MPUや一般的なコントローラからの入力信号のYD、LP、入力信号のCLKをそのまま出力信号の制御に使用できることを意味する。
【0136】
次に、3ライン同時選択で走査線総数n=240の場合を考える。この場合も、直交性の確保のため、4フィールド必要になる。このため、1フィールド期間は、(240/3)=80選択期間となり、1フレーム期間は、(80×4)=320選択期間となる。このため、4ライン同時選択の場合よりも1フレーム期間が長くなる。この場合を図18に示す。
【0137】
入力が240選択期間の場合であっても、出力が320選択期間必要になる場合には、フレーム応答やフリッカ等の防止のため、これらのフレーム期間を一致させ、フレーム周波数を同じにする必要がある。このため、出力時の選択期間を入力時の選択期間よりも短くする必要がある。
【0138】
このため、制御回路20内部に、VCO(電圧制御発信器)やPLL(フェーズ・ロック・ループ回路)などの回路を設け、入力信号のCLKよりも高い内部クロックを発生させ、選択期間の相違を解消させる必要がある。
【0139】
また、メモリからの読み出しにおいても、書き込みと読み出しが同期せずに動作するため、データ蓄積手段へのデータ入力の制御は複雑なものとなる。非同期の書き込みと読み出しを実現するためには、単純な1ポートのRAMを使用できず、書き込みと読み出しを独立に行える2ポートRAMを使用しなければならない。しかし、2ポートRAMは、1ポートRAMよりも高価で大面積である。このように、4ライン以外の数のライン(例えば、3、5・・・)を同時に選択する場合には、入力信号をそのまま出力の制御には使用できず、制御回路2000が高価なものとなってしまう。
【0140】
しかしながら、2、8、16、32、64など、2k(kは自然数)のライン数を同時に選択する場合には、4ラインを同時に選択する場合と同様に、入力の選択期間のタイミングをそのまま出力時の選択期間に使用できる。
【0141】
ここで、液晶の応答速度が遅ければ、フレーム応答による輝度変化が激しくないが、応答速度が速くなるほどフレーム応答による輝度変化が激しくなる。従って、応答速度の速い液晶を用いた場合、同時に選択されるライン数はある程度多く設定することが必要になる。
【0142】
しかしながら、4から8ライン程度以上の同時選択にすれば、実質上この輝度変化の影響を抑えることができる。一方、あまり多くのラインを同時に選択にすするようにすると、バッファする容量が大きくなり入力信号による出力信号の制御性も悪化する。
【0143】
従って、フレーム応答による輝度変化の程度、バッファする容量、入力信号による出力信号の制御性等から総合的に見ると、4ライン又は8ラインを同時に選択する場合がもっともコストパフォーマンスがよい。
【0144】
次に、第3の実施の形態について説明する。
【0145】
(実施の形態3)
(A)不一致判定回路の説明
図55を用いて説明したように、複数本の走査線を同時に選択する駆動方法を用いたマトリクス型表示装置では、データ線に供給する電圧を決定するために、画像データと走査パターンとの間の不一致数の判定を行う必要がある。
【0146】
不一致判定回路は、図1や図2に示されるデコーダ258内に設けられている。デコーダ258の内部構成を図19に示す。
【0147】
デコーダ258は、ラッチ回路261,263、不一致判定回路262、FS信号とYD信号から走査パターンを割り出すステートカウンタ265を有している。
【0148】
本発明者の検討によると、不一致判定回路262は、図26の回路により構成できることがわかっている。図26の回路は、図27の右側に示すように、VY1、VY2、VY3、VY4、VY5の5つのレベルのデータ線駆動電圧の中から、適切な電位を選択するための演算を行う回路である。つまり、走査パターンと表示パターンの不一致数を検出し、不一致数が0、1、2、3、4の場合に、それぞれVY1、VY2、VY3、VY4、VY5を選択する信号を発生させる。
【0149】
なお、走査線電位は、図27に示すように、VX1(11.30V),−VX1(−11.30V),0Vの3つのレベルがある。また、4ラインの場合の走査パターン例を、図28A,図28Bに示す。図示されるように、走査パターンは4行4列の行列で表され、行が走査線のライン順を示し、列が選択する順番を表す。不一致判定回路262は4ラインを4回選択し、表示パターンと走査パターンの不一致数を4回判定し、データ線の電圧レベルを決定する。
【0150】
(B)本発明者によって明らかとされた問題点
図26の回路は、排他的論理和(EX_OR)と加算回路(ADDER)とを用いて不一致数を判定する回路である。つまり、図26の回路は、不一致数を検出するための4個のEX_ORゲートと、ADDER回路に使用する6個のEX_ORゲートと、5個のANDゲートと、5個の3入力NANDゲートと、3個のインバータとによって構成されている。
【0151】
しかし、この構成では回路規模が大きくなる課題を有している。例えば、図26から明らかなように、各ゲート間をつなぐ配線はかなり複雑であり、また、加算(ADDER)回路が必要なため回路が大きなものとなる。
【0152】
さらに同時選択ライン数が増加すると、複雑さが増し、特にADDER回路は、同時選択する走査線数のほぼ2乗に比例して回路が大きくなる。
【0153】
このような回路規模の増大は、不一致判定回路をデータ線駆動回路に内蔵した構成(図2の構成)を採用する場合に、特に、深刻な問題となる。
【0154】
(C)本実施の形態の特徴
そこで、本実施の形態では、不一致検出回路を、読み出し専用メモリ(ROM)によって構成する。
【0155】
(D)本実施の形態の具体的内容
4ライン同時選択の場合を例にして、以下、説明する。
【0156】
図20に、システム構成を示す。不一致判定回路262を内蔵するデコーダ258は、図29に示すように、フレームメモリ252とレベルシフタ259との間に位置している。
【0157】
図21は、データ線駆動回路内に内蔵する1出力あたりの不一致数判定回路の回路構成を示したブロック図である。不一致数判定回路は、第1のROM回路1、第2のROM回路2、第3のROM回路3、第4のROM回路4、第5のROM回路5と、プリチャージ(PC)回路6〜10を有している。PC回路6,7,9,10は同じ構成であるが、PC回路8は構成が少し異なり、入出力端子の数が1つになっている。
【0158】
不一致数判定回路への入力信号は、4個の走査パターンを区別するためのパターン識別信号F1、F2と、フレームメモリから読み出したデータ信号data1からdata4と、プリチャージ信号PC、表示のオン、オフを反転する信号FRである。
【0159】
これら入力信号は、各々インバータを介して、正転信号と反転信号の両方がROM1〜5回路1〜5に共通に入力される。ただし、FR端子には、正転信号だけが入力される。
【0160】
PC1〜5回路6〜10の出力信号sw1〜sw5は、図20のレベルシフタ259を介し、電圧セレクタ260の制御端子に接続されている。出力信号sw1〜sw5のいずれか1つがHighの時、電圧セレクタ内で対応する電圧レベルVY1〜VY5の1つが選択され、データ線に印加される。
【0161】
図22は、図21のROM5回路5を模式的に表した図であり、Nチャンネル・トランジスタ(以降Nch・Tr)を白丸(○)で示している。
【0162】
図22の左側において、通常のCMOSトランジスタ記号と対応して示しているように、ゲートは(a,c)と表記され、ドレインは(b)と表記され、ソースは(d)と表記され、サブストレート(Vss=GND)と表記されている。
【0163】
なお、ROM回路は、すべてNch・Trで論理を構成している。これは、Pチャンネル・トランジスタ(以降Pch・Tr)だけの論理構成も可能であるが、同じトランジスタの駆動能力を実現する場合、Nチャネルトランジスタの移動度はPチャネルトランジスタの移動度の約3倍であるため、同じ能力のトランジスタを作成する場合には、Nチャンネルトランジスタで作った方が1/3以下に小さくできるためである。
【0164】
図22において、XPC信号(PCの反転信号である)によって駆動されるNch・Trは、プリチャージ時においてVdd(5V)とVss(GND)電位とがショート状態になることを防止している。
【0165】
次に、入力信号からデコード演算により出力信号が生成される過程を説明する。
【0166】
不一致判定回路の出力線(縦の線)は、あらかじめプリチャージ(PC信号)によりHighになっている。入力線(横の線)から入力される入力信号によって、一本の縦の線に直列接続されている全てのNch・Trがオンすると、その縦の線の電位はVssとなり、出力はLowに変化する。
【0167】
例えば、走査パターンとして図28Aのパターンを採用しているとする。
【0168】
XPCがHighで、data1〜data4がすべてHighならば、ROM5回路の1列目のNch・Trがすべてオンし、VssにつながりLowを出力する。他の列は、オンしていないNch・Trがあり、Vssにはつながらず、Highのままである。
【0169】
このように、Nch・Trをどこに置くかによって、出力を選択することができる。つまり、Nch・Trの配置によって、入力信号をデコードし、選択電圧データへと変換することが可能である。
【0170】
ここでROM回路5は、走査パターンと表示データとの不一致数が4、つまりすべて違う場合だけを担当するROMである。このため、4回違う走査パターンが印加されるとしても、トータルの出力回数は4回のみである。このため、ROM回路5は、4列の構成で十分である。
【0171】
他のROM回路も同様にして、出力する場合の数により構成を決める。例えば、ROM回路1、ROM回路2、ROM回路3、ROM回路4は、各々4、9、16、9列の構成でよい。
【0172】
走査電圧パターンを例えば、図28Aから図28Bに変化させた場合には、これに対応させてNch・Trの配置を変えればよい。そのような配置の変更は、ROM製造のためのマスクの変更で容易に行える。
【0173】
図23は、図21のPC回路10の内部の回路構成を示した図である。FR信号に接続されたインバータ303と2個のNch・Tr301、302とによって、入出力端子IN1とIN2を選択できる構成になっている。
【0174】
FR信号がHighの場合、端子IN1に入力している信号が選択され、Lowの場合には端子IN2に入力している信号が選択される。
【0175】
Pch・Tr304は、PC信号を受け、端子IN1、もしくは端子IN2に接続されているROM回路をプリチャージする働きをする。
【0176】
また、出力用にPch・Tr305とインバータ306がある。Pch・Tr305は、出力を安定させるためにある。
【0177】
ここで、図21のPC回路8は、電圧レベルVY3(例えば、グランド)を選択するだけでよいため、FR信号によって入力信号を選択しなくてもよい。このため、入力選択のためのNch・Tr301、302が無い構成になっており、プリチャージするPch・Tr304のソースにそのまま接続されている構成になっている。
【0178】
図24は、不一致数判定回路の動作を説明するためのタイミングチャートである。この図により、入力信号data1〜data4、パターン識別信号PD0,PD1、1選択期間信号LP、プリチャージ信号PC、反転信号FR、フレームメモリのW/R(Highで書き込み、Lowで読み出し)の各信号の相関関係が明らかとされる。
【0179】
図21〜図24を参照して回路の動作を説明する。
【0180】
LP(1選択期間)信号を基準に説明する。LP立ち下がり後、フレームメモリにデータが書き込まれるライト期間の後、フレームメモリから同時選択ライン分のデータが読み出されるリード期間がある。このリード期間内に出力データdata1〜data4、FR信号、PD0,PD1信号が確定する。この確定前のデータを消去してリセットするために、確定前から確定後に移行するタイミングでPC(プリチャージ)信号がLowになる。このPC信号に従い、PC回路6〜10内のPch・Trがオンし、ROM回路1〜5内のNch・Trがプリチャージされ、High(Vdd)に引き上げられる。この後、データdata1〜data4と、パターン識別信号PD0,PD1とがROM1〜5でデコードされ、この結果、データ線に印加する電圧レベルを選択する信号(sw1からsw5)が決定される。
【0181】
ここで、従来の一般的なROMは、プリチャージ用のPch・TrがすべてのNch・Trの列毎に必要である。しかし、不一致数判定回路に用いるROM回路では、図22で説明したように、すべての列の出力が同時に変化することはありえない。このため、プリチャージ用のPch・Trは、各ROM回路に1個あればよい。つまり、各ROM回路に1個づつあるPC回路に1個あれば、十分にプリチャージ動作を行うことができる。このため、本発明では、PC回路内に1個あるだけである。本発明では、面積比でNchトランジスタよりも大きなPchトランジスタの数をさらに減らし、より小型な回路を実現できている。
【0182】
以上のように、Nch・Trだけで構成すること、出力の場合の数により小さくすること、を備えたROM回路と、プリチャージ用のPch・Trを1個にするPC回路によって、従来のゲート構成の回路より面積が40%小さくなることを確認している。
【0183】
以上の説明では、4ライン同時選択について説明したが、同時選択ライン数が増加、減少した場合には、ROM回路内部の行列の数を増加、減少させれば対応できる。同時選択が4ライン以上の場合、同時選択ライン数よりも、走査パターン識別信号(PD0,PD1)は非常に少なくなる。例えば32ラインの場合、従来では32本必要な線が、走査パターン識別信号とすると5本で済む。このため配線が減少する。
【0184】
次に、実施の形態3に関する変形例について、図25を用いて説明する。
【0185】
図25の変形例は、図21に示した不一致数判定回路内のプリチャージ(PC)信号を遅延線(ポリシリコン線)によって伝え、低消費電力化するものである。 図21のPC信号により、Pch・Trがオンし、Nch・Trのドレインがチャージアップされる。RAM内蔵データ線駆動回路は、不一致数判定回路をデータ線を駆動する出力本の数持っている。このため、プリチャージにより一斉に出力本数分のNch・Trがチャージアップされ、大きな電流が流れる。しかし、このプリチャージ信号を不一致数判定回路すべてに伝えるデータ線に遅延線を用いることで、一斉にチャージアップせず、遅延時間に平均的に電流を流すことで、大きな突入電流が流れることを防止し、より低消費電力なデータ線駆動回路を実現することができる。
【0186】
すなわち、図25に示すように、プリチャージ信号の信号線501,502をポリシリコンで形成することで、低消費電力化を達成できる。また、プリチャージ用の配線を遅延線にすることで、突入電流を平均化し、低消費電力な不一致数判定回路とすることもできる。
【0187】
次に、第4の実施の形態について説明する。
【0188】
(実施の形態4)
(A)本実施の形態の特徴
本実施の形態は、データ線駆動回路内部に、外部入力で、データ線に出力するすべての電圧レベルを同じにする電圧オフ回路を備えたことを特徴とする。
【0189】
また、データ線駆動回路内部に帰線期間検出回路を持ち、帰線期間検出回路からの帰線期間信号によっても、あるいは外部入力によっても、データ線に出力するすべての電圧レベルを同じにすることができるようにしたことを特徴とするものである。
【0190】
(B)本発明者によって明らかとされた問題点
液晶表示装置が動作状態にあっても、表示に必要のない期間が存在することがある。
【0191】
例えば、CRTの帰線期間に対応する期間、一つのフレーム期間と次のフレーム期間との間の期間、一つのフィールド期間と次の一つのフィールド期間との間の期間、タッチセンサとのインタフェースをとる期間等がある。これらの期間をブランク期間ということにする。そして、これらの期間を代表して適宜、帰線期間ということもある。
【0192】
この帰線期間(ブランク期間)中に、上述のデコーダ258を通常に動作させておくと、この期間に表示パネルの液晶に種々の電圧が印加され、クロストーク等が発生し、表示に悪影響をおよぼす。
【0193】
以下、具体的に説明する。
【0194】
通常、コントローラ等から送られてくる液晶駆動用信号の選択期間信号LPの1フレーム間の数は、図40に示すように、実際の表示を行う選択期間の数より多い。図では、例として240本の走査線を持った表示パネルを4ライン同時選択するマルチライン駆動を行う場合を示したものである。4ライン同時選択で、240ラインの走査線の表示装置を表示するためには、240/4=60選択期間で、1回の全面走査が終わる。これを1フィールドとする。4ラインすべての画素を独立に表示するためには、少なくても4フィールド必要である。従って表示には、60×4フィールド=240選択期間必要である。
【0195】
ところが、図40に示すように、1フレーム期間の選択期間の数は245となっており、表示に必要な選択期間(240)よりも多い数になっている。
【0196】
これは、CRT等の別のタイプの表示装置と表示制御を共通にすることを目的として、CRT上の走査が終了し初期の走査線に戻るための期間(帰線期間)分に対応させ、選択期間を追加しているためである。
【0197】
また、表示を行うコントロール時、表示データを作るCPUなどと表示データの入出力の調整上、選択期間の数が多くなることもある。上述の帰線期間は、パネルの表示には必要の無い期間であり、この間に表示パネルの液晶に印加される電圧は、表示に悪影響を及ぼす。
【0198】
従来のMPX駆動では、帰線期間の走査線の電位が非選択つまり、ゼロ電位になっていれば、データ線がVMY1、VMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じであるため、コントラストを低下させる(ON/OFFの電圧比を低下させる)ものの、選択電位によって大きく表示が異なることは無い。
【0199】
しかし、マルチライン駆動を行う場合、MPX駆動に対して、データ線の選択電位が大きく、選択する電位の数も多い。つまり、同時に選択する走査線の本数が、h本(hは整数)とするとh+1の電圧レベルがデータ線側に必要になる。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。
【0200】
例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来のMPX駆動とは違い、たとえ全体(245H)の僅かな期間(5H)であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できる課題があることを本出願人は発見した。
【0201】
つまり、従来のMPX駆動では、帰線期間の走査線の電位が非選択つまり、ゼロ電位になっていれば、図39Aに示すように、データ線がVMY1、VMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じである。したがって、コントラストは低下するものの、選択電位によって大きく表示が異なることは無い。
【0202】
しかし、マルチライン駆動を行う場合は、図39Bに示すように、MPX駆動に対してデータ線の選択電位の絶対値が大きく、かつ選択する電位の数も多い。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。
【0203】
例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来のMPX駆動とは違い、たとえ全体(245H)の僅かな期間(5H)であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できることがわかった。
【0204】
(C)本実施の形態の内容
図29に本実施の形態のデータ線駆動回路の全体構成を示す。
【0205】
図29の構成の特徴は、ディスプレイオフ(DSP_OFF)信号をデコーダ258に入力し、帰線期間において、データ線に印加する電圧を一定にすることである。データ線に印加する電圧を一定にするために、デコーダ258内に電圧オフ回路266が設けられている。
【0206】
まず、ディスプレイオフ(DSP_OFF)信号を、帰線期間検出回路を介することなく、直接的に電圧オフ回路266に入力する場合について説明する。この場合、図29のスイッチ8000は、(a)側に切り替えられる。図2に示されるモジュールコントローラ2340がディスプレイオフ(DSP_OFF)信号を生成し、このディスプレイオフ(DSP_OFF)信号が電圧オフ回路266に直接に入力される。
【0207】
電圧オフ回路の構成について説明する。
【0208】
図30A,図30Bは、1出力に対応する電圧オフ回路の回路構成の例である。仮に160出力ならば、図30A,図30Bの回路が並列に160個並ぶことになる。
【0209】
図30Aは4ライン同時選択の場合、図30Bは、3ライン同時の場合の電圧オフ回路を示す。
【0210】
図30Aに示すように、4ライン同時選択の場合、不一致数判定回路から5レベルの電位(VY1〜VY5)を選択する信号sw1〜sw5が出力され、電圧オフ回路に入力される。つまり、sw1、sw2、sw4、sw5の各信号はANDゲート2700,2710,2730,2740にそれぞれ入力される。また、SW3信号は、オアゲート2720に入力される。
【0211】
一方、外部信号DSP_OFFが、ANDゲート2700,2710,2730,2740に共通に入力される。また、オアゲート2720には、DSP_OFF信号の反転信号が入力されている。
【0212】
つまり、DSP_OFF信号がHighならば、sw1〜sw5信号はそのまま出力されるが、DSP_OFF信号がLowならば、sw3信号だけがHighになる。このため、DSP_OFF信号をLowにすることで、Highになったsw3に接続されている電圧セレクタによって、データ線にVY3(図39B参照)が印可される。
【0213】
4ライン同時選択の場合は、走査線の非選択レベルのゼロ電位と同じVx3が帰線期間にデータ線に印加されることで、液晶に電圧が印加されず、クロストークを防止できる。
【0214】
4ラインなど偶数の同時選択ラインの場合には、走査線側の非選択レベルと同じ電位をデータ線側でも選択可能であり、この電位を帰線期間にデータ線が選択することが望ましい。しかし、3、5、7ライン同時選択など奇数のライン数の場合には、走査線の非選択レベルと同じ電位レベルが、通常データ線の電圧レベルにはない。この場合の対応策として、以下の2つの方法がある。
【0215】
1)走査側の非選択レベルをデータ線駆動回路に入力し、帰線期間に非選択レベルをデータ線が選択する。
【0216】
2)走査側の非選択レベルに最も近い電位レベルを、帰線期間にデータ線が選択する。
【0217】
3ライン同時選択で1)の方法を実現するには、図30Aに示される4ライン選択用回路のsw3信号(VY3に対応する選択信号)をHighにし、かつデータ線駆動電位VY1、VY2を3ライン時の電圧に変更し、VY4、VY5を3ライン時のVY3、VY4に変更すればよい。
【0218】
一方、2)の方法を実現するには、図30Bの回路図を採用する。これは、4つある電圧レベル(VY1、VY2、VY3、VY4)のVY2を、帰線期間において選択する回路になっている。
【0219】
以上示したように、奇数の同時選択の場合にも、クロストークを無くすことができる。
【0220】
次に、図29において、ディスプレイオフ(DSP_OFF)信号を帰線期間検出回路272を介して電圧オフ回路266に入力する場合について説明する。
【0221】
この場合は、図29のスイッチ8000は(b)側に切り替えられ、ディスプレイオフ(DSP_OFF)信号は帰線期間検出回路272に入力される。
【0222】
帰線期間検出回路272は、図31に示すように、フレーム信号YDとフィールド信号FSと外部入力のDSP_OFF信号を入力とする。帰線期間検出回路272は、仮に、外部入力のDSP_OFF信号がない場合でも、自分でDSP_OFF信号に相当する信号を生成する機能をもつ。
【0223】
図31は、帰線期間検出回路272の回路構成例を示す図であり、図32は帰線期間検出回路272の動作を示すタイミングチャートである。
【0224】
帰線期間検出回路272は、FS信号をカウントし、YDによってリセットされる3ビットのカウンタになっている。4ライン同時選択の場合、4フィールドが表示に必要である。
【0225】
FS信号によって、各フィールドが区別されているため、カウンタの最終3ビットの出力Q3がHighとなる期間が帰線期間となる。このカウンタ出力Q3と外部入力のDSP_OFFのNORをとることで、外部入力も可能であり、しかも、帰線期間をコントローラ等の外部装置で作る必要もないデータ線駆動回路とすることができる。
【0226】
図31の帰線期間検出回路272を用いる場合には、NORゲート2830がHighの時、データ線駆動電圧としてVY3を選択するようにする。
【0227】
帰線期間検出回路272は、YDとFSとDSP_OFF信号が入力されていれば動作するため、RAMを搭載しているデータ線駆動回路だけでなく、外部からデータを逐次入力するタイプのデータ線駆動回路にも適用可能である。
【0228】
次に、実施の形態4に関する変形例について説明する。
【0229】
図33は、帰線期間検出回路272の他の構成例を示す図であり、帰線期間検出回路がより小型化されている。
【0230】
図33の構成では、帰線期間検出回路272は、リセット付きDフリップ・フロップ(DFR)3個で構成されている。
【0231】
また、図34に示すように、帰線期間検出回路272は、行アドレスレジスタ257のアドレス値のデコードによって帰線期間を検出する構成とすることができる。この場合の帰線期間検出回路272は、図35に示すように、行アドレスレジスタ257からアドレス信号(RA信号)を受け取り、デコーダ2850によって、帰線期間の241Hから245Hまでを検出する。アドレス信号(RA信号)は、8ビット(RA1〜RA7)ある。このうち、上位4ビットのANDをとることで、0から始まるアドレス値の240(241H期間)以上を検出できる。また、4入力ANDゲート1個で構成できるため回路をコンパクト化できる。
【0232】
また、図36に示すように、不一致数検出回路と電圧オフ回路の機能をまとめた電圧決定回路267によって、帰線期間の電圧を一定レベルにする構成とすることもできる。
【0233】
図37は、4ライン同時選択の場合のゲート構成とした電圧決定回路267の回路図である。
【0234】
走査パターン発生回路91において、C1〜C4の走査パターン信号のレベルが決められる。4つのEX_ORゲート92〜95によって、フレームメモリから出力される4ライン分の画像データと走査パターンとの不一致を検出し、アダー回路96で3ビット(D2、D1、D0)の不一致数へと変換される。この3ビットの不一致数は、デコード回路97において、5レベルの電位(VY1〜VY5)を選択する信号sw1〜sw5にデコードされる。このデコード回路97には、D_OFF信号が入力されており、この信号がLowの場合には、信号sw3だけがHighになりVY3が選択される。D_OFF信号がHighの場合には、検出した不一致数に応じた電圧レベルが選択される。
【0235】
また、実施の形態3で説明したように、電圧決定回路267をROMにより構成することも可能である。
【0236】
図38は、電圧決定回路267の構成を示している。
【0237】
電圧決定回路267は、ROM601〜605とPC回路606〜610によって構成されている。この構成の詳細は 図21,図22を用いて先に説明してあるので省略する。
【0238】
このROM回路601〜605に、ディスプレイオフ信号(D_OFF信号)を入力し、D_OFF信号がLowの場合は、VY3を選択し、D_OFF信号がHighの場合は、不一致数によって電圧を決定するようにする。
【0239】
D_OFF信号がLowの場合には、D_OFF信号に接続されたNチャンネルトランジスタがすべてオフし、ROM回路の出力はHighとなり、Vx5は選択されない。
【0240】
なお、ROM603だけがD_OFF信号のレベルがLowの場合、通常の出力を遮断し、Vss(Low)につながる経路を作ることにより、Lowレベルの出力もできる。
【0241】
以上説明したように、本実施の形態によれば、マルチライン駆動方法を採用する場合でも、データ線駆動電圧の電圧レベルをすべて同じにすることにより、クロストークを無くすことができる。
【0242】
次に、第5の実施の形態について説明する。
【0243】
(実施の形態5)
(A)本実施の形態の特徴
本実施の形態は、走査線駆動回路(Xドライバ)に関する。本実施の形態によれば、高周波クロックを必要とせずに低消費電力で動作し、かつ、シフトレジスタの段数をm/h(mは走査出力の数、hは同時選択される走査線の数)とし、より低消費電力で、小型にした走査線駆動回路(Xドライバ)を提供することができる。
【0244】
(B)本発明者によって明らかとされた問題点
図59は本発明者によって本発明前に検討された走査線駆動回路(Xドライバ)の構成を示す図である。
【0245】
図59に示されるように、走査線駆動回路(Xドライバ)は、例えば、3つのICチップ9000,9010,9020を縦列接続(カスケード接続)して構成される。ICチップ9000が先頭チップであり、ICチップ9010,9020が従属チップである。図中、FSはキャリー信号を出力する端子であり、FSIはキャリー信号を受ける端子である。ICチップ9020から出力されるキャリー信号は先頭チップ9000に帰還されるようになっている。
【0246】
2本の走査線を同時に駆動する場合の、ICチップ9000の内部構成例を図51に示す。図51に記載されるように、走査線駆動回路を構成するICチップは、コード発生部1201と、第1のシフトレジスタ1202と、第2のシフトレジスタ1203と、レベルシフタ1204と、デコーダ1205と、電圧セレクタ1206とを有する。
【0247】
走査線の駆動電圧は、例えば、選択時には「+V1」あるいは「−V1」であり、非選択時には「0」であり、よって合計で3レベルである。なお、「V1」、「−V1」は図39Bの「Vx1」「−Vx1」と同じ意味である。したがって、これら3レベルの中から一つを選ぶためには、2ビットの制御情報が必要であり、これに対応させて、図51では2段のシフトレジスタ1202,1203が設けられている。
【0248】
また、走査線はX1〜Xnまでn本あるため、シフトレジスタ1202,1203のそれぞれのビット数はnビットである。例えば、一つのICチップが担当する走査線の総数が120本ならば、シフトレジスタ1202,1203のビット数は120ビットである。
【0249】
また、4ライン同時駆動の場合のICチップの構成は、例えば、図52のようになり、同時に駆動する走査線の本数が増えれば増えるほど、シフトレジスタの容量が増大する。
【0250】
(C)本実施の形態の内容
図41は、液晶表示装置の全体構成を示す図である。本実施の形態の走査線駆動回路2200では、従来と異なり、1つのシフトレジスタ102のみでよい。しかも、シフトレジスタ102のビット数は、n/h(nは走査線の総数であり、hは同時に駆動する走査線の数である)でよく、従来に比べて格段に回路構成が簡素化される。
【0251】
これは、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理するようにした結果である。
【0252】
つまり、従来は、何本目の走査線を駆動するかという情報と、どのような駆動電位で駆動するかという情報をまとめてシフトレジスタに記憶させていた。
【0253】
これに対し、本実施の形態は、MLS駆動が隣接するh本の走査線群を順番に駆動することに着目し、h本の走査線群を一本の走査線として考える。このように考えると、駆動する走査線を指定するための情報を格納するシフトレジスタのビット数はn/h(nは走査線の総数であり、hは同時に駆動する走査線の数である)で足りる。
【0254】
一方、駆動電圧を指定するデータは、コード発生部から簡単に生成することができ、そして、その駆動電圧を指定するデータと走査線を指定するためのデータとをデコーダに入力してデコードすれば、従来と同様な走査線制御信号を生成できる。デコーダは図51に示すように従来から存在するものを少し改良すれば足り、よって、シフトレジスタのビット数を削減した分だけ、回路の簡素化が図れる。
【0255】
つまり、図41に示すように、シフトレジスタ102から出力されるデータは4本の走査線が組になっている1グループを順に選択するための選択データであり、一方、選択された1グループの4本の走査線について、電圧出力のV1を選択するか、−V1を選択するかのデータD0〜D3は、デコーダ103にパラレルに入力する。この構成によって、シフトレジスタのビット数を30ビットとしている。よって、消費電力が減少し、回路規模も小さくできる。
【0256】
(D)本実施の形態の具体的な回路構成
4ラインの走査線を同時に選択し、1個のICチップで120本の走査線を駆動する場合について、具体的に説明する。
【0257】
図42は図41の走査線駆動回路2200の具体的な回路図である。コード発生部101は、YD信号でリセットされ、選択パルスLPをカウントするカウンタ201と、カウンタ201のアドレスとFR信号によってデータD0、D1、D2、D3を出力するROMで構成されるパターンデコーダ202と、このデータをラッチするラッチ203と、LP信号をクロックとして動作するバッファ用インバータ204、205と、先頭チップ識別信号MS,YD信号および,FSI信号からシフトレジスタに入力するためのデータSDを生成する回路206と、遅延線207とによって構成されている。
【0258】
次に、デコーダ103,レベルシフタ104,電圧セレクタ105について説明する。図42に示される回路は、先頭の4走査線(X1,X2,X3,X4)に出力する回路を示したものである。
【0259】
シフトレジスタの先頭の出力をSH1とする。このSH1は、各デコーダに共通に入力される。データD1、D2、D3、D4は、デコーダ103に入力される。強制的に電圧を0電位にするためのDOFF信号も、デコーダ103に入力されている。
【0260】
デコーダ103によってデータ(D0、D1、D2、D3)がデコードされ各電圧のスイッチ信号になった後、レベルシフタ104、電圧セレクタ105によって+Vx1,0,−Vx1が選択され各々X1,X2,X3,X4に出力される。
【0261】
ロジック動作をまとめて示すと、SH1は、Y1からY4が選択されているか(High)、非選択か(Low)を示している信号である。SH1がLowの場合には、D0からD3の信号のHigh、Lowに関わりなく、Y1からY4の出力電位が決定する。例えば、D0がHighの場合は、Y1は、V1を、D0がLowの場合には、−V1を出力する。同様に、各々D1からD3に応じて、Y2からY4の電圧が決定される。
【0262】
図43は、4ラインの走査線を同時に選択する場合のタイミングチャートである。
【0263】
1フレーム期間を240走査期間(LP)とする。この場合、図59で示したICチップは2個、カスケード接続されている。先頭チップにYD信号が入力されると、SH1信号が最初に1LP期間だけHighになる。
【0264】
シフトレジスタ102によって、1LP毎にデータがシフトされていく。240本の走査線を、1回、全部走査し終わるためには60個の選択パルスLPが必要であり、これを1フィールドとする。
【0265】
1フィールドの走査が終了すると、カスケード接続された従属チップのFS信号が、先頭チップのFSI信号として図43に示すように入力される。このことで、再びSH1信号がHighになり、再び4本ずつの走査線が順に選択される動作が始まる。
【0266】
以上のようにして2フィールド、3フィールド、4フィールドと選択され1フレームの動作を終了する。1フレーム以降の動作は、以上説明した動作のくり返しとなる。
【0267】
以上、4本の走査線を同時に選択する場合を説明したが、本発明は、これに限定されるものではなく、2本の同時選択の場合には、シフトレジスタは、60段、8本の同時選択の場合には、15段として構成できる。同時選択する走査線の数が2本以上のものに適用できることは明白である。
【0268】
次に、実施の形態5に関する変形例について説明する。
【0269】
図44は変形例の構成を示す。図41では、レベルシフタ104が、デコーダ103の後段にあった。図44では、レベルシフタ503の後段に、デコーダ504がある構成としている。
【0270】
レベルシフタ503への入力は、シフトレジスタ502の出力(SH1〜SH30)の30個信号と、コード発生部501からのデータ(D0〜D3)の4個の信号になる。このため、レベルシフタのビット数の総計は、34ビットで済む。図41では120×3=360ビットのレベルシフタが必要であるため、さらに回路の簡素化が可能である。
【0271】
図45は、他の変形例の構成を示す。
【0272】
図45では、コード発生部601の内部を、レジスタコントローラ601とパターンデコーダ602とに分けている。
【0273】
パターンデコーダ602は、走査電圧パターンデータPD1,PD0を入力する入力端子を有している。
【0274】
走査パターンデータPD1,PD0はデータ線駆動回路(Yドライバ)2100から送られてくる。
【0275】
データ線駆動回路(Yドライバ)2100の不一致検出回路において、使用するパターンの変更を行った場合でも、その走査電圧パターンの変更がパターンデータPD1,PD0として走査線駆動回路(Xドライバ)に通知されるため、走査線駆動回路(Xドライバ)の回路構成を変更をしなくても、データ線駆動回路(Yドライバ)2100において使用される走査パターンに対応して、列パターンの出力の順番の変更が可能である。このことについては、後述する実施の形態6において、詳しく述べる。
【0276】
また、パターンデコーダ202の前段に必要であったカウンタ201が不要になり、パターンデコーダ自身も、例えば240個の選択パルスLPを数える必要が無くなり、4つのパターンのみを区別できればよいため小型になり、液晶駆動装置をさらに小型化できる利点がある。
【0277】
図46、図47にパターンデコーダ602の回路例を示す。また、図48A,48Bに、走査パターンを摸式的に示す。
【0278】
図46のパターンデコーダ602は、図48Aの走査電圧パターンをデコードし、図47のパターンデコーダ602は、図48Bの走査電圧パターンをデコードするものである。
【0279】
図48Aの走査電圧パターンを用いて表示を行う場合を説明する。図48Aの走査電圧パターンは、選択される4本の走査線の選択電圧を摸式的に示したものであり「+」は「V1」を、「−」は「−V1」を意味する。
【0280】
例えば、1フィールド目に選択する走査線は、すべてV1を選択する。2フィールド目に選択する1、2本目は、V1を3、4本目は、−V1を選択する。
【0281】
しかし、このように1フィールド分すべて同じパターンで選択し、表示を行うとクロストークや、フリッカの原因になることが解っている。このため、1フィールド目から始まり、順に4フィールド目のパターンになる表示を1から16ラインの走査線に適用し、2フィールド目から始まり、順に3、4、1フィールド目のパターンになる表示を次の17から32ラインの走査線に適用するような出力電圧パターンで表示する場合がある。
【0282】
この場合には、1から16ラインは、最初の4個の選択パルスLPで選択され、17から32ラインは、次の4個のLPで選択されるため、図46のパターンデコーダの入力端子PD1,PD0に、4LP毎にパターンを区別する信号を入力するだけで、以上に説明した表示が可能になる。
【0283】
図48Bの走査電圧パターンに変更したい場合には、図47に示すようにパターンデコーダのANDゲートの入力を変更するだけで簡単に変更可能である。また、FR信号によって、「V1」と「−V1」を交互に選択する交流駆動も可能である。
【0284】
以上、ゲート回路によるパターンデコーダ回路を説明したが、ROMによって構成しても同様の効果がある。
【0285】
図49は他の変形例を示す。
【0286】
図49の変形例は、図45に示すレジスタコントローラ601の内部構成を示す回路図である。また、図50は、図45の回路の動作を示すタイミングチャートである。
【0287】
1フレーム期間が選択パルス(LP)240個分に相当する場合には、図43で示したように、正常に1フレーム期間に各走査線が4回選択され、電圧V1か、0か、−V1が印加される。しかし、帰線期間を含む場合(図50の1フレームが245個のLPに相当する場合)には、表示が乱れてしまう。
【0288】
これは、帰線期間中でもカウンタのカウントが進行し、走査線の選択動作が再開されるために、不要な電圧が液晶表示パネルに印加されるためである。この表示を正常にするためには、帰線期間中は、外部から強制的にDOFF信号を入力し、SD信号の電位を0Vとする必要がある。
【0289】
図49では、外部から強制的にDOFF信号を入力する手間を省くため、帰線期間処理回路1001を付加している。
【0290】
図49の帰線期間処理回路1001の動作を、図50のタイミングチャートを用いて説明する。図50では、駆動する走査線の本数を240本とし、1フレーム期間を選択パルス(LP)245個分に相当する期間とし、帰線期間を選択パルス(LP)5個分に相当する期間としている。
【0291】
走査線の総数が240本であるため、120個の出力をもつICチップを2個カスケード接続する。この先頭チップのFSI、FSなどの変化のタイミングが図50に示されている。
【0292】
まず、YD信号が入力されると、図示されていないLP信号によって走査が始まる。30LPまでで、先頭チップの120出力の走査を終え、ハイレベルのFS信号がカスケード接続されている従属チップに入力される。従属チップの走査が終了すると、従属チップのハイレベルのFS信号が先頭チップのFSI信号として入力され、1フィールドから2フィールドの走査に移る。以上の動作をくり返し、4フィールドまで走査を行う。
【0293】
この時、帰線期間処理回路1001中のQ10、Q20、Q30の各信号は、YD信号によってリセットされLowになった後、各々1フィールド目、2フィールド目、3フィールド目でのFSI信号の立ち上がりでHighとなる。G10信号は、Q30信号をラッチする信号である。このG10信号によって、帰線期間中の時刻t4にはFSI信号は図49のアンドゲート1002を通過せず、これにより、帰線期間中における不要な表示が防止される。
【0294】
次に、本発明の第6の実施の形態について説明する。
【0295】
(実施の形態6)
MLS駆動法を実施する場合において、同時駆動する走査線の本数(h)の決定ならびに走査電圧パターンの選択は、最も基本的かつ重要な事項である。本実施の形態では、前掲の実施の形態1〜5の回路構成を用いて液晶表示装置を構成する場合において採用することが好ましい、同時駆動ライン数ならびに走査電圧パターンについて説明する。
【0296】
(A)本発明者の検討によれば、回路の複雑化防止や消費電力の削減,クロストークの防止等の観点から、同時選択ライン数は4本(h=4)が好ましい。また、4本同時駆動の場合の走査電圧パターンとして、図60A(図28B,図48B)に示すように、4本を選択するための4つの選択パルスのうち、一つの選択パルスの極性が他の3つの選択パルスの極性とは反対になるようなパターンを採用するのが好ましい。例えば、図60Aでは、1列目のパターン(縦のパターン)が、(+,+,−,+)となっている。
【0297】
このようなパターンを採用すると、例えば、1本のデータ線上に位置する画素を全部オンさせるような表示を行うと、実質的に、1フレーム期間中において画素に、均一に選択電圧を印加したことになる。また、1フレーム期間内の輝度変化も抑制される。このため、白い画面中に黒い文字を表示する場合等において、ちらつきを低減し、コントラストを向上させ、高画質化を図ることができる。さらに、フレーム階調法による階調表示を行う場合にも有利である。
【0298】
上述の走査電圧パターンによるMLS駆動を実現するためには、図21に記載されるデータ線駆動回路(Yドライバ)内のROM(デコーダ)5を、例えば、図61に示すような構成とすればよい。また、これに対応させて、図42に示される、走査線駆動回路(Xドライバ)101内のパターンデコーダ(ROM)202も、図61に示すような構成とすればよい。なお、図60Cに示すように、各行のパターン(横のパターン)でみた場合、1つの選択パルスの極性が他の選択パルスの極性と異なるようにしても、同じ効果が得られる。
【0299】
(B)走査電圧パターンを周期的に変化させると、MLS駆動に伴う高周波成分および低周波数成分の発生が少なくなり、クロストークやフリッカーが、さらに低減される。このことについては、図45を用いて、実施の形態5でも説明されている。
【0300】
走査電圧パターンを周期的に変化させる技術について、具体的に説明する。図60Bに示すように、各列のパターンをa,b,c,dとする。
【0301】
図62Bに示すように、1フレーム期間が4つのフィールド期間からなり、かつ一つのフィールド期間中に全部の走査線を1回選択する駆動方式を採用する場合、一つのフィールド期間中において異なる複数の走査電圧パターンを用いて走査線の駆動を行うとよい。つまり、図62Bに例示される、aabbc、bbccd、ccdda、ddaabと周期的に変化するパターンや、abcda,bcdab,cdabc,dabcdと周期的に変化するパターンを採用することができる。これにより、1フレーム期間における液晶パネルの輝度変化が抑制され、画像のちらつきが防止され、クロストークの発生も低減する。
【0302】
仮に、図62Aに示すように、一つのフィールド期間内では一つのパターンを使用する場合には、図62Bの場合に比べ、高周波成分および低周波数成分が発生しやすくなる。
【0303】
上述の走査電圧パターンを周期的に変化させる方法を実現するためのシステム構成が図63に示されている。
【0304】
図63の特徴の一つは、データ線駆動回路(Yドライバ)9300から走査線駆動回路(Xドライバ)2200にパターンデータ信号(パターン識別信号)PD0,PD1を送ることにより、走査電圧パターンの変更を、データ線駆動回路(Yドライバ)9300への制御信号の入力のみで行えることである。パターンデータ信号PD0,PD1を用いた走査線駆動回路(Xドライバ)2200側の動作については、図45〜図47を用いて、実施の形態5において詳細に説明してある。
【0305】
また、図63のシステムの特徴の一つは、走査線駆動回路(Yドライバ)2200からキャリー信号(FS信号)を、フィールド識別信号(CA信号)としてデータ線駆動回路(Yドライバ)9300に送信することにより、走査線駆動回路(Xドライバ)2200とデータ線駆動回路(Xドライバ)9300との間の情報伝達が簡単に行えることである。つまり、特別な制御信号を新たに付加する必要がない。
【0306】
図65は、走査電圧パターンを周期的に変化させるための、パターンデータPD0,PD1を生成する回路の構成例を示す図である。
【0307】
この回路は、アドレスカウンタ9500と、セレクタ9510と、2分周回路として機能する2つのD型フリップフロップ9520,9530と、ロジック回路9540,9550と、2つのD型フリップフロップ9560,9570と、排他的論理和回路9580とを有している。
【0308】
図65の回路は、図64に示されるようなタイミングで動作する。
【0309】
セレクタ9510は、例えば、外部からの制御信号によってアドレスカウンタ9500から送られてくる複数種のクロックのうちのいずれかを選択して出力する。このセレクタ9510から出力されるクロックは、2つのD型フリップフロップ9560,9570の動作クロックとして機能する。
【0310】
走査線駆動回路から送られてくるフィールド識別信号CAと、フレーム期間の開始を示すYD信号は、2つのD型フリップフロップ9520,9530により分周され、この結果、周期が異なる2つのクロック信号CC1とCC2が形成され、これらのクロック信号CC1とCC2に基づき、パターンデータPD0,PD1が生成される。
【0311】
そして、図64の下側に示すように、パターンデータPD0,PD1の電圧レベルの組合せに応じて、図62Bに示したa〜dのいずれかのパターンが選択されることになる。つまり、PD0,PD1が共にローレベルのときはパターン「a」が選択され、PD0がハイレベルでPD1がローレベルのときにパターン「b」が選択され、PD0がローレベルでPD1がハイレベルのときにパターン「c」が選択され、PD0,PD1が共に、ハイレベルのときはパターン「d」が選択される。
【0312】
以上説明したように、図63や図65の構成を採用することにより、走査電圧パターンを周期的に変化させながら、MLS駆動を行うことが可能となる。そして、本実施の形態の液晶駆動方法によって液晶を駆動すると、応答性が高い液晶ディスプレイを用いて階調表示を行う場合でも、クロストークやチラツキの少ない表示品質の高い階調表示が可能となる。
【0313】
したがって、本実施の形態の液晶表示装置をパーソナルコンピュータ等の機器における表示装置として使用すれば、製品の価値が向上する。
【0314】
なお、本発明は、上述の実施の形態に限定されるものではなく、種々に変形できる。例えば、走査線の選択電圧もしくは非選択電圧としては、種々の電圧レベルを採用できる。
【図面の簡単な説明】
【図1】図1は、本発明の概要を説明するための図である。
【図2】図2は、本発明の表示装置の全体構成を示す図である。
【図3】図3Aは、データ線を駆動するための回路の一つの配置例を示す図であり、図3Bは、データ線を駆動するための回路の他の配置例を示す図である。
【図4】図4Aは、従来のフレームメモリへのアクセス技術を使用した場合の不都合を説明するための一つの図であり、図4Bは従来技術の不都合を説明するための他の図である。
【図5】図5Aは、従来のフレームメモリへのアクセス技術を説明するための図であり、図5Bは、本発明の第1の実施の形態におけるアクセス技術を説明するための図である。
【図6】図6Aは、従来のフレームメモリへのアクセス技術を説明するための図であり、図6Bは、本発明の第2の実施の形態におけるアクセス技術を説明するための図である。
【図7】図7は、図6Bに示す第2の実施の形態のフレームメモリに対するアクセス技術により、不都合が解消される理由を説明するための図である。
【図8】図8は、図6Bに示すようなフレームメモリに対するアクセスを実現すための回路構成を示す図である。
【図9】図9は、図8における入力バッファ回路2011の動作を示すタイミングチャートである。
【図10】図10は、同じく、図8における入力バッファ回路2011の動作を示すタイミングチャートである。
【図11】図11は、図8における入力バッファ回路2011の一部の回路構成の一例を示す図である。
【図12】図12は、図11の回路の動作を示すタイミングチャートである。
【図13】図13は、図8における入力バッファ回路2011の一部の回路構成の他の例を示す図である。
【図14】図14は、図13の回路の動作を示すタイミングチャートである。
【図15】図15は、同じく図13の回路の動作を示すタイミングチャートである。
【図16】図16は、図8における入力バッファ回路2011の一部の回路構成のさらに他の例を示す図である。
【図17】図17は、図16の回路の動作を示すタイミングチャートである。
【図18】図18は、3本の走査線を同時選択する場合の表示装置の制御例を示すタイミングチャートである。
【図19】図19は、本発明の第3の実施の形態に関する回路を示す図である。
【図20】図20は、図19の回路の、より具体的な構成を示す図である。
【図21】図21は、本発明の第3の実施の形態の特徴(デコーダをROMにより構成したこと)を説明するための回路図である。
【図22】図22は、図21に示されるROMの構成例を示す図である。
【図23】図23は、図21のプリチャージ回路10の回路構成の一例を示す回路図である。
【図24】図24は、図21に示されるROMの動作を示すタイミングチャートである。
【図25】図25は、図21に示されるROMのプリチャージ(PC)信号の伝達線の特徴を示す図である。
【図26】図26は、従来のデコーダの構成を示す図である。
【図27】図27は、4本の走査線を同時に駆動する場合の、選択時に使用する電圧値を示す図である。
【図28】図28A,図28Bはそれぞれ走査パターンの一例を示す図である。
【図29】図29は、本発明の第4の実施の形態のデータ線駆動回路の全体構成を示すブロック図である。
【図30】図30Aは、電圧オフ回路の構成の一例を示す図であり、図30Bは電圧オフ回路の構成の他の例を示す図である。
【図31】図31は、帰線期間検出回路の構成の一例を示す図である。
【図32】図32は、図31の回路の動作を示すタイミングチャートである。
【図33】図33は、帰線期間検出回路の構成の他の例を示すブロック図である。
【図34】図34は、第4の実施の形態に関する変形例の構成(データ線駆動回路の全体構成)を示す図である。
【図35】図35は、帰線期間検出回路の構成のさらに他の例を示す図である。
【図36】図36は、第4の実施の形態に関する他の変形例の構成を示すブロック図である。
【図37】図37は、図36における電圧決定回路267の構成例を示す回路図である。
【図38】図38は、電圧決定回路267をROMにより構成した例を示す図である。
【図39】図39Aは、マルチプレクス駆動におけるデータ線の駆動電位を示す図であり、図39Bは、マルチライン駆動におけるデータ線の駆動電位を示す図である。
【図40】図40は、データ線駆動回路へのデータ転送タイミングを示すタイミングチャートである。
【図41】図41は、本発明の第5の実施の形態の全体構成を示す図である。
【図42】図42は、本発明の第5の実施の形態の主要部の構成例を示す図である。
【図43】図43は、図41および図42の回路の動作を説明するためのタイミングチャートである。
【図44】図44は、図41に示される回路の一部を抜き出して示した図である。
【図45】図45は、第5の実施の形態に関する変形例の構成(走査線駆動回路の構成例)を示す図である。
【図46】図46は、図45のパターンデコーダ602の構成の一例を示す図である。
【図47】図47は、図45のパターンデコーダ602の構成の他の例を示す図である。
【図48】図48Aは、走査パターンの一例を示す図であり、図48Bは走査パターンの他の例を示す図である。
【図49】図49は、図45のレジスタコントローラ601の構成の一例を示す図である。
【図50】図50は、図49の回路の動作を示すタイミングチャートである。
【図51】図51は、本発明前に本発明者によって検討された走査線駆動回路の構成の一例を示す図である。
【図52】図52は、本発明前に本発明者によって検討された走査線駆動回路の構成の他の例を示す図である。
【図53】図53は、液晶表示パネルにおける電極の配置を示す図である。
【図54】図54は、マルチライン駆動法を採用した場合の利点を説明するための図である。
【図55】図55は、マルチライン駆動法の内容を説明するための図である。
【図56】図56は、マルチライン駆動法を用いた場合の駆動回路の動作を説明するためのタイミングチャートである。
【図57】図57は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入出力動作を示すタイミングチャートである。
【図58】図58は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入力動作を示すタイミングチャートである。
【図59】図59は、走査線駆動回路を、複数のICチップをカスケード接続して構成した例を示すブロック図である。
【図60】図60Aは、本発明の第6の実施の形態に関する、4ライン同時駆動の場合の走査電圧パターン(選択電圧パターン)の一例を示す図であり、図60Bは列パターンの配置を説明するための図であり、図60Cは3ライン同時駆動の場合の走査電圧パターン(選択電圧パターン)の一例を示す図である。
【図61】図61は、本発明の第6の実施の形態に関する、データ線駆動回路(Yドライバ)のデコーダ(ROM)の構成を示す図である。
【図62】図62Aは、従来の走査電圧パターンの例を示す図であり、図62Bは、本発明の第6の実施の形態に関する、走査電圧パターンの変化を示す図である。
【図63】図63は本発明の第6の実施の形態に関する、液晶表示装置の全体構成例を示す図である。
【図64】図64は、図65に示される回路の動作を説明するためのタイミングチャートである。
【図65】図65は、本発明の第6の実施の形態に関する、データ線駆動回路内のパターンデータ作成回路の構成を示す図である。
【符号の説明】
252 フレームメモリ
258 デコーダ
266 電圧オフ回路(データ線オフ回路)
267 電圧決定回路
272 帰線期間検出回路(ブランク期間検出回路)
2100 データ線駆動回路
2200 走査線駆動回路
2250 マトリクスパネル
Claims (4)
- 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、
複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その決定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であって、
前記データ線駆動回路は、前記マトリクスパネルにおける表示に寄与しない期間に、全数のデータ線に共通の電圧を印加するための制御を行い、選択電圧パターンの情報と表示データを入力してデータ線に印加する電圧を決定する電圧決定回路を具備し、
前記電圧決定回路は、ROM(リードオンリーメモリ)により構成され、このROMは、全数のデータ線に対して共通の電圧の印加を行わせる制御信号を入力するための第1の入力線と、前記表示データおよび前記選択電圧パターンの情報を入力するための第2の入力線と、絶縁ゲート型トランジスタのソース・ドレイン経路が直列に接続されて形成される複数の出力線とを有し、
前記第2の入力線と、前記複数の絶縁ゲート型トランジスタのゲートとの接続/非接続によってROMの構成をプログラムすることができるようになっており、
前記第1の入力線は、前記複数の出力線の各々に接続された前記絶縁ゲート型トランジスタのゲートに共通に接続されており、前記第1の入力線を介して入力される前記制御信号の電圧レベルを所定のレベルとすることにより、前記複数の出力線の各出力のレベルを共通の電位に固定できるようになっていることを特徴とする表示装置。 - 請求項1において、
同時に選択される走査線数hは、下記(1)式のように表現されることを特徴とする表示装置。
h=2k(但し、kは自然数)・・・・(1) - 請求項1において、
同時に選択される走査線数は4(=22)本であることを特徴とする表示装置。 - 請求項1〜請求項3のいずれかに記載の表示装置を搭載したことを特徴とする電子機器。
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