KR100431046B1 - 액정 표시 장치 - Google Patents

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Abstract

본 발명은, 액정 표시 소자, 이것에 구비된 복수의 구동 회로 및 복수의 구동 회로로 표시 데이터를 송출하는 표시 제어 장치를 포함하고, 상기 복수의 구동 회로 중 적어도 하나는 상기 액정 표시 소자의 신호선에 접속되지 않은 적어도 하나의 출력 단자를 포함하며, 상기 표시 제어 장치는 이 적어도 하나의 출력 단자에 상당하는 표시 데이터(소위, 무효 표시 데이터)를 포함하는 상기 표시 데이터를 송출하는 액정 표시 장치로서, 상기 복수의 구동 회로 중 적어도 하나에 상기 무효 표시 데이터 대신에 이 무효 표시 데이터의 이전 또는 다음으로 송출되는 상기 액정 표시 소자의 신호선에 접속된 출력 단자에 대응하는 다른 표시 데이터를 송출하여, 액정 표시 장치의 버스 라인 상의 전송 주파수를 저감시킨다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은, 액정 표시 장치에 관한 것으로, 특히, 구동 회로(드레인 드라이버)에 적용하는 데 유효한 기술에 관한 것이다.
STN(Super Twisted Nematic) 방식, 혹은 TFT(Thin Film Transister)의 액정 표시 모듈은 노트북 컴퓨터 등의 표시 장치로서 널리 사용되고 있다.
이러한 종류의 액정 표시 장치는 액정 표시 패널과, 액정 표시 패널을 구동하는 구동 회로(드레인 드라이버 및 게이트 드라이버), 표시 제어 장치(또는, 타이밍 컨트롤러), 전원 회로를 구비하고 있다.
또, 이러한 액정 표시 장치는 예를 들면, 일본특개평10-268838호 공보(특원평9-71328호의 명세서)에 기재되어 있다.
최근, 액정 표시 장치에 있어서는, 액정 표시 패널의 대화면화의 요구에 따라 액정 표시 패널의 해상도로서, XGA 표시 모드의 1024×768 화소, SXGA 표시 모드의 1280×1024 화소, UXGA 표시 모드의 1600×1200 화소와 고해상도화가 요구되고 있다.
이러한 액정 표시 패널의 고해상도화에 따라, 표시 제어 장치로부터 홀수번째의 드레인 드라이버에 대하여 제1 표시 데이터 수신용의 클럭 신호를 공급하고, 또한 짝수번째의 드레인 드라이버에 대하여 제2 표시 데이터 수신용의 클럭 신호를 공급함과 함께, 표시 제어 장치로부터 홀수번째의 드레인 드라이버용의 표시 데이터 및 짝수번째의 드라이버용의 표시 데이터를 교대로 드레인 드라이버로 송출하도록 하여, 표시 제어 장치로부터 드레인 드라이버로 공급되는 표시 데이터 수신용의 클럭 신호의 주파수를 저감시키도록 한 것이 있다.
상술한 액정 표시 장치의 제조 비용 저감을 위해 드레인 드라이버로서 범용의 것을 사용하는 경우가 있었다.
이러한 액정 표시 장치에 있어서, 이것에 구비된 모든 드레인 드라이버의 출력 단자 수에 비하여, 이 액정 표시 패널의 드레인 신호선이 적어지는 경우가 있었다. 이러한 경우, 종래에는, 드레인 드라이버를 그 여분이 되는 출력 단자에 액정 표시 패널의 드레인 신호선을 접속하지 않은 상태 그대로 사용하고 있었다.
그러나, 드레인 드라이버의 회로 구성 상, 이러한 여분의 출력 단자를 갖는 드레인 드라이버에도, 모든 출력 단자분의 표시 데이터를 공급할 필요가 있었다.
여기서, 이 여분의 출력 단자분의 표시 데이터를, 이하, 무효 표시 데이터라 칭하며, 그 밖의 출력 단자분의 표시 데이터를 유효 표시 데이터라 칭한다.
그리고, 종래에는, 상술한 무효 표시 데이터로서 High 레벨(이하, 간단히, H 레벨이라고 함), 혹은 Low 레벨(이하, 간단히, L 레벨이라고 함)을 출력하고 있었다.
그러나, 이 종래의 방법에서는, 표시 데이터를 전송하는 버스 라인 상의 데이터의 배열로서, 예를 들면, H 레벨의 무효 표시 데이터→L 레벨의 유효 표시 데이터→H 레벨의 무효 표시 데이터의 반복, 혹은 L 레벨의 무효 표시 데이터→H 레벨의 유효 표시 데이터→ L 레벨의 무효 표시 데이터의 반복이 발생되어, 버스 라인 상의 전송 주파수가 상승하는 경우가 있었다.
한편, 퍼스널 컴퓨터 등의 정보 기기에서는, 이 정보 기기로부터 발생되는 방사 전자 잡음의 발생량이 규제되어 있다.
액정 표시 장치로부터의 방사 전자 잡음의 발생량을 될 수 있는 한 적게 하기 위해서는 버스 라인 상의 전송 주파수를 저감시키는 방법이 유효하지만, 상술한 바와 같이, 종래의 액정 표시 장치에서는 무효 표시 데이터를 포함하는 표시 데이터를 전송할 때 버스 라인 상의 전송 주파수가 상승한다고 하는 문제점이 있었다.
본 발명은, 상기 종래 기술의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 액정 표시 장치에 있어서, 표시 제어 장치로부터 구동 회로로 무효 표시 데이터를 포함하는 표시 데이터를 전송할 때, 버스 라인 상의 전송 주파수를 저감시킬 수 있는 기술을 제공하는 것이다.
또한, 본 발명의 다른 목적은 액정 표시 장치에 있어서, 표시 제어 장치의 공통화를 도모하여, 비용을 저감시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.
도 1은 본 발명의 실시예 1의 TFT 방식의 액정 표시 모듈의 개략 구성을 나타내는 블록도.
도 2는 도 1에 도시한 액정 표시 패널(10)의 일례의 등가 회로를 나타내는 도면.
도 3은 도 1에 도시한 액정 표시 패널(10)의 다른 예의 등가 회로를 나타내는 도면.
도 4는 도 1에 도시한 드레인 드라이버(130)의 개략 구성을 나타내는 블록도.
도 5는 도 4에 도시한 드레인 드라이버(130)의 구성을 그 출력 회로(157)의 구성을 중심으로 설명하기 위한 블록도.
도 6의 (a)는 도 1에 도시한 표시 제어 장치(110)로부터 액정 표시 패널(10)에 이르는 표시 데이터의 전송 경로를 나타내는 블록도, 도 6의 (b)는 이 표시 제어 장치로부터 송출되는 표시 데이터의 배열을 나타내는 아이 다이어그램(eye-diagram), 도 6의 (c)는 클럭 신호 CL2A, CL2B의 위상 관계를 설명하기 위한 파형도.
도 7은 도 1에 도시한 표시 제어 장치 내의 표시 데이터 송출부의 구성을 나타내는 도면.
도 8의 (a)는 도 7에 도시한 선택 신호 생성부(22)의 회로 구성을 나타내는 블록도, 도 8의 (b)는 선택 신호 생성부(22)에 있어서의 입력 신호 및 출력 신호의 파형을 나타내는 도면.
도 9의 (a)는 도 8에 도시한 회로 구성에 있어서 카운터·CK 디코더부를 제외한 선택 신호 생성부(22)의 회로 구성을 나타내는 블록도, 도 9의 (b)는 도 9의 (A)의 선택 신호 생성부(22)에 있어서의 입력 신호 및 출력 신호의 파형을 나타내는 도면.
도 10은 미접속 출력 단자를 갖는 드레인 드라이버(130)가 탑재된 TFT 방식의 액정 표시 모듈에 있어서의 표시 제어 장치(110)로부터 액정 표시 패널(10)에 이르는 표시 데이터의 전송 경로의 예를 나타내는 블록도.
도 11은 도 7에 도시한 선택 신호 생성부(22)의 다른 회로 구성을 나타내는 블록도.
도 12의 (a)는 홀수번째의 드레인 드라이버 DRV1, DRV3, DRV5와 짝수번째의 드레인 드라이버 DRV2, DRV4의 수가 다른 TFT 방식의 액정 표시 모듈에 있어서의 도 1에 도시한 표시 제어 장치(110)로부터 액정 표시 패널(10)에 이르는 표시 데이터의 전송 경로를 나타내는 블록도, 도 12의 (b)는 도 12의 (a)의 표시 제어 장치(110)로부터 송출되는 표시 데이터의 배열을 나타내는 아이 다이어그램, 도 12의 C는 클럭 신호 CL2A, CL2B의 위상 관계를 설명하기 위한 파형도.
도 13은 미접속 출력 단자를 갖는 드레인 드라이버(130)가 탑재된 TFT 방식의 액정 표시 모듈에 있어서의 표시 제어 장치(110)로부터 액정 표시 패널(10)에 이르는 표시 데이터의 전송 경로의 다른 예를 나타내는 블록도.
도 14는 도 7에 도시한 선택 신호 생성부(22)의 다른 회로 구성을 나타내는 블록도.
도 15는 본 발명의 실시예 2의 표시 제어 장치(LSI)의 핀 배치를 나타내는 도면.
도 16은 표시 제어 장치(110)의 각 입력 단자가, 그대로, 인터페이스·커넥터 CT에 접속되는 경우의 모드 핀(PIX)의 배치 형태를 설명하기 위한 도면.
도 17은 디지털 인터페이스로서 LVDS 방식을 채용한 TFT 방식의 액정 표시 모듈의 주요부 구성을 나타내는 블록도.
도 18은 LVDS 방식에서 외부로부터 표시 제어 장치에 표시 데이터 등이 입력되는 경우의 모드 핀(PIX)의 설정 방법을 설명하기 위한 도면.
도 19의 (a), 도 19의 (b)는 외부로부터 입력되는 제어 신호의 타이밍차트를 나타내는 도면으로, 도 19의 (a)는 1 화소 인터페이스의 각 신호 파형을, 도 19의 (b)는 2 화소 인터페이스의 각 신호 파형을 나타내는 도면.
도 20은 표시 제어 장치(110) 내에서 1 화소 입력 동작인지, 2 화소 입력 동작인지를 판단하기 위한 회로 구성의 일례를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 액정 표시 패널
100 : 인터페이스부
110 : 표시 제어 장치
120 : 전원 회로
123 : 공통 전극 전압 생성 회로
124 : 게이트 전극 전압 생성 회로
130 : 드레인 드라이버
140 : 게이트 드라이버
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
본 발명에 따른 액정 표시 장치의 일례는, 액정 표시 소자(액정 표시 패널이라고도 함)와, 복수의 구동 회로(상기 액정 표시 소자를 구동함)와, 무효 표시 데이터를 포함하는 표시 데이터를 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는 무효 표시 데이터를 상기 복수의 구동 회로로 송출하는 기간에, 상기 무효 표시 데이터 대신에, 상기 무효 표시 데이터 이전에 송신되는 상기 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를 송출한다. 예를 들면, 표시 제어 장치에 의해 클럭 펄스 또는 이것에 유사한 신호 파형마다 복수의 구동 회로로 표시 데이터가 분배되는 경우, 표시 제어 장치는 임의의 클럭 펄스에 대응하는 표시 데이터 중 하나를 무효라고 인식함으로써, 이 표시 데이터 중 하나를 이것이 입력될 복수의 구동 회로 중 하나로 보내지 않고, 그 대신에, 클럭 펄스 중 하나 전의 클럭 펄스에 대응하며 상기 복수의 구동 회로 중 다른 하나에 입력되는 다른 표시 데이터를 상기 복수의 구동 회로 중 하나로 보낸다.
또한, 본 발명에 따른 액정 표시 장치의 다른 일례는, 액정 표시 소자와, 복수의 구동 회로와, 무효 표시 데이터를 포함하는 표시 데이터를 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는 무효 표시 데이터를 상기 복수의 구동 회로로 송출하는 기간에, 상기 무효 표시 데이터 대신에, 상기 무효 표시 데이터에 이어서 송신되는 상기 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를 송출한다. 예를 들면, 표시 제어 장치에 의해 클럭 펄스 또는 이것에 유사한 신호 파형마다 복수의 구동 회로로 표시 데이터가 분배되는 경우, 표시 제어 장치는 임의의 클럭 펄스에 대응하는 표시 데이터 중 하나를 무효라고 인식함으로써, 이 표시 데이터 중 하나를 이것이 입력될 복수의 구동 회로 중 하나로 보내지 않고, 그 대신에, 클럭 펄스 중 하나 후의 클럭 펄스에 대응하며 상기 복수의 구동 회로 중 다른 하나로 입력되는 다른 표시 데이터를 상기 복수의 구동 회로 중 하나로 보낸다.
상술한 소정의 클럭 펄스와 그 하나 전 또는 후의 클럭 펄스는, 예를 들면 클럭의 신호 파형의 하이 레벨과 로우 레벨의 차이에 따라 식별된다.
또한, 본 발명에 따른 액정 표시 장치의 다른 일례는, 액정 표시 소자와, 복수의 구동 회로(예를 들면, 액정 표시 소자의 변을 따라 홀수번째의 구동 회로와 짝수번째의 구동 회로가 교대로 배열되어 이루어짐)와, 홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터(상기 홀수번째용의 표시 데이터와는 다른 것)를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는, 상기 짝수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터 이전에 송신되는 상기 홀수번째의 구동 회로용의 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를, 상기 무효 표시 데이터 대신에 송출한다.
또한, 본 발명에 따른 액정 표시 장치의 다른 일례는, 액정 표시 소자와, 복수의 구동 회로(예를 들면, 액정 표시 소자의 변을 따라 홀수번째의 구동 회로와 짝수번째의 구동 회로가 교대로 배열하여 이루어짐)와, 홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터(상기 홀수번째용의 표시 데이터와는 다른 것)를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는 상기 홀수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터에 이어서 송신되는 상기 짝수번째의 구동 회로용의 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를, 상기 무효 표시 데이터 대신에 송출한다.
또, 본 발명에 따른 액정 표시 장치의 다른 일례는, 액정 표시 소자와, 복수의 구동 회로와, 홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터(상기 홀수번째용의 표시 데이터와는 다른 것)를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는, 외부(예를 들면, 액정 표시 장치에 대한 외부 회로)로부터 입력되는 홀수번째의 구동 회로용의 표시 데이터를 저장하는 제1 저장 수단과, 외부(예를 들면, 액정 표시 장치에 대한 외부 회로)로부터 입력되는 짝수번째의 구동 회로용의 표시 데이터를 저장하는 제2 저장 수단을 포함하며, 상기 제1 저장 수단 및 제2 저장 수단으로부터 교대로 표시 데이터를 판독하여 상기 복수의 구동 회로로 (예를 들면, 순차적으로) 송출하고, 또한 상기 짝수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에 상기 무효 표시 데이터 이전에 송출되는 상기 홀수번째의 구동 회로용의 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를, 상기 무효 표시 데이터로 하여 송출한다.
본 발명의 실시예에서는, 상기 표시 제어 장치는 무효 표시 데이터의 송출 타이밍을 검출하여, 상기 제1 저장 수단으로부터 판독된 유효 표시 데이터를, 상기 무효 표시 데이터로 하여 송출한다.
본 발명의 실시예에서는, 상기 표시 제어 장치는 상기 제2 저장 수단에 저장된 표시 데이터가 무효 표시 데이터인 경우에, 상기 무효 표시 데이터 이전에 위치하는 (예를 들면, 시간 축을 따라) 상기 홀수번째의 구동 회로용의 유효 표시 데이터를, 상기 제2 저장 수단에 저장한다.
또, 본 발명에 따른 액정 표시 장치의 다른 일례는, 액정 표시 소자와, 복수의 구동 회로와, 홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터(상기 홀수번째용의 표시 데이터와는 다른 것)를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는, 외부(예를 들면, 액정 표시 장치에 대한 외부 회로)로부터 입력되는 홀수번째의 구동 회로용의 표시 데이터를 저장하는 제1 저장 수단과, 외부(예를 들면, 액정 표시 장치에 대한 외부 회로)로부터 입력되는 짝수번째의 구동 회로용의 표시 데이터를 저장하는 제2 저장 수단을 포함하며, 상기 제1 저장 수단 및 제2 저장 수단으로부터 교대로 표시 데이터를 판독하여 상기 복수의 구동 회로로 (예를 들면, 순차적으로) 송출하고, 또한 상기 홀수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터에 연속하여 송출되는 상기 짝수번째의 구동 회로용의 유효 표시 데이터(또는 이것과 동일 레벨의 데이터)를, 상기 무효 표시 데이터로 하여 송출한다.
본 발명의 실시예에서는, 상기 표시 제어 장치는 무효 표시 데이터의 송출 타이밍을 검출하여, 상기 제2 저장 수단으로부터 판독된 유효 표시 데이터를, 상기 무효 표시 데이터로 하여 송출한다.
본 발명의 실시예에서는, 상기 표시 제어 장치는 상기 제1 저장 수단에 저장된 표시 데이터가 무효 표시 데이터인 경우에, 상기 무효 표시 데이터에 계속되는 상기 짝수번째의 구동 회로용의 유효 표시 데이터를, 상기 제1 저장 수단에 저장한다.
본 발명의 실시예에서는, 상기 표시 제어 장치는 상기 복수의 구동 회로로 송출하는 클럭 신호를 카운트하여 무효 표시 데이터의 송출 타이밍을 검출한다.
본 발명의 실시예에서는, 상기 복수의 구동 회로 중 적어도 하나는, 상기 액정 표시 소자의 신호선에 접속되지 않은 적어도 하나의 출력 단자를 포함하고, 상기 무효 표시 데이터는, 상기 액정 표시 소자의 신호선에 접속되지 않은 출력 단자에 대응하는 상기 적어도 하나의 구동 회로의 내부 회로용으로 입력된다.
또한, 본 발명에 따른 액정 표시 장치 중 하나는, 액정 표시 소자와, 상기 액정 표시 소자를 제어하는 표시 제어 장치를 포함하고, 상기 표시 제어 장치는 외부로부터 입력되는 디스플레이 타이밍 신호 내의 표시 데이터 수에 기초하여 신호 입력 모드를 변경한다.
또한, 본 발명의 실시예에서는, 상기 표시 제어 장치는, 상기 디스플레이 타이밍 신호 내의 외부 클럭 수를 카운트하는 카운트 수단과, 상기 카운트 수단에서의 카운트 수에 기초하여 동작 모드를 판별하는 판별 수단과, 상기 판별 수단에서의 판별 결과에 기초하여 내부에서 입력 모드를 변경하는 (전환하는) 모드 전환 수단을 포함한다.
상기 수단에 따르면, 표시 제어 장치로부터 무효 표시 데이터를 포함하는 표시 데이터를 각 구동 회로로 전송할 때, 표시 데이터의 레벨이 변화하지 않도록 하였으므로, 버스 라인 상의 전송 주파수를 저감시키는 것이 가능해진다.
또한, 상기 수단에 따르면, 표시 제어 장치는 외부로부터 입력되는 디스플레이 타이밍 신호 내의 표시 데이터 수에 기초하여 동작 모드를 변경하도록 하였으므로, 표시 제어 장치로서 각 동작 모드마다 공통의 것을 사용할 수가 있어, 이에 따라, 비용을 저감시킬 수 있다.
본 발명에 따른 이들 및 그 밖의 목적, 특징, 및 효과는 이후의 기재에, 이것에 첨부된 도면을 관련시킴으로써, 더욱 명확하게 될 것이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
[실시예 1]
도 1은, 본 발명의 실시예 1의 TFT 방식의 액정 표시 모듈의 개략 구성을 나타내는 블록도이다.
본 실시예의 액정 표시 모듈은 액정 표시 패널(TFT-LCD : 10)의 긴 변측의 1변에 드레인 드라이버(130)가 배치되고, 또한 액정 표시 패널(10)의 짧은 변측의 1변에 게이트 드라이버(140)가 배치된다.
인터페이스부(100)는 인터페이스 기판에 실장되며, 또한 드레인 드라이버(130), 게이트 드라이버(140)도 각각 전용의 프린트 기판에 실장된다.
도 2는, 도 1에 도시한 액정 표시 패널(10)의 일례의 등가 회로를 나타내는 도면이다. 도 2에 도시한 바와 같이, 액정 표시 패널(10)은 매트릭스형으로 형성된 복수의 화소를 갖는다.
각 화소는, 인접하는 2개의 신호선(드레인 신호선(D) 또는 게이트 신호선(G) )과, 인접하는 2개의 신호선(게이트 신호선(G) 또는 드레인 신호선(D))과의 교차 영역 내에 배치된다.
각 화소는 박막 트랜지스터(TFT1, TFT2)를 포함하고, 각 화소의 박막 트랜지스터(TFT1, TFT2)의 소스 전극은 화소 전극(ITO1)에 접속되며, 화소 전극(ITO1)과 공통 전극(ITO2) 사이에 액정층이 설치되기 때문에, 박막 트랜지스터(TFT1, TFT2)의 소스 전극과 공통 전극 사이에는 액정 용량(CLC)이 등가적으로 접속된다.
또한, 박막 트랜지스터(TFT1, TFT2)의 소스 전극과 전단의 게이트 신호선(G) 사이에는, 부가 용량(CADD)이 접속된다.
도 3은, 도 1에 도시한 액정 표시 패널(10)의 다른 예의 등가 회로를 나타내는 도면이다. 도 2에 도시한 예에서는, 전단의 게이트 신호선(G)과 소스 전극 사이에 부가 용량(CAAD)이 형성되어 있지만, 도 3에 도시한 예의 등가 회로에서는, 공통 전극(ITO2)에 공급되는 VCOM의 전압이 인가되는 공통 신호선(COM)과 소스 전극 사이에 보유 용량(CSTG)이 형성되어 있는 점이 다르다.
또한, 도 2, 도 3에 있어서, AR은 표시 영역이다.
본 발명은, 그 어느 쪽에도 적용 가능하지만, 전자의 방식에서는 전단의 게이트 신호선(G) 펄스가 부가 용량(CADD)을 통해 화소 전극에 선택적 인가되는 데 대하여, 후자의 방식에서는 선택적 인가되지 않기 때문에, 보다 양호한 표시가 가능해진다. 여기서 말하는 펄스의 선택적 인가는, 임의의 신호에 대응하는 전하가 이 신호를 입력하여야 할 부위(전극 등)에 영향을 주는 것을 의미한다.
또한, 도 2, 도 3은 종전계 방식의 액정 표시 패널의 등가 회로를 나타내고 있으며, 또한 도 2, 도 3은 회로도이지만, 실제의 기하학적 배치에 대응하여 나타내고 있다.
도 2, 도 3에 도시한 액정 표시 패널(10)에 있어서, 열 방향으로 배치된 각 화소의 박막 트랜지스터(TFT1, TFT2)의 드레인 전극은 각각 드레인 신호선(D)에 접속되며, 각 드레인 신호선(D)은 열 방향의 각 화소의 액정에 계조 전압을 인가하는 드레인 드라이버(130)에 접속된다.
또한, 행 방향으로 배치된 각 화소에 있어서의 박막 트랜지스터(TFT1, TFT2)의 게이트 전극은 각각 게이트 신호선(G)에 접속되며, 각 게이트 신호선(G)은 1 수평 주사 시간, 행 방향의 각 화소의 박막 트랜지스터(TFT1, TFT2)의 게이트 전극에 주사 구동 전압(정 바이어스 전압 혹은 부 바이어스 전압)을 공급하는 게이트 드라이버(140)에 접속된다.
도 1에 도시한 인터페이스부(100)는 표시 제어 장치(110)와 전원 회로(120)로 구성된다.
표시 제어 장치(110)는 1개의 반도체 집적 회로(LSI)로 구성되며, 컴퓨터 본체측으로부터 송신되어 오는 클럭 신호(CK), 디스플레이 타이밍 신호(DTMG), 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC)의 각 표시 제어 신호 및 표시용 데이터(R·G·B)를 기초로 드레인 드라이버(130) 및, 게이트 드라이버(140)를 제어·구동한다.
표시 제어 장치(110)는 디스플레이 타이밍 신호가 입력되면, 이것을 표시 개시 위치라고 판단하여, 수취한 단순 1열의 표시 데이터를, 표시 데이터의 버스 라인(133)을 통해 드레인 드라이버(130)로 출력한다.
그 때, 표시 제어 장치(110)는 드레인 드라이버(130)의 데이터 래치 회로에서 표시 데이터를 래치하기 위한 표시 제어 신호인 표시 데이터 래치용 클럭 신호(CL2A, CL2B)를 신호선을 통해 출력한다.
이 표시 데이터 래치용 클럭 신호(CL2A, CL2B : 이하, 간단히, 클럭 신호라고 함) 등에 대해서는 후술한다.
본체 컴퓨터측으로부터의 표시 데이터는 6 비트 혹은 8 비트이며, 1 화소 단위 즉, 적(R), 녹(G), 청(B)의 각 데이터를 하나의 조로 하여 단위 시간마다 전송된다.
표시 제어 장치(110)는 디스플레이 타이밍 신호의 입력이 종료되거나, 또는 디스플레이 타이밍 신호가 입력되고 나서 소정의 일정 시간이 경과하면, 1 수평분의 표시 데이터가 종료한 것으로서, 드레인 드라이버(130)의 래치 회로에 저장되어 있는 표시 데이터를 액정 표시 패널(10)의 드레인 신호선(D)으로 출력하기 위한 표시 제어 신호인 출력 타이밍 제어용 클럭 신호(CL1)를 신호선을 통해 드레인 드라이버(130)로 출력한다.
또한, 표시 제어 장치(110)는 수직 동기 신호 입력 후에, 제1번째의 디스플레이 타이밍 신호가 입력되면, 이것을 제1번째의 표시 라인이라고 판단하여 신호선을 통해 게이트 드라이버(140)로 프레임 개시 지시 신호(FLM)를 출력한다.
또한, 표시 제어 장치(110)는 수평 동기 신호에 기초하여 1 수평 주사 시간마다, 순차적으로 액정 표시 패널(10)의 각 게이트 신호선(G)에 정 바이어스 전압을 인가하도록, 신호선을 통해 게이트 드라이버(140)로 1수평 주사 시간 주기의 시프트 클럭 신호(CL3)를 출력한다.
이에 따라, 액정 표시 패널(10)의 각 게이트 신호선(G)에 접속된 복수의 박막 트랜지스터(TFT1, TFT2)가 1 수평 주사 시간 동안 도통된다.
이상의 동작에 의해, 액정 표시 패널(10)에 화상이 표시된다.
도 1에 도시한 전원 회로(120)는 정전압 생성 회로(121), 부전압 생성 회로(122), 공통 전극(대향 전극) 전압 생성 회로(123), 게이트 전극 전압 생성 회로(124)로 구성된다.
정전압 생성 회로(121), 부전압 생성 회로(122)는 각각 직렬 저항 분압 회로로 구성되며, 정극성의 5치의 계조 기준 전압(V"0∼V"4)을, 부전압 생성 회로(122)는 부극성의 5치의 계조 기준 전압(V" 5∼V" 9)을 출력한다.
이 정극성의 계조 기준 전압(V" 0∼V" 4) 및 부극성의 계조 기준 전압(V" 5∼V" 9)은 각 드레인 드라이버(130)로 공급된다.
또한, 각 드레인 드라이버(130)에는 표시 제어 장치(110)로부터의 교류화 신호(교류화 타이밍 신호 : M)도 공급된다.
공통 전극 전압 생성 회로(123)는 공통 전극(ITO2)에 인가하는 구동 전압을, 게이트 전극 전압 생성 회로(124)는 박막 트랜지스터(TFT1, TFT2)의 게이트 전극에 인가하는 구동 전압(정 바이어스 전압 및 부 바이어스 전압)을 생성한다.
도 4는, 도 1에 도시한 드레인 드라이버(130)의 일례의 개략 구성을 나타내는 블록도이다.
또, 드레인 드라이버(130)는 1개의 반도체 집적 회로(LSI)로 구성된다.
도 4에 있어서, 표시 데이터의 비트 수를 n으로 할 때, 정극성 계조 전압 생성 회로(151a)는 정전압 생성 회로(121)로부터 입력되는 정극성의 5치의 계조 기준 전압(V" 0∼V" 4)에 기초하여 정극성의 2n계조의 계조 전압을 생성하고, 전압 버스 라인(158a)을 통해 출력 회로(157)로 출력한다.
부극성 계조 전압 생성 회로(151b)는 부전압 생성 회로(122)로부터 입력되는 부극성의 5치의 계조 기준 전압(V" 5∼V" 9)에 기초하여 부극성의 2n계조의 계조 전압을 생성하고, 전압 버스 라인(158b)을 통해 출력 회로(157)로 출력한다.
또한, 드레인 드라이버(130)의 제어 회로(152) 내의 시프트 레지스터회로(153)는 표시 제어 장치(110)로부터 입력되는 클럭 신호(CL2A) (또는, 클럭 신호(CL2B))에 기초하여 입력 레지스터 회로(154)의 데이터 수신용 신호를 생성하고, 입력 레지스터 회로(154)로 출력한다.
입력 레지스터 회로(154)는 시프트 레지스터 회로(153)로부터 출력되는 데이터 수신용 신호에 기초하여 표시 제어 장치(110)로부터 입력되는 클럭 신호(CL2A) (또는, 클럭 신호(CL2B))에 동기하고, 각 색마다의 n 비트의 표시 데이터를 출력 단자 수만큼 래치한다.
스토리지 레지스터 회로는 표시 제어 장치(110)로부터 입력되는 출력 타이밍 제어용 클럭 신호(CL1)에 따라 입력 레지스터 회로(154) 내의 표시 데이터를 래치한다.
이 스토리지 레지스터 회로(155)에 입력된 표시 데이터는 레벨 시프트 회로(156)를 통해 출력 회로(157)에 입력된다.
출력 회로(157)는 정극성의 2n계조의 계조 전압, 혹은 부극성의 2n계조의 계조 전압으로부터, 표시 데이터에 대응한 하나의 계조 전압을 선택하여, 각 드레인 신호선(D)으로 출력한다.
도 5는 출력 회로(157)의 구성을 중심으로, 도 4에 도시한 드레인 드라이버(130)의 구성을 설명하기 위한 블록도이다.
일반적으로, 액정층은 장시간 동일 전압(직류 전압)이 인가되어 있으면, 액정층의 기울기가 고정화되고, 그 결과로서 잔상 현상을 야기하여 액정층의 수명을단축시키게 된다.
이러한 문제점을 방지하기 위해 종래의 TFT 방식의 액정 표시 모듈에 있어서는, 액정층에 교류의 구동 전압을 인가하도록 하고 있다.
이 액정층에 교류 전압을 인가하는 구동 방법으로서, 도트 반전법(도트마다 액정 인가 전압을 반전) 혹은 N 라인 반전법 등의 공통 대칭 구동법이 알려져 있으며, 도 5는 구동 방법으로서 도트 반전법을 채용하는 경우의 구성을 나타내고 있다.
도 5에 있어서, 참조 번호 153은 도 4에 도시한 제어 회로(152) 내의 시프트 레지스터 회로이고, 참조 번호 156은 도 4에 도시한 레벨 시프트 회로이며, 또한 데이터 래치부(265)는 도 4에 도시한 입력 레지스터 회로(154)와 스토리지 레지스터 회로(155)를 나타내고, 또한 디코더부(계조 전압 선택 회로 : 261), 증폭기 회로쌍(263), 증폭기 회로쌍(263)의 출력을 전환하는 스위치부 2(264)가, 도 4에 도시한 출력 회로(157)를 구성한다.
여기서, 스위치부 1(262) 및 스위치부 2(264)는 교류화 신호(M)에 기초하여 제어된다.
또한, Y1, Y2, Y3, Y4, Y5, Y6은, 각각 제1번째, 제2번째, 제3번째, 제4번째, 제5번째, 제6번째의 드레인 신호선(D)을 나타내고 있다.
도 5에 도시한 드레인 드라이버(130)에 있어서는, 스위치부 1(262)에 의해 데이터 래치부(265)[보다 상세하게는, 도 4에 도시한 입력 레지스터(154)]에 입력되는 데이터 수신용 신호를 전환하여, 각 색마다의 표시 데이터를 각 색마다의 인접하는 데이터 래치부(265)에 입력한다.
디코더부(261)는 계조 전압 생성 회로(151a)로부터 전압 버스 라인(158a)을 통해 출력되는 정극성의 2n계조의 계조 전압으로부터, 각 데이터 래치부(265)[보다 상세하게는, 도 4에 도시한 스토리지 레지스터(155)]로부터 출력되는 표시용 데이터에 대응하는 정극성의 계조 전압을 선택하는 고전압용 디코더 회로(278)와, 계조 전압 생성 회로(151b)로부터 전압 버스 라인(158b)를 통해 출력되는 부극성의 2n계조의 계조 전압으로부터, 각 데이터 래치부(265)로부터 출력되는 표시용 데이터에 대응하는 부극성의 계조 전압을 선택하는 저전압용 디코더 회로(279)로 구성된다.
이 고전압용 디코더 회로(278)와 저전압용 디코더 회로(279)는, 인접하는 데이터 래치부(265)마다 설치된다.
증폭기 회로쌍(263)은 고전압용 증폭기 회로(271)와 저전압용 증폭기 회로(272)에 의해 구성된다.
고전압용 증폭기 회로(271)에는 고전압용 디코더 회로(278)에서 선택된 정극성의 계조 전압이 입력되어, 정극성의 계조 전압을 출력한다.
저전압용 증폭기 회로(272)에는 저전압용 디코더 회로(279)에서 선택된 부극성의 계조 전압이 입력되어, 부극성의 계조 전압을 출력한다.
도트 반전법에서는, 인접하는 각 색의 계조 전압은 상호 역극성으로 되고, 또한 증폭기 회로쌍(263)의 고전압용 증폭기 회로(271) 및 저전압용 증폭기 회로(272)의 배열은 고전압용 증폭기 회로(271)→저전압용 증폭기 회로(272)→고전압용 증폭기 회로(271)→저전압용 증폭기 회로(272)로 되므로, 스위치부 1(262)에 의해, 데이터 래치부(265)에 입력되는 데이터 수신용 신호를 전환하여, 각 색마다의 표시 데이터를, 각 색마다의 인접하는 데이터 래치부(265)에 입력하고, 그것에 맞춰, 고전압용 증폭기 회로(271) 혹은 저전압용 증폭기 회로(272)로부터 출력되는 출력 전압을 스위치부 2(264)에 의해 전환하고, 각 색마다의 계조 전압이 출력되는 드레인 신호선(D), 예를 들면, 제1번째의 드레인 신호선(Y1)과 제4번째의 드레인 신호선(Y4)으로 출력함으로써, 각 드레인 신호선(D)으로 정극성 혹은 부극성의 계조 전압을 출력하는 것이 가능해진다.
도 6의 (a)는, 도 1에 도시한 표시 제어 장치(110)로부터 액정 표시 패널(10)에 이르는 표시 데이터의 전송 경로를 나타내는 블록도이고, 도 6의 (b)는, 이 표시 제어 장치로부터 송출되는 표시 데이터의 배열을 나타내는 아이 다이어그램이며, 도 6의 (c)는, 클럭 신호 CL2A, CL2B의 위상 관계를 설명하기 위한 파형도이다.
도 6의 (c)에 도시한 바와 같이, 클럭 신호(CL2B)는 클럭 신호(CL2A)의 반전 신호이며, 클럭 신호(CL2A)는 홀수번째의 드레인 드라이버(DRV1, DRV3)에, 클럭 신호(CL2B)는 짝수번째의 드레인 드라이버(DRV2, DRV4)에 입력된다.
그 때문에, 표시 제어 장치(110)는 홀수번째의 드레인 드라이버용의 표시 데이터→짝수번째의 드레인 드라이버용의 표시 데이터→홀수번째의 드레인 드라이버용의 표시 데이터 …의 순으로, 홀수번째의 드레인 드라이버용의 표시 데이터와 짝수번째의 드레인 드라이버용의 표시 데이터를, 교대로 버스 라인(133) 상으로 송출한다.
도 7은, 도 1에 도시한 표시 제어 장치(110) 내의 표시 데이터 송출부의 구성을 나타내는 도면이다.
외부로부터 표시 데이터(DATAIN)가 입력되면, 홀수번째의 드레인 드라이버용의 표시 데이터는 홀수번째용 메모리(20)에 입력되고, 짝수번째의 드레인 드라이버용의 표시 데이터는 짝수번째용 메모리(21)에 입력된다.
다음에, 이들 기입된 표시 데이터는 판독 개시 신호 인가 후, 판독용 클럭 신호(CLK)에 동기하여 선두 어드레스로부터 순차적으로 판독된다.
판독된 표시 데이터(o/D, e/D)는 멀티플렉서(MPX)에 입력되고, 선택 신호 생성부(22 : Selector Generator Part)로부터의 선택 신호(MS)에 의해 표시 데이터(o/D, e/D) 중 어느 쪽이든 한쪽이 선택되어, 표시 데이터(DDATA)로서 버스 라인(133) 상으로 송출된다.
본 실시예와 같이, 싱글 버스 전송 방식의 경우에는 멀티플렉서(MPX), 표시 데이터(o/D), 표시 데이터(e/D)를 교대로 선택한다.
여기서, 선택 신호 생성부(22)는 스타트 펄스(SST)를 기준으로, 판독용 클럭 신호(CLK)에 동기하여 선택 신호(MS)를 생성한다.
상술한 바와 같은 액정 표시 장치에 있어서, 비용 저감을 위해 드레인 드라이버(130)로서 범용의 것을 사용하는 경우가 있고, 이 경우에는, 모든 드레인 드라이버의 출력 단자 수에 비하여 액정 표시 패널의 드레인 신호선이 적어지는 경우(바꾸어 말하면, 각각의 드레인 드라이버에는 액정 표시 패널의 드레인 신호선에 대응하지 않는 잉여의 출력 단자가 존재하는 경우)가 있으며, 이러한 경우, 종래에는, 여분으로 되는 드레인 드라이버의 출력 단자에는 액정 표시 패널의 드레인 신호선(D)을 접속하지 않고 사용하고 있었다.
이러한 사용 형태의 일례를, 도 6에 나타낸다.
이 도 6의 (a)에 도시한 예에서는, 선두의 드레인 드라이버(DRV1)에 드레인 신호선에 접속되지 않은 1∼(n-1)개의 출력 단자(이하, 간단히, 미접속 출력 단자라고 함)가 있는 경우를 나타내고 있다.
도 7에 도시한 예의 경우, 홀수번째용 메모리(20)에의 기입은 선두로부터 (n-1)을 플러스한 어드레스로부터 행하고, 짝수번째용 메모리(21)에의 기입은 선두 어드레스로부터 기입하도록 한다.
이렇게 함으로써, 선두로부터 순차적으로 판독하면, D1n으로부터 유효 데이터(Val.)가 출력되어, 도 6의 (b)에 도시한 표시 데이터(DDATA)가 얻어진다.
그러나, 도 4에 도시한 입력 레지스터 회로(154) 및 스토리지 레지스터 회로(155)에는 드레인 드라이버의 출력 단자 수만큼의 데이터를 래치할 필요가 있다.
그 때문에, 상술한 바와 같이, 드레인 드라이버의 미접속 출력 단자에는 무효 표시 데이터로서, H 레벨 또는 L 레벨을 출력하고 있었다.
그리고, 도 6의 (b)에 도시한 예에 있어서, 예를 들면, 드레인 드라이버(DRV1)의 미접속 출력 단자분의 무효 표시 데이터(Inv.)로서 H 레벨을 송출하고, 또한 드레인 드라이버(DRV2)의 1∼(n-1)개의 출력 단자분의 유효 표시 데이터(Val.)가 L 레벨인 경우에, 버스 라인 상의 데이터가 H 레벨(드레인 드라이버(DRV1)로의 무효 표시 데이터 Inv.)→L 레벨(드레인 드라이버(DRV2)로의 유효 표시 데이터 Val.)→H 레벨(드레인 드라이버(DRV1)로의 무효 표시 데이터 Inv.)로 변화하므로, 버스 라인 상의 전송 주파수가 상승하는 경우가 있었다.
이하에, 본 발명의 무효 표시 데이터의 전송 방법에 대하여 설명한다.
도 8의 (a)는 도 7에 도시한 선택 신호 생성부(22)의 회로 구성을 나타내는 블록도이고, 도 8의 (b)는 이 선택 신호 생성부(22)에 있어서의 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
도 8의 (a)에 도시한 바와 같이, 선택 신호 생성부(22)는 D형 플립플롭 회로(FF)와, 카운터·CK 디코더부(30)와, NOR 회로(NOR)와, OR 회로(OR)로 구성된다.
여기서, 카운터·CK 디코더부(30)는 판독용 클럭 신호(CLK)의 클럭 수를 카운트하는 카운터와, 이 카운터의 카운트 수를 디코드하는 디코더를 갖는다.
도 9의 (a)는 도 8에 도시한 회로 구성에 있어서 카운터·CK 디코더부를 제외한 선택 신호 생성부(22)의 회로 구성을 나타내는 블록도이고, 도 9의 (b)는 도 9의 (a)의 선택 신호 생성부(22)에 있어서의 입력 신호 및 출력 신호의 파형을 나타내는 도면이다.
이 도 9의 (a)에 도시한 회로 구성에 있어서, 도 9의 (b)에 도시한 바와 같이 스타트 펄스(SST)가 H 레벨이 되면 NOR 회로(NOR)가 L 레벨로 되기 때문에, 스타트 펄스(SST)가 H 레벨일 때, 판독용 클럭 신호(CLK)가 인가됨으로써 D형 플립플롭 회로(FF)는 리세트되며, 출력 단자(Q)는 L 레벨로 되고, 선택 신호(MS)는 L 레벨로 된다.
다음에, 스타트 펄스(SST)가 L 레벨로 되면, NOR 회로(NOR)의 출력은, D형 플립플롭 회로(FF)의 출력 단자(Q)가 H 레벨일 때는 L 레벨, D형 플립플롭 회로(FF)의 출력 단자(Q)가 L 레벨일 때는 H 레벨로 되기 때문에, 선택 신호(MS)는, 판독용 클럭 신호(CLK)에 동기하여 H 레벨, L 레벨을 반복한다.
멀티플렉서(MPX)가, 선택 신호(MS)가 L 레벨일 때 홀수번째용 메모리(20), 선택 신호(MS)가 H 레벨일 때 짝수번째용 메모리(21)를 선택하도록 설정하면, 선택 신호(MS)가 L 레벨, H 레벨, L 레벨, …로 변화하면, 홀수번째 데이터, 짝수번째 데이터, 홀수번째 데이터, …가, 멀티플렉서(MPX)로부터 버스 라인(133) 상으로 송출된다.
도 8의 (a)에 도시한 회로 구성 또한, 기본적인 동작은 도 9의 (a)에 도시한 회로와 동일하다.
단, 도 8의 (a)에 도시한 회로 구성에서는, 판독용 클럭 신호(CLK)의 클럭 수가 설정 수 이하인 경우에는 카운터·CK 디코더부(30)의 출력(Dout)이 H 레벨로 되고, 판독용 클럭 신호(CLK)의 클럭 수가 설정 수를 초과하면, 카운터·CK 디코더부(30)의 출력(Dout)이 L 레벨이 되도록 설정되어 있다.
도 8의 (b)에 도시되는 바와 같이, 카운터·CK 디코더부(30)의 디코드 수(디코드 커맨드를 출력하는 조건)를, 미접속 개수 (n-1)로 설정해 둠으로써, 스타트 펄스(SST)가 입력된 후에, 판독용 클럭 신호(CLK)가 (n-1)개 입력되는 동안, 출력(Dout)은 H 레벨을 유지하며, 선택 신호(MS)는 H 레벨로 고정된다.
클럭 수가 설정 수(미접속 갯수 (n-1))를 초과하면, 판독용 클럭 신호(CLK)에 동기하여 카운터·CK 디코더(30)의 출력(Dout)은 L 레벨로 되고, D형 플립플롭 회로(FF)의 출력 단자(Q)의 출력이 선택 신호(MS)로서 출력된다.
이와 같이, 본 실시예에서는, 미접속 부분의 무효 표시 데이터 D11∼D1(n-1)을 전송할 때는, 항상 짝수번째용 메모리(21)를 선택하도록 선택 신호(MS)를 생성한다.
따라서, 본 실시예에서는 무효 표시 데이터(D11)의 데이터로서 드레인 드라이버(DRV2)로 전송되는 유효 표시 데이터(D21)가 전송되고, 마찬가지로, 무효 표시 데이터(D12)로서 유효 표시 데이터(D22)가 전송된다.
즉, 본 실시예에서는 D21, D21, D22, D22, D23, D23, …의 순서대로 표시 데이터를 전송하고, 유효 표시 데이터(D1n)로부터는 D1n, D2n, D1(n+1), …로 전송한다.
그 때문에, 본 실시예에서는 상술한 종래예의 경우와 같이, 무효 표시 데이터를 포함하는 표시 데이터를 전송할 때, 버스 라인 상의 전송 주파수를 저감시킬 수가 있어, 방사 전자 잡음의 발생량을 적게 하는 것이 가능해진다.
또, 상술한 설명에서는, 선두의 드레인 드라이버(DRV1)에 미접속 출력 단자가 있는 경우에 대하여 설명하였지만, 이 밖에, 최종단의 드레인 드라이버에 미접속 출력 단자가 있는 경우나, 미접속의 단자가 없더라도, 짝수번째의 드레인 드라이버와, 홀수번째의 드레인 드라이버의 수가 다른 경우에도, 마찬가지의 구성으로 해결할 수 있다.
예를 들면, 도 10에 도시한 바와 같이, 최종단의 드레인 드라이버(DRV4)에, 미접속 출력 단자가 있는 경우에는, 도 7에 도시한 선택 신호 생성부(22)로서, 도 11에 도시한 회로 구성의 것을 채용함으로써, 상술과 마찬가지의 효과를 얻을 수 있다.
도 11에 도시한 회로 구성은, 도 8에 도시한 OR 회로(OR)를 대신하여 AND 회로(AND)를 채용하고, 또한 판독용 클럭 신호(CLK)의 카운트 수를 (n-1)로 설정하도록 한 것이다.
이에 따라, 도 11에 도시한 회로에서는 판독용 클럭 신호(CLK)의 카운트 수가, (n-1)까지는 홀수번째용 메모리(20), 짝수번째용 메모리(21)를 교대로 선택하도록 선택 신호(MS)를 생성하고, 판독용 클럭 신호(CLK)의 카운트 수가 n을 초과하면, 항상 홀수번째용 메모리(20)의 출력을 선택하도록 선택 신호(MS)를 생성한다.
이것에 의해, 미접속 출력 단자 부분의 전송 데이터(무효 표시 데이터)는 드레인 드라이버(DRV3)와 동일한 표시 데이터로 된다.
또한, 도 12의 (a)에 도시한 바와 같이, 홀수번째의 드레인 드라이버(DRV1, DRV3, DRV5)와, 짝수번째의 드레인 드라이버(DRV2, DRV4)의 수가 다른 경우에도, 도 7에 도시한 선택 신호 생성부(22)로서, 도 11에 도시한 회로 구성의 것을 채용함으로써, 상술과 마찬가지의 효과를 얻을 수 있다. 또, 도 12의 (b)는 도 12의 (a)의 표시 제어 장치(110)로부터 송출되는 표시 데이터의 배열을 나타내는 아이 다이어그램이고, 도 12의 (c)는 클럭 신호 CL2A, CL2B의 위상 관계를 설명하기 위한 파형도이다.
또한, 도 13에 도시한 바와 같이, 드레인 드라이버(DRV1), 드레인 드라이버(DRV2)에 모두 미접속 출력 단자가 있고, 이들 미접속 출력 단자의 위치가, 예를 들면, 중앙부 등의 임의 위치인 경우에도, 도 7에 도시한 선택 신호 생성부(22)로서, 도 14에 도시한 회로 구성의 것을 채용함으로써, 상술한 바와 마찬가지의 효과를 얻을 수 있다.
도 14에 도시한 회로는 카운터·CK 디코더부(30)로부터의 제어 신호(S0, S1)에 의해 멀티플렉서(MPX2)를 전환하여, 선택 신호(MS)로서 도 14의 입력 단자(A)에 입력되는 신호, 입력 단자(B)에 입력되는 신호, 입력 단자(C)에 입력되는 신호를 선택하도록 한 것이다.
즉, 도 14에 도시한 회로에서는 카운터·CK 디코더부(30)에서의 디코드 결과에 의해 H 레벨, L 레벨, 혹은 D형 플립플롭 회로(FF)의 출력 단자(Q)의 출력 레벨을 선택하도록 한 것이다.
여기서, 카운터·CK 디코더부(30)는 드레인 드라이버(DRV1)의 미접속 출력 단자(도 13의 n∼(n+k) : 예를 들면, 10번째∼15번째의 출력 단자), 드레인 드라이버(DRV2)의 미접속 출력 단자(도 13의 m∼(m+j) : 예를 들면, 20번째∼50번째의 출력 단자)를 각각 디코드할 수 있도록 설정한다. 도 13의 드레인 드라이버 DRV1∼DRV4의 출력 단자의 각각은, 액정 표시 패널의 1단(본 예에서는 좌단) 또는 이들 출력 단자의 표시 제어 장치에 가장 가까운 하나로부터 번호가 부기되어 있지만, 이들 출력 단자의 번호 부기는 본 실시예에서 진술한 형태에 한정되지 않는다.
카운터·CK 디코더부(30)로부터의 제어 신호(S0, S1)에 의해 멀티플렉서(MPX2)에서 선택하는 선택 신호(MS)의 일례를 표 1에 나타낸다.
S1 S0 MS
L L C
L H A
H L B
H H B
또한, 상술한 설명에서는, 선택 신호(MS)에 의해 드레인 드라이버의 미접속 출력 단자용 데이터를 제어하고 있지만, 이 밖에 메모리에 기입하는 방법을 변경하도록 하여도 좋다.
예를 들면, 도 6에 도시한 드레인 드라이버(DRV1)에 (n-1)개의 미접속 출력 단자가 있는 경우, 홀수번째용 메모리(20)의 선두로부터 (n-1)의 어드레스에는, 짝수번째용 메모리(21)와 동일 내용을 기입한다.
이렇게 함으로써, 선택 신호(MS)를 생성하는 선택 신호 생성부(22)로서, 도 9에 도시한 회로 구성의 것을 사용할 수 있다.
[실시예 2]
도 1에 있어서, 예를 들면, 본체 컴퓨터측 등의 외부로부터 입력되는 표시 데이터(R, G, B)는 1 화소 단위로 입력되는 경우와, 액정 표시 패널(10)의 고해상도, 고속 동작에 따라 2 화소 단위로 입력되는 경우의 2가지가 있다.
종래에는, 1 화소 단위로 입력되는 경우와, 2 화소 단위로 입력되는 경우의 2가지에 따라, 각각 다른 표시 제어 장치를 사용하도록 하고 있었다.
그 때문에, 종래예에서는 액정 표시 장치의 비용이 상승한다고 하는 결점이 있었다.
본 실시예는 표시 제어 장치(110)로서, 이러한 2가지의 표시 데이터 입력 방식에 대응할 수 있도록 하여, 그 입력 모드를, 모드 핀에 인가하는 전압, 혹은 내부에서 전환하도록 한 것이다.
도 15는 본 발명의 실시예 2의 표시 제어 장치(대규모 집적 회로 : LSI)의 핀 배치를 나타내는 도면이다.
상술한 바와 같이, 본 실시예의 표시 제어 장치(110)는 1 화소 또는 2 화소 입력의 인터페이스에 대응 가능하며, 그 설정은 모드 핀(PIX)에 인가하는 전압으로 행한다.
본 실시예에서는, 1 화소 입력 사양의 경우에는 모드 핀(PIX)에 인가하는 전압을 L 레벨로 고정하고, 또한 2 화소 입력 사양의 경우에는 모드 핀(PIX)에 인가하는 전압을 H 레벨로 고정한다.
이하, 본 실시예의 표시 제어 장치(110)에 있어서의, 1 화소 입력 사양과, 2 화소 입력 사양의 설정 방법에 대하여 설명한다.
도 16은 표시 제어 장치(110)의 각 입력 단자가, 그대로, 인터페이스·커넥터(CT)에 접속되는 경우의 모드 핀(PIX)의 설정 방법을 설명하기 위한 도면이다.
이 경우에는, 1 화소째의 각 표시 데이터, 2 화소째의 각 표시 데이터 및 각제어 신호가 입력되는 입력 단자 및 모드 핀(PIX)이 인터페이스·커넥터(CT)에 직접 접속된다.
따라서, 이 예에서는, 예를 들면, 본체 컴퓨터 등의 외부로부터 모드 핀(PIX)에 인가하는 전압을 설정하여, 1 화소 입력 사양인지, 2 화소 입력 사양인지를 설정하게 된다.
최근, 액정 표시 모듈과, 본체 컴퓨터측과의 인터페이스로서, 아날로그 인터페이스를 대신하여 디지털 인터페이스가 채용되어 있다.
이 디지털 인터페이스로서, LVDS(Low Voltage Differential Signaling) 방식과, Panel Link 방식의 2가지가 알려져 있다.
도 17은 디지털 인터페이스로서, LVDS 방식을 채용한 TFT 방식의 액정 표시 모듈의 주요부 구성을 나타내는 블록도이다.
도 17에 도시한 바와 같이, 컴퓨터 본체측의 그래픽 컨트롤러(180)의 출력단과, 표시 제어 장치(110)의 입력단 사이에, 각각 반도체 집적 회로(LSI)에서 구성되는 트랜스미터(170a, 170b)와 리시버(160a, 160b)가 설치된다.
그 밖의 회로 구성은, 도 1에 도시한 회로 구성과 동일하므로, 도시는 생략하고 있다.
상기 트랜스미터(170a)(혹은 170b)는 그래픽 컨트롤러(180)로부터의 디스플레이 타이밍 신호(DTMG), 수평 동기 신호(Hsync), 수직 동기 신호(vsync) 및 표시용 데이터(R·G·B)의 전체 21 비트의 신호를 병렬-직렬 변환하여, 3개의 트위스티드 쌍선으로 리시버(160a)(혹은 160b)로 송출한다.
상기 리시버(160a)(혹은 160b)는 상기 직렬 신호를 직렬-병렬 변환하여, 디스플레이 타이밍 신호(DTMG), 수평 동기 신호(Hsync), 수직 동기 신호(vsync) 및 표시용 데이터(R·G·B)를 표시 제어 장치(110)로 송출한다.
또한, 클럭 신호(CK)는 하나의 트위스티드 쌍선으로 상기 트랜스미터(170a) (혹은 170b)로부터 리시버(160a)(혹은 160b)로 전송된다.
도 18은 LVDS 방식으로, 외부로부터 표시 제어 장치(110)에 표시 데이터 등이 입력되는 경우의 모드 핀(PIX)의 설정 방법을 설명하기 위한 도면이다.
이 경우에는, 1 화소째의 입력 표시 데이터 및 2 화소째의 입력 표시 데이터마다 커넥터(CT1, CT2)를 갖고 있다.
2 화소째의 입력 표시 데이터가 존재하는지의 여부는, 2 화소째의 입력 표시 데이터가 전송되어 오는 커넥터(CT2)에 전원이 발생되었는지, 혹은 2 화소째의 입력 표시 데이터가 전송되어 오는 리시버로부터 클럭 신호(CK)가 출력되어 있는지를 확인하여, 그 결과를 표시 제어 장치(110)의 모드 핀(PIX)에 반영시킨다.
2 화소째의 입력 표시 데이터가 전송되어 오는 리시버로부터, 클럭 신호(CK)가 출력되어 있는지의 여부는, 예를 들면, 도 18에 도시한 바와 같은 클럭 체크 회로(60)를 설치함으로써 가능하다.
즉, 저항 R과 컨덴서 C로 이루어지는 저역 통과 필터에 의해 클럭 신호(CK)가 출력되어 있는지를 검출하여, 이 저역 통과 필터로부터의 출력 전압에 의해 모드 핀(PIX)의 전압을 설정한다.
상술한 방법은, 표시 제어 장치(110)의 모드 핀(PIX)에 인가하는 전압에 의해 입력 모드를 전환하는 방법이지만, 이 전환을, 표시 제어 장치(110)의 내부에서 행하는 것도 가능하다.
도 19의 (a)에 도시한 바와 같이, 외부로부터 입력되는 디스플레이 타이밍 신호는 1 라인 내의 표시 데이터 구간(H 레벨의 기간)을 나타낸다. 따라서, 1 화소 입력 동작 모드의 경우에는 디스플레이 타이밍 신호 내의 클럭 신호(CK)의 클럭 수는 액정 표시 패널(10)의 가로 방향의 화소 수와 일치한다.
2 화소 입력 동작 모드의 경우에는, 도 19의 (b)에 도시한 바와 같이, 디스플레이 타이밍 신호 내의 클럭 신호(CK)의 클럭 수는 액정 표시 패널(10)의 가로 방향의 화소 수의 반의 화소 수로 된다.
따라서, 도 20에 도시한 바와 같은 회로에서 디스플레이 타이밍 신호 내의 클럭 신호(CK)의 클럭 수를, 표시 제어 장치(110) 내부에서 판단함으로써, 1 화소 입력 사양이 2 화소 입력 사양인지를 판단할 수 있다.
도 20에 도시한 회로에서는 디스플레이 타이밍 신호의 상승 시점을, 상승 검출 회로(300)에서 검출하여, 이에 따라 카운터 회로(301)를 리세트하고, 그 후, 카운터 회로(301)에서 클럭 신호(CK)의 클럭 수를 카운트한다.
또한, 디스플레이 타이밍 신호의 하강 시점을, 상승 하강 검출 회로(302)에서 검출하여, 이에 따라, 카운터 회로(302)의 카운트 수를 래치 회로(303)에서 래치한다.
이 래치 회로(303)에서 래치된 카운트 수와, 액정 표시 패널(10)의 가로 방향의 화소 수(즉, 가로 방향의 해상도)를, 비교 회로(304)에서 비교한다.
비교 회로(304)에서의 비교 결과에 의해 디스플레이 타이밍 신호 내의 클럭 신호(CK)의 클럭 수가, 액정 표시 패널(10)의 가로 방향의 화소 수와 일치한 경우에는 표시 제어 장치(110)의 내부에서 입력 모드를 1 화소 입력 사양으로 하고, 또한 디스플레이 타이밍 신호 내의 클럭 신호(CK)의 클럭 수가, 액정 표시 패널(10)의 가로 방향의 화소 수의 반의 화소 수와 일치한 경우에는 표시 제어 장치(110)의 내부에서 입력 모드를 2 화소 입력 사양으로 한다.
그 밖의 경우에는, 이상(異常) 처리로서 처리한다.
이 예의 경우에는, 표시 제어 장치(110)의 모드 핀(PIX)이 불필요해지기 때문에, 표시 제어 장치(110)의 소형화를 도모하기 위해 유효하다.
또한, 상기 각 실시예에서는, 본 발명을 종전계 방식의 액정 표시 패널에 적용한 경우에 대하여 설명하였지만, 이것에 한정되는 것이 아니라, 횡전계 방식의 액정 표시 패널에도 적용 가능하다.
또한, 상기 각 실시예에서는, 본 발명을 TFT 방식의 액정 표시 장치에 적용한 경우에 대하여 설명하였지만, 이것에 한정되는 것이 아니라, 본 발명은 STN 방식의 단순 매트릭스형 액정 표시 장치에도 적용 가능한 것은 물론이다.
이상, 본 발명자에 의해 이루어진 발명을, 상기 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은, 상기 발명의 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.
(1) 본 발명에 따르면, 표시 제어 장치로부터 무효 표시 데이터를 포함하는 표시 데이터를 각 구동 회로로 전송할 때, 버스 라인 상의 전송 주파수를 저감시킬 수 있다.
(2) 본 발명에 따르면, 표시 제어 장치로서 각 입력 모드마다 공통의 것을 사용할 수 있기 때문에, 비용을 저감시킬 수 있다.
본 발명에 따른 몇개의 실시예를 예로 들어, 본원 발명에 대하여 진술하였지만, 본원 발명은 이들에 한정되는 것은 아니며, 당업자라면 본원 발명의 취지와 범위를 벗어나지 않는 여러 변형 실시 및 개선이 있을 수 있다는 점을 이해할 수 있을 것이다.

Claims (16)

  1. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    무효 표시 데이터를 포함하는 표시 데이터를 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는, 무효 표시 데이터를 상기 복수의 구동 회로로 송출하는 기간에, 상기 무효 표시 데이터 대신에, 상기 무효 표시 데이터 이전에 송출된 유효 표시 데이터와 동일 레벨의 데이터를 송출하는 액정 표시 장치.
  2. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    무효 표시 데이터를 포함하는 표시 데이터를 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는, 무효 표시 데이터를 상기 복수의 구동 회로로 송출하는 기간에, 상기 무효 표시 데이터 대신에, 상기 무효 표시 데이터에 계속해서 송출되는 유효 표시 데이터와 동일 레벨의 데이터를 송출하는 액정 표시 장치.
  3. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    상기 구동 회로의 홀수번째용의 표시 데이터와 짝수번째용의 표시 데이터를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는, 상기 짝수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터 이전에 송신된 상기 홀수번째의 구동 회로용의 유효 표시 데이터와 동일 레벨의 데이터를, 상기 무효 표시 데이터 대신에 송출하는 액정 표시 장치.
  4. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는, 상기 홀수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터에 이어서 송출되는 상기 짝수번째의 구동 회로용의 유효 표시 데이터와 동일 레벨의 데이터를, 상기 무효 표시 데이터 대신에 송출하는 액정 표시 장치.
  5. 제3항에 있어서,
    상기 복수의 구동 회로의 짝수번째 구동 회로 중 적어도 하나는 상기 액정 표시 소자의 신호선에 접속되지 않은 출력 단자를 포함하고,
    상기 무효 표시 데이터는, 상기 출력 단자에 접속된 내부 회로용의 표시 데이터인 액정 표시 장치.
  6. 제4항에 있어서,
    상기 복수의 구동 회로의 짝수번째 구동 회로 중 적어도 하나는 상기 액정 표시 소자의 신호선에 접속되지 않은 출력 단자를 포함하고,
    상기 무효 표시 데이터는, 상기 출력 단자에 접속된 내부 회로용의 표시 데이터인 액정 표시 장치.
  7. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는,
    외부로부터 입력되는 홀수번째의 구동 회로용의 표시 데이터를 저장하는 제1 저장 수단과,
    외부로부터 입력되는 짝수번째의 구동 회로용의 표시 데이터를 저장하는 제2 저장 수단
    을 포함하며,
    상기 제1 저장 수단 및 제2 저장 수단으로부터 교대로 표시 데이터를 판독하여 상기 복수의 구동 회로로 송출하고, 상기 짝수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터 이전에 송신된 상기 홀수번째의 구동 회로용의 유효 표시 데이터를, 상기 무효 표시 데이터 대신에 송출하는 액정 표시 장치.
  8. 제7항에 있어서,
    상기 표시 제어 장치는, 무효 표시 데이터의 송출 타이밍을 검출하여, 상기 제1 저장 수단으로부터 판독된 유효 표시 데이터를 상기 무효 표시 데이터로 하여 송출하는 액정 표시 장치.
  9. 제7항에 있어서,
    상기 표시 제어 장치는, 상기 제2 저장 수단에 저장하는 표시 데이터가 무효 표시 데이터인 경우에, 상기 무효 표시 데이터 이전에 위치하는 상기 홀수번째의 구동 회로용의 유효 표시 데이터를 상기 제2 저장 수단에 저장하는 액정 표시 장치.
  10. 액정 표시 장치에 있어서,
    액정 표시 소자와,
    복수의 구동 회로와,
    홀수번째의 상기 구동 회로용의 표시 데이터와 짝수번째의 상기 구동 회로용의 표시 데이터를 교대로 상기 복수의 구동 회로로 송출하는 표시 제어 장치
    를 포함하고,
    상기 표시 제어 장치는,
    외부로부터 입력되는 홀수번째의 구동 회로용의 표시 데이터를 저장하는 제1 저장 수단과,
    외부로부터 입력되는 짝수번째의 구동 회로용의 표시 데이터를 저장하는 제2 저장 수단
    을 포함하며,
    상기 제1 저장 수단 및 제2 저장 수단으로부터 교대로 표시 데이터를 판독하여 상기 복수의 구동 회로로 송출하고, 상기 홀수번째의 구동 회로 중 적어도 하나의 구동 회로로 무효 표시 데이터를 송출하는 기간에, 상기 무효 표시 데이터로 연속하여 송출된 상기 짝수번째의 구동 회로용의 유효 표시 데이터를, 상기 무효 표시 데이터 대신에 송출하는 액정 표시 장치.
  11. 제9항에 있어서,
    상기 표시 제어 장치는, 무효 표시 데이터의 송출 타이밍을 검출하여, 상기 제2 저장 수단으로부터 판독된 유효 표시 데이터를 상기 무효 표시 데이터로 하여 송출하는 액정 표시 장치.
  12. 제10항에 있어서,
    상기 표시 제어 장치는, 상기 제1 저장 수단에 저장되는 표시 데이터가 무효 표시 데이터인 경우에, 상기 무효 표시 데이터에 연속하는 상기 짝수번째의 구동 회로용의 유효 표시 데이터를 상기 제1 저장 수단에 저장하는 액정 표시 장치.
  13. 제8항에 있어서,
    상기 표시 제어 장치는, 상기 복수의 구동 회로로 송출하는 클럭 신호를 카운트하여 무효 표시 데이터의 송출 타이밍을 검출하는 액정 표시 장치.
  14. 제7항에 있어서,
    상기 복수의 구동 회로 중 적어도 하나는 상기 액정 표시 소자의 신호선에 접속되지 않은 적어도 하나의 출력 단자를 포함하고,
    상기 무효 표시 데이터는, 상기 적어도 하나의 출력 단자에 접속된 내부 회로용의 표시 데이터인 액정 표시 장치.
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