JPH08286643A

JPH08286643A - 液晶駆動装置

Info

Publication number: JPH08286643A
Application number: JP7116360A
Authority: JP
Inventors: Katsuhiko Morosawa; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-04-18
Filing date: 1995-04-18
Publication date: 1996-11-01

Abstract

(57)【要約】【目的】クロックを伝えるクロックライン上で消費さ
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする。【構成】 π／２だけ位相がずれた２種類の水平同期信
号（ＸＳＣＬ１，ＸＳＣＬ２）を使って、奇数番目のラ
ッチ回路２１、２３、……からなる第１ラッチ群と、偶
数番目のラッチ回路２２、２４、……からなる第２ラッ
チ群とを駆動し、第１ラッチ群と第２ラッチ群とを並列
に処理する。これにより、各位相からなる水平同期信号
のクロック周波数を半分にすることができる。液晶駆動
装置の場合は、クロックラインにドレインライン数分だ
けラッチ回路２１〜２４……のトランスファーゲートが
接続されているため、非常に大きな負荷容量を持ってい
るが、クロック周波数を半分にすることができるため、
大きな負荷容量に対する充電／放電の回数が減少して、
低消費電力化が図れるようになった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶駆動装置に関し、
詳細には、液晶表示パネルの基板上に駆動回路を一体形
成する駆動回路一体型の液晶駆動装置に関する。

【０００２】

【従来の技術】従来、例えば、アクティブマトリクス駆
動方式による液晶表示パネルとしては、各画素毎に設け
られるスイッチングトランジスタに薄膜トランジスタを
用いたＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid
Crystal Display）などがある。そして、このＴＦＴ−
ＬＣＤを駆動するためのドライバ回路は、ＣＯＧ（Chip
On Glass）技術によってドライバ回路を構成するチップ
を基板上にダイボンディングして形成したり、あるい
は、液晶表示パネルの表示領域に形成するＴＦＴと同一
工程でガラス基板上にＴＦＴからなるドライバ回路を一
体形成するものがある。後者は、駆動回路一体型液晶駆
動装置と称されている。

【０００３】図１１は、従来の駆動回路一体型のドレイ
ンドライバ各部の入出力信号を示すタイミングチャート
である。図１１に示すように、従来のドレインドライバ
のシフトレジスタを構成する入出力ラインが直列に接続
された複数のラッチ回路には、入力信号としてＸＤクロ
ック（ＸＤ）が入力されるとともに、その入力信号をラ
ッチするかスルーで出力するかを制御する制御信号とし
て、コントローラから各ラッチ回路に対して水平同期信
号（ＸＳＣＬ）と、この極性を反転した反転水平同期信
号（￣ＸＳＣＬ）とが入力される。

【０００４】上記複数のラッチ回路のうち、隣接する２
個ずつのラッチ回路の出力が入力端子に接続されたＮＡ
ＮＤ回路とＮＯＲ回路が１つ置きに配置され、それらの
ＮＡＮＤ出力またはＮＯＲ出力と、それらをインバータ
で反転した反転出力とが次段のラッチ回路に入力され
る。

【０００５】このラッチ回路は、デジタル画像データ
（Ｄａｔａ）が入力され、上記のＮＡＮＤ出力またはＮ
ＯＲ出力とそれらの反転出力とにより、各画素毎の画像
データを所定のタイミングでラッチする。このラッチデ
ータは、さらに次の段に設けられたラッチ回路でＯＰク
ロック（ＯＰ）と反転ＯＰクロック（￣ＯＰ）とによ
り、前段のラッチ回路でラッチされたデータを再度ラッ
チし、そのラッチデータと交流化信号ＷＦとに基づいて
次のトライステート回路において３つの電位（ＶH、ＶC
、ＶL ）からなる液晶の交流駆動電圧が作成される。
この交流駆動電圧は、各ドレインラインのＤ1 、Ｄ2 、
Ｄ3 、……、Ｄn にそれぞれ出力される。

【０００６】また、図１２は、従来の駆動回路一体型の
ゲートドライバ各部の入出力信号を示すタイミングチャ
ートである。従来のゲートドライバのシフトレジスタを
構成する直列に接続された複数のラッチ回路には、図１
２に示すように、入力信号としてＹＤクロック（ＹＤ）
が入力されるとともに、その入力信号をラッチするかス
ルーで出力するかを制御する制御信号として、コントロ
ーラから各ラッチ回路に対して垂直同期信号（ＹＳＣ
Ｌ）と反転垂直同期信号（￣ＹＳＣＬ）とが入力され
る。

【０００７】上記複数のラッチ回路のうち、隣接する２
個ずつのラッチ回路の出力を入力するＮＯＲ回路がそれ
ぞれ各ゲートライン毎に設けられ、それらのＮＯＲ出力
をインバータで反転した反転出力が各ゲートラインＧ1
、Ｇ2 、Ｇ3 、Ｇ4 ……にそれぞれ出力される。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶駆動装置にあっては、図１１および図１
２に見られるように、まず、水平同期信号（ＸＳＣＬ）
と垂直同期信号（ＹＳＣＬ）のオン／オフ回数が他の信
号と比べて非常に多いことがわかる。

【０００９】この水平同期信号（ＸＳＣＬ）と垂直同期
信号（ＹＳＣＬ）を発生させる同期信号駆動回路は、例
えば、水晶発振器、負荷抵抗、あるいはＣＭＯＳなどを
用いた複数のインバータ回路で構成されている。そし
て、その同期信号駆動回路の出力端部には、水平同期信
号や垂直同期信号を出力するＸＳＣＬラインやＹＳＣＬ
ラインが接続され、さらにその先に接続されたラッチ回
路には負荷容量の大きいトランスファーゲートを内蔵し
ている。このため、上記した水平同期信号（ＸＳＣＬ）
と垂直同期信号（ＹＳＣＬ）のオン／オフ回数が多くな
ればなる程、同期信号駆動回路の消費電力が飛躍的に増
大するという問題がある。

【００１０】そして、この同期信号駆動回路の消費電力
は、液晶表示装置の消費電力の一部であるため、当然、
同期信号駆動回路の消費電力が大きくなるのに伴って液
晶表示装置の消費電力も増大することになる。

【００１１】特に、近年では液晶表示画面の高精細化や
大画面化により表示画素数が増加するのに伴って、同期
信号のオン／オフ回数（クロック周波数）が一層多くな
るため、消費電力の増大化傾向が避けられなくなってい
る。そこで、本発明は、上記課題に鑑みてなされたもの
であって、クロックを伝えるクロックライン上で消費さ
れる電力を小さくして液晶駆動装置全体の消費電力を少
なくする駆動回路一体型の液晶駆動装置を提供すること
を目的としている。

【００１２】

【課題を解決するための手段】請求項１記載の液晶駆動
装置は、液晶パネル基板上に駆動回路が一体形成される
駆動回路一体型の液晶駆動装置において、位相の異なる
複数のクロックを生成するクロック生成部と、前記クロ
ック生成部が生成する各位相を持ったクロックを伝える
クロックラインと、を備え、さらに、前記各クロックラ
インにそれぞれ接続され、前記クロック生成部で生成さ
れた各位相のクロックを並列に処理して所定のタイミン
グからなるタイミング信号を作成するクロック処理部
が、少なくとも前記液晶基板上に一体形成された駆動回
路に設けられ、前記クロック処理部で作成されたタイミ
ング信号に基づいて液晶を駆動する液晶駆動信号を生成
することを特徴とする。

【００１３】また、請求項２記載の液晶駆動装置は、請
求項１に記載された位相の異なる複数のクロックとし
て、π／２だけ位相がずれた２種類のクロックを用いる
ようにしてもよい。

【００１４】請求項３記載の液晶駆動装置は、液晶パネ
ル基板上に駆動回路を一体形成する駆動回路一体型の液
晶駆動装置において、π／２だけ位相がずれた２種類の
クロックを生成するクロック生成部と、２種類のクロッ
クを伝えるクロックラインと、を備え、さらに、前記ク
ロック生成部で生成される２種類のクロックのうち一方
を第１クロックとし、他方を第２クロックとし、前記第
１クロックを伝えるクロックラインには奇数番目のラッ
チ回路を複数個接続して第１ラッチ群を構成するととも
に、前記第２クロックを伝えるクロックラインには偶数
番目のラッチ回路を複数個接続して第２ラッチ回路群を
構成し、前記第１ラッチ群と前記第２ラッチ回路群とを
入力信号に対して並列に接続したシフトレジスタと、前
記シフトレジスタを構成する第１ラッチ群と第２ラッチ
回路群からそれぞれ隣接した１個ずつのラッチ回路出力
をそれぞれ入力するＮＡＮＤ回路群と、が少なくとも前
記液晶基板上に一体形成された駆動回路に設けられ、前
記シフトレジスタと前記ＮＡＮＤ回路群とで作成された
タイミング信号に基づいて液晶を駆動する液晶駆動信号
を生成することを特徴とする。

【００１５】また、請求項４記載の液晶駆動装置は、請
求項３記載の液晶駆動装置を液晶表示パネルの走査線を
駆動する走査線駆動回路として構成してもよい。

【００１６】また、請求項５記載の液晶駆動装置は、請
求項３に記載された液晶駆動装置に、さらに、前記ＮＡ
ＮＤ回路群の各ＮＡＮＤ回路毎に複数のインバータ回路
と、複数のラッチ回路と、トライステート回路とを備え
るようにしてもよい。

【００１７】また、請求項６記載の液晶駆動装置は、請
求項５の液晶駆動装置を液晶表示パネルのデータ線を駆
動するデータ線駆動回路として構成してもよい。

【００１８】

【作用】請求項１および請求項２に記載の液晶駆動装置
では、クロック生成部で位相の異なる複数のクロックと
して、例えば、π／２だけ位相がずれた２種類のクロッ
クが生成され、クロックラインによって各位相毎にクロ
ックを伝え、クロック処理部で各クロックラインにそれ
ぞれ接続されて、各位相毎のクロックを並列に処理する
ことによって作成されたタイミング信号に基づいて液晶
駆動信号を生成する。

【００１９】従って、位相の異なるクロックをｎ（ｎは
整数）個用いることにより、各位相のクロック周波数を
１／ｎにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。

【００２０】請求項３〜請求項６に記載の液晶駆動装置
では、クロック生成部でπ／２だけ位相がずれた２種類
のクロックを生成し、クロックラインで２種類のクロッ
クを伝え、第１クロックで駆動される第１ラッチ群と第
２クロックで駆動される第２ラッチ回路群とを入力信号
に対して並列に接続してシフトレジスタを構成し、その
シフトレジスタの第１ラッチ群と第２ラッチ回路群から
それぞれ隣接したラッチ回路の出力をＮＡＮＤ回路群の
各ＮＡＮＤ回路に入力するように構成する。これによ
り、液晶表示パネルの走査線を駆動する走査線駆動回路
とすることができる。

【００２１】また、上記したＮＡＮＤ回路群の各ＮＡＮ
Ｄ回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。

【００２２】

【実施例】以下、本発明の液晶駆動装置の実施例を図面
に基づいて説明する。図１〜図１０は、本発明の液晶駆
動装置を説明する図であり、ここでは、液晶表示パネル
のガラス基板上にＴＦＴからなる駆動回路を一体形成し
た駆動回路一体型液晶駆動装置として実施したものであ
る。

【００２３】まず、構成を説明する。図１は、本実施例
に係る駆動回路一体型ＴＦＴ−ＬＣＤ１１の概略構成図
である。この駆動回路一体型ＴＦＴ−ＬＣＤ１１は、Ｌ
ＣＤ（Liquid Crystal Display）の表示領域において、
ガラス基板上の各画素毎にスイッチング素子となるＴＦ
Ｔ（Thin Film Transistor）を形成するとともに、ドレ
インドライバ（データ線駆動回路）やゲートドライバ
（走査線駆動回路）からなる液晶駆動回路がガラス基板
上に一体形成されている。

【００２４】図１に示すように、駆動回路一体型ＴＦＴ
−ＬＣＤ１１は、ガラス基板１２上の表示領域内の各画
素毎にＴＦＴが形成された液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）１３と、その液晶表示パネル１３の各ＴＦＴのゲ
ートに走査信号を印加して選択／非選択状態を作り出す
ゲートドライバ１４と、そのゲートドライバ１４によっ
て選択状態としたＴＦＴに表示信号を印加して各画素毎
の液晶を駆動するドレインドライバ１５とで構成されて
いる。

【００２５】以下、ドレインドライバ１５の構成および
動作を説明した後、ゲートドライバ１４の構成および動
作を説明する。［ドレインドライバの構成］まず、ドレインドライバ１
５の内部は、さらに、シフトレジスタ１６、ラッチ回路
１７およびドライバ回路１８などを備えており、各回路
に応じた各種入力信号が入力される。また、上記した液
晶表示パネル１３、ゲートドライバ１４およびドレイン
ドライバ１５は、ガラス基板１２上に一体形成されてい
る。

【００２６】図２は、図１に示すドレインドライバ１５
をラッチ回路、ＮＡＮＤ回路、インバータ回路およびト
ライステート回路で構成した部分回路図であり、図３
は、図２各部の信号波形を示すタイミングチャートであ
る。図２に示すドレインドライバ１５は、シフトレジス
タ１６、ラッチ回路１７およびドライバ回路１８で構成
されている。

【００２７】（シフトレジスタ）本実施例のシフトレジ
スタ１６は、ラッチ回路２１、２２、２３、２４……、
ＮＡＮＤ回路３１、３２、３３、３４……、インバータ
回路４１、４２、４３、４４……、およびインバータ回
路５１、５２、５３、５４……などで構成されており、
ここでは水平同期信号（ＸＳＣＬ）の位相をずらした２
種類のクロックパルスと、ＸＤクロック（ＸＤ）とが入
力される。

【００２８】具体的には、図３に示すように、第１水平
同期信号（ＸＳＣＬ１）と、その位相を反転した反転第
１水平同期信号（￣ＸＳＣＬ１）、およびＸＳＣＬ１を
π／２だけ位相をずらした第２水平同期信号（ＸＳＣＬ
２）と、その位相を反転した反転第２水平同期信号（￣
ＸＳＣＬ２）とがシフトレジスタ１６に入力される。こ
れは、本実施例の特徴である位相の異なる（２種類の位
相）複数のクロックを使うことによって、個々のクロッ
クラインに流れるクロック周波数を低下させて、消費電
力を低減するものである。

【００２９】本実施例におけるシフトレジスタ１６の構
成は、入力される水平同期信号として位相がπ／２ずれ
た２種類のクロックを用いていることから、図２に示す
ように、各ドレインラインＤ１、Ｄ２、Ｄ３、Ｄ４……
に対応したラッチ回路２１、２２、２３、２４……を２
群に分けて、例えば、奇数番目のラッチ回路２１、２３
……を第１ラッチ群として、上記第１水平同期信号（Ｘ
ＳＣＬ１）とこれを反転した反転第１水平同期信号（￣
ＸＳＣＬ１）とをそれぞれ入力する。また、偶数番目の
ラッチ回路２２、２４……は、第２ラッチ群として、上
記第２水平同期信号（ＸＳＣＬ２）と反転第２水平同期
信号（￣ＸＳＣＬ２）とがそれぞれ入力される。そし
て、上記した第１ラッチ群と第２ラッチ群には、ＸＤク
ロック（ＸＤ）が並列に入力される。

【００３０】さらに、次段のＮＡＮＤ回路３１〜３４の
入力側には、上記した第１ラッチ群と第２ラッチ群の隣
接したラッチ回路の出力（Ｏ）と反転出力（￣Ｏ）とが
それぞれ入力される。例えば、ＮＡＮＤ回路３１には、
ラッチ回路２１の出力（Ｏ）とラッチ回路２２の反転出
力（￣Ｏ）とが入力され、ＮＡＮＤ回路３２には、ラッ
チ回路２２の出力（Ｏ）とラッチ回路２２の出力（Ｏ）
とが入力され、ＮＡＮＤ回路３３には、ラッチ回路２３
の反転出力（￣Ｏ）とラッチ回路２４の出力（Ｏ）とが
入力される。

【００３１】また、上記各ＮＡＮＤ回路３１〜３４の出
力は、インバータ回路４１〜４４にそれぞれ入力して反
転を行った論理を次のラッチ回路１７に出力するととも
に、その出力をさらにインバータ回路５１〜５４で再度
論理を反転してラッチ回路１７に出力される。

【００３２】このように、上記シフトレジスタ１６は、
２種類の水平同期信号（ＸＳＣＬ１）（ＸＳＣＬ２）
と、その反転信号（￣ＸＳＣＬ１）（￣ＸＳＣＬ２）及
びＸＤクロック（ＸＤ）とに基づいて、各ドレインライ
ン毎の画像データをラッチするためのラッチパルスを生
成している。

【００３３】（ラッチ回路）次のラッチ回路１７は、ラ
ッチ回路６１、６２、６３、６４……とラッチ回路７
１、７２、７３、７４……とで構成されており、それぞ
れのラッチ回路には、ビデオ信号をＡ／Ｄ変換したデジ
タル画像データ（Ｄａｔａ）と、ラッチタイミングを指
示するＯＰクロック（ＯＰ）及び反転ＯＰクロック（￣
ＯＰ）とが入力される。

【００３４】上記ラッチ回路６１、６２、６３、６４…
…は、データラインから入力端子（Ｉ）にそれぞれデジ
タル画像データが入力され、そのデジタル画像データを
上記シフトレジスタ１６から入力される各ラッチパルス
のタイミングでラッチする。そして、ラッチ回路６１〜
６４でラッチされた各ラッチデータは、次段のラッチ回
路７１〜７４でＯＰクロック（ＯＰ）及び反転ＯＰクロ
ック（￣ＯＰ）に基づいて再度ラッチされて、次のドラ
イバ回路１８のトライステート回路に出力される。

【００３５】（ドライバ回路）次のドライバ回路１８
は、トライステート回路８１、８２、８３、８４……で
構成されており、上記ラッチ回路７１〜７４でラッチさ
れた各ドレインライン毎のラッチデータと、交流化信号
ＷＦとが入力されると、これに基づいて液晶を駆動する
交流化された駆動電圧を作成して各ドレインラインＤ
１、Ｄ２、Ｄ３、Ｄ４……に出力する。

【００３６】（同期信号駆動回路）図４は、図１のドレ
インドライバ１５やゲートドライバ１４に入力する水平
同期信号あるいは垂直同期信号を発生させる同期信号駆
動回路９１の一構成例を示す図である。図４示すよう
に、同期信号駆動回路９１は、水晶発振器９２、負荷抵
抗９３、あるいはＣＭＯＳなどを用いた複数のインバー
タ回路９４〜９８などで構成されている。

【００３７】同期信号駆動回路９１は、水晶発振器９２
から出力される所定周波数の発振パルスを並列に接続さ
れた負荷抵抗９３を介してインバータ回路９４による反
転データと非反転データをインバータ回路９５に出力
し、そのインバータ回路９５の出力をインバータ回路９
６及び９７を経て水平同期信号（ＸＳＣＬ）あるいは垂
直同期信号（ＹＳＣＬ）として出力され、上記インバー
タ回路９５の出力は、さらに、インバータ回路９８を経
て反転され、反転水平同期信号（￣ＸＳＣＬ）あるいは
反転垂直同期信号（￣ＹＳＣＬ）として出力される。

【００３８】そして、本実施例では、上記した同期信号
を（ＸＳＣＬ１）あるいは（ＹＳＣＬ１）とすると、こ
れに対してπ／２だけ位相がずれた水平同期信号（ＸＳ
ＣＬ２）と垂直同期信号（ＹＳＣＬ２）を上記と同じ構
成からなる他の回路を使って生成することができる。ま
た、上記以外に同期信号駆動回路９１を使って、基本と
なる出力同期信号に対して遅延回路等を介することによ
り、π／２だけ位相がずれた同期信号を作成するように
してもよい。

【００３９】次に、図５は、図２のドレインドライバ１
５に用いたラッチ回路のシンボルとその入出力信号を示
す図であり、図６は、図５に示すラッチ回路１０１の回
路構成図である。図６に示すように、ラッチ回路１０１
の内部は、トランスファーゲート１０２、１０３と、イ
ンバータ回路１０４、１０５、１０６とで構成されてい
る。そこで、図２に示すラッチ回路２１〜２４の入力端
子Ｌ，￣Ｌには、水平同期信号（ＸＳＣＬ１，￣ＸＳＣ
Ｌ１）と、π／２だけ位相をずらした水平同期信号（Ｘ
ＳＣＬ２，￣ＸＳＣＬ２）とを伝える２種類のクロック
ラインにそれぞれ接続されているとともに、回路内部で
は図６に示すように、トランスファーゲート１０２、１
０３の各ゲートに接続されている。このトランスファー
ゲート１０２、１０３は、ここではＰＭＯＳとＮＭＯＳ
をペアで使用したＣＭＯＳトランスファーゲートで構成
されている。

【００４０】また、これに対して、従来のシフトレジス
タの構成は、複数のラッチ回路の入力端子Ｌ，￣Ｌに水
平同期信号（ＸＳＣＬ，￣ＸＳＣＬ）を伝える１種類の
クロックラインが接続されている。このように、本実施
例と従来例とでは、クロックラインに接続されるラッチ
回路数が同じであることから、負荷容量の総量が同じで
あって、大きな負荷容量がクロックラインに接続されて
いる。

【００４１】ところが、従来例では、ラッチ回路が１種
類の水平同期信号によって駆動されているため、画素数
の増加に伴って水平同期信号の周波数が高くなり、上記
クロックラインが持っている負荷容量を高速で切替えな
ければならず、消費電力が非常に大きくなるという問題
があった。

【００４２】これに対して、本実施例では、上記ラッチ
回路を２系統に分離し、各系統のラッチ回路にそれぞれ
π／２だけ位相をずらした２種類の水平同期信号を使う
ことにより、１クロックラインあたりのクロック周波数
を半分にしても従来例と同じ液晶駆動動作を行うことが
できる。このため、ｆをクロック周波数とし、ＣL を負
荷容量とし、ＩL をリーク電流とし、ＶDDを電源電圧と
した場合に、例えば、トランスファーゲートを構成する
ＣＭＯＳの消費電力は、下記式で表すことができる。

【００４３】ＣＭＯＳの消費電力＝ｆ×ＣL ×ＶDD²＋ＩL ・ＶDD …………… 式において、液晶駆動装置では上述したように負荷容
量ＣL が非常に大きくなる場合は、下記式のように表
すことができる。

【００４４】ＣＭＯＳの消費電力≒ｆ×ＣL ×ＶDD² …………… 式を見ると、従来例と本実施例とで負荷容量ＣL や電
源電圧ＶDDが変らなくても、クロック周波数がｆが半分
になると、消費電力が半分になることがわかる。

【００４５】このように、本実施例では、図２に示すド
レインドライバ１５のシフトレジスタ１６を、ラッチ回
路２１、２３……、およびラッチ回路２２、２４……の
２系統に分けて、各系統毎に位相の異なる水平同期信号
（ＸＳＣＬｌ、ＸＳＣＬ２）が供給されて、並列処理さ
れる。このため、各クロックラインのクロック周波数が
半分で済むことから、消費電力が半分となり、液晶駆動
装置自体の消費電力を大幅に低減できるようになった。

【００４６】次に、図２に示すＮＡＮＤ回路３１〜３４
あるいはインバータ回路４１〜４４、５１〜５４は、Ｃ
ＭＯＳトランジスタやＰ型あるいはＮ型のＭＯＳトラン
ジスタを組み合わせて構成している。また、ラッチ回路
１７を構成するラッチ回路６１〜６４、７１〜７４は、
図５および図６のラッチ回路１０１と同様に構成されて
いる。

【００４７】さらに、図２に示すドライバ回路１８のト
ライステート回路８１〜８４は、図７および図８のよう
に構成されている。すなわち、図７は、図２のドレイン
ドライバ１５に用いたトライステート回路のシンボルと
その入出力信号を示す図であり、図８は、図７のトライ
ステート回路１１１の一回路構成例を示す図である。

【００４８】図８に示すように、トライステート回路１
１１は、ＣＭＯＳ１１２、ＰＭＯＳ１１３、１１６、１
１７、１１９、ＮＭＯＳ１１４、１１５、１１８、１２
０、トランスファーゲート１２１などから構成されてい
る。このトライステート回路１１１は、液晶駆動装置な
どで液晶を駆動する際に、直流電圧を印加したのでは液
晶が劣化することから、交流化された駆動電圧を生成す
るものである。

【００４９】図８に示すトライステート回路１１１は、
入力端が３種類の電源電圧ＶH 、ＶC 、ＶL（但し、ＶH
＞ＶC ＞ＶL ）に接続されたＰＭＯＳ１１９、ＮＭＯ
Ｓ１２０、トランスファーゲート１２１をスイッチング
させて交流化された駆動電圧信号（Ｏ）を発生させる。
上記したＰＭＯＳ１１９、ＮＭＯＳ１２０、トランスフ
ァーゲート１２１のスイッチング制御は、入力信号
（Ｄ）と交流化信号（ＷＦ）とに基づいて、ＣＭＯＳ１
１２、ＰＭＯＳ１１３、１１６、１１７およびＮＭＯＳ
１１４、１１５、１１８で構成された論理生成部から一
定の論理を出力し、これを各素子のゲートに印加するこ
とによって行われる。

【００５０】そして、上記したトライステート回路１１
１の入力信号Ｄは、書き込みデータの有り／無し、すな
わち、液晶を駆動するか／しないかを表し、交流化信号
ＷＦは、液晶駆動電圧の正／負を表すものである。

【００５１】なお、上記したドレインドライバ１５の構
成を示す図２の回路図は、ドレインドライバの一部の構
成を示したにすぎず、実際には上記各回路が水平走査方
向の画素数に応じて連なって配置されている。これによ
り、各ドレインラインには、その位置に応じた表示信号
を供給することができる。

【００５２】［ドレインドライバの動作］まず、図１に
示すように、ドレインドライバ１５のシフトレジスタ１
６には、図示しないコントローラから水平同期信号（Ｘ
ＳＣＬ）とＸＤクロックとが入力される。これを図２で
見ると、本実施例のシフトレジスタ１６には、位相がπ
／２だけずれた２種類の水平同期信号（ＸＳＣＬ１，Ｘ
ＳＣＬ２）が入力される。この２種類の水平同期信号
は、図４に示す同期信号駆動回路を２個用いて発生する
もので、コントローラ内に設けられている。

【００５３】図２に示すように、２種類の水平同期信号
は、第１ラッチ群２１、２３と第２ラッチ回路群２２、
２４の入力端子（Ｌ，￣Ｌ）とにそれぞれ入力され、入
力信号ＸＤクロックをラッチしたりスルーで出力したり
する。このラッチ回路の動作は、図６に示すように、入
力端子（Ｌ，￣Ｌ）に水平同期信号のクロックパルスが
入力されると、トランスファーゲート１０２と１０３と
が交互にオン／オフし、入力端子（Ｉ）から入力される
ＸＤクロックの入力を制御する。

【００５４】トランスファーゲート１０２をオンし、１
０３がオフした場合は、ＸＤクロックがトランスファー
ゲート１０２を介してインバータ回路１０４で論理を反
転して出力端子（￣Ｏ）から出力するとともに、その論
理をインバータ回路１０５でさらに反転して出力端子
（Ｏ）から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。

【００５５】逆に、トランスファーゲート１０２をオフ
して、１０３がオンした場合は、従前に入力されたＸＤ
クロックの論理に従って、インバータ回路１０４の出力
が固定されるため、出力端子（Ｏ，￣Ｏ）から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。

【００５６】ここで、ラッチ回路２１〜２４……の個数
は、従来と同じであるが、ラッチ回路の奇数番目を第１
ラッチ群とし、偶数番目を第２ラッチ回路群として、各
ラッチ回路群に対してπ／２だけ位相がずれた２種類の
クロックを供給することにより、各クロックラインのク
ロック周波数を半分にすることができる（図３参照）。

【００５７】上記各ラッチ回路２１〜２４の出力端子
（Ｏ，￣Ｏ）からの出力信号は、各ラッチ回路群の次の
ラッチ回路の入力端子（Ｉ）に入力されるとともに、次
段のＮＡＮＤ回路３１〜３４に入力され、そのＮＡＮＤ
出力をインバータ回路４１〜４４とインバータ回路５１
〜５４とで、反転あるいは再反転させて次段のラッチ回
路１７に出力する。

【００５８】ラッチ回路１７では、シフトレジスタ１６
からの出力信号がそれぞれラッチ回路６１〜６４の入力
端子（Ｌ，￣Ｌ）に入力されるとともに、デジタル画像
データが入力端子（Ｉ）から入力され、各ドレインライ
ン毎の画像データをラッチする。

【００５９】さらに、ラッチ回路６１〜６４でラッチさ
れた画像データは、ＯＰクロック（ＯＰ）と反転ＯＰク
ロック（￣ＯＰ）のタイミングでラッチ回路７１〜７４
にラッチした後、所定のタイミングでこれを次段のドラ
イバ回路１８に出力する。

【００６０】ドライバ回路１８におけるトライステート
回路８１〜８４では、ラッチ回路７１〜７４でラッチさ
れた各ドレインライン毎の画像データを交流化信号ＷＦ
によって交流化された液晶駆動信号として各ドレインラ
インＤ１〜Ｄ４に出力される。

【００６１】上記したように、本実施例のドレインドラ
イバ１５は、図３に示すように、クロックの位相をπ／
２だけずらした２種類の水平同期信号（ＸＳＣＬ１，Ｘ
ＳＣＬ２）を用いているため、従来例の図１１の場合と
比較すると、各クロックラインに流れる水平同期信号の
クロック周波数が半分になっている。従って、上記した
ＣＭＯＳの消費電力を表すｆ×ＣL ×ＶDD² （ｆ：クロ
ック周波数、ＣL ：負荷容量、ＶDD：電源電圧）の数式
で見ると、負荷容量ＣL や電源電圧ＶDDが同じ場合で
も、クロック周波数のｆが半分になると消費電力が半分
になり、液晶駆動装置自体の消費電力を大幅に低下させ
ることができる。

【００６２】［ゲートドライバの構成］次に、図９は、
図１のゲートドライバ１４の回路構成を示す部分回路図
であり、図１０は、図９各部の信号波形を示すタイミン
グチャートである。図９に示すように、ゲートドライバ
１４は、ラッチ回路１３１、１３２、１３３、１３４、
……と、ＮＡＮＤ回路１４１、１４２、１４３、１４４
とを備えており、ガラス基板１２上に一体形成されてい
る。

【００６３】本実施例のゲートドライバ１４のラッチ回
路１３１〜１３４には、垂直同期信号（ＹＳＣＬ）の位
相をずらした２種類のクロックパルスと、ＹＤクロック
（ＹＤ）とが入力される。

【００６４】具体的には、図１０に示すように、第１垂
直同期信号（ＹＳＣＬ１）と、その位相を反転した反転
第１垂直同期信号（￣ＹＳＣＬ１）、およびＹＳＣＬ１
をπ／２だけ位相をずらした第２垂直同期信号（ＹＳＣ
Ｌ２）と、その位相を反転した反転第２水平同期信号
（￣ＹＳＣＬ２）とがシフトレジスタ１６に入力され
る。これは、本実施例の特徴である位相の異なる（２種
類の位相）複数のクロックを使うことによって、個々の
クロックラインに流れるクロック周波数を低下させて、
消費電力を低減するものである。

【００６５】本実施例におけるラッチ回路１３１〜１３
４の構成は、入力される垂直同期信号として位相がπ／
２ずれた２種類のクロックを用いており、図９に示すよ
うに、各ゲートラインＧ１、Ｇ２、Ｇ３、Ｇ４……に対
応したラッチ回路１３１、１３２、１３３、１３４……
を２群に分けて、例えば、奇数番目のラッチ回路１３
１、１３３……を第１ラッチ群として、上記第１垂直同
期信号（ＹＳＣＬ１）とこれを反転した反転第１垂直同
期信号（￣ＹＳＣＬ１）とをそれぞれ入力する。また、
偶数番目のラッチ回路１３２、１３４……は、第２ラッ
チ群として、上記第２垂直同期信号（ＹＳＣＬ２）と反
転第２水平同期信号（￣ＹＳＣＬ２）とがそれぞれ入力
される。そして、上記した第１ラッチ群と第２ラッチ群
には、ＹＤクロック（ＹＤ）が並列に入力される。

【００６６】さらに、次段のＮＡＮＤ回路１４１〜１４
２の入力側には、上記した第１ラッチ群と第２ラッチ群
の隣接したラッチ回路の出力（Ｏ）と反転出力（￣Ｏ）
とがそれぞれ入力される。例えば、ＮＡＮＤ回路１４１
には、ラッチ回路１３１の出力（Ｏ）とラッチ回路１３
２の反転出力（￣Ｏ）とが入力され、ＮＡＮＤ回路１４
２には、ラッチ回路１３２の出力（Ｏ）とラッチ回路１
３３の出力（Ｏ）とが入力され、ＮＡＮＤ回路１４３に
は、ラッチ回路１３３の反転出力（￣Ｏ）とラッチ回路
１３４の出力（Ｏ）とが入力される。

【００６７】また、上記各ＮＡＮＤ回路１４１〜１４４
の出力は、ゲートラインＧ１、Ｇ２、Ｇ３、Ｇ４……に
順次供給することにより、各ゲートラインに接続された
各画素のＴＦＴを駆動して、選択／非選択状態とする。
なお、図９の回路図は、ゲートドライバ１４の一部の構
成を示したにすぎず、実際には上記各回路が水平走査線
の本数に応じて連なって配置されている。これにより、
各ゲートラインを選択的に走査することができる。

【００６８】［ゲートドライバの動作］まず、図１に示
すように、ゲートドライバ１４には、図示しないコント
ローラから垂直同期信号（ＹＳＣＬ）とＹＤクロックと
が入力される。これを図９および図１０に示すように、
本実施例のゲートドライバ１４には、位相がπ／２だけ
ずれた２種類の垂直同期信号（ＹＳＣＬ１，ＹＳＣＬ
２）が入力される。この２種類の垂直同期信号は、図４
に示す同期信号駆動回路を２個用いて発生するもので、
コントローラ内に設けられている。

【００６９】図９に示すように、２種類の垂直同期信号
は、第１ラッチ群１３１、１３３と第２ラッチ回路群１
３２、１３４との入力端子（Ｌ，￣Ｌ）にそれぞれ入力
され、入力信号ＹＤクロックをラッチしたりスルーで出
力したりする。このラッチ回路の動作は、図６に示すよ
うに、入力端子（Ｌ，￣Ｌ）に水平同期信号のクロック
パルスが入力されると、トランスファーゲート１０２と
１０３とが交互にオン／オフし、入力端子（Ｉ）から入
力されるＸＤクロックの入力を制御する。

【００７０】トランスファーゲート１０２をオンし、１
０３がオフした場合は、ＸＤクロックがトランスファー
ゲート１０２を介してインバータ回路１０４で論理を反
転して出力端子（￣Ｏ）から出力するとともに、その論
理をインバータ回路１０５でさらに反転して出力端子
（Ｏ）から出力する。この状態は、いわゆるスルー状態
であって、入力信号がそのまま出力される。

【００７１】逆に、トランスファーゲート１０２をオフ
して、１０３がオンした場合は、従前に入力されたＸＤ
クロックの論理に従って、インバータ回路１０４の出力
が固定されるため、出力端子（Ｏ，￣Ｏ）から出力され
る論理が固定される。この状態は、いわゆるラッチ状態
であって、従前の入力信号の論理が保持される。

【００７２】ここで、ラッチ回路１３１〜１３４……の
個数は、従来の場合と同じであるが、ラッチ回路の奇数
番目を第１ラッチ群とし、偶数番目を第２ラッチ群とし
て、各ラッチ群に対してπ／２だけ位相がずれた２種類
のクロックを供給することにより、各クロックラインの
クロック周波数を半分にすることができる（図１０参
照）。

【００７３】上記各ラッチ回路１３１〜１３４の出力端
子（Ｏ，￣Ｏ）からの出力信号は、各ラッチ群の次のラ
ッチ回路の入力端子（Ｉ）に入力されるとともに、次段
のＮＡＮＤ回路１４１〜１４４に入力され、そのＮＡＮ
Ｄ出力が各ドレインラインＧ１〜Ｇ４……に出力され
る。本実施例のゲートドライバ１４では、垂直同期信号
のクロック周波数を半分にしたが、図１０のＧ１〜Ｇ４
に示す走査信号に見られるように、図１２の従来例と同
じ走査信号を得ることができる。

【００７４】このように、本実施例のゲートドライバ１
４は、図１０に示すように、クロックの位相をπ／２だ
けずらした２種類の垂直同期信号（ＹＳＣＬ１，ＹＳＣ
Ｌ２）を用いているため、従来例の図１２の場合と比較
すると、各クロックラインに流れる垂直同期信号のクロ
ック周波数が半分になっている。従って、上記したＣＭ
ＯＳの消費電力を表すｆ×ＣL ×ＶDD² （ｆ：クロック
周波数、ＣL ：負荷容量、ＶDD：電源電圧）の数式で見
ると、負荷容量ＣL や電源電圧ＶDDが同じ場合でも、ク
ロック周波数のｆが半分になると消費電力が半分にな
り、液晶駆動装置自体の消費電力を大幅に低下させるこ
とができる。

【００７５】なお、上記実施例では、位相の異なるクロ
ックとしてπ／２だけ位相がずれた２種類のクロックを
使用して実施しているが、これに限定されず、位相がπ
／ｎだけずれたｎ種類のクロックを使用することによ
り、さらにクロック周波数を低減することが可能であっ
て、それに伴って低消費電力化することができる。

【００７６】

【発明の効果】請求項１および請求項２に記載の液晶駆
動装置によれば、クロック生成部で位相の異なる複数の
クロックとして、例えば、π／２だけ位相がずれた２種
類のクロックが生成され、クロックラインによって各位
相毎にクロックを伝え、クロック処理部で各クロックラ
インにそれぞれ接続されて、各位相毎のクロックを並列
に処理することによって作成されたタイミング信号に基
づいて液晶駆動信号を生成する。

【００７７】従って、位相の異なるクロックをｎ（ｎは
整数）個用いることにより、各位相のクロック周波数を
１／ｎにすることができるため、クロックライン上で消
費される電力が小さくなり、液晶駆動装置全体の消費電
力を少なくすることができる。

【００７８】請求項３〜請求項６に記載の液晶駆動装置
によれば、クロック生成部でπ／２だけ位相がずれた２
種類のクロックを生成し、クロックラインで２種類のク
ロックを伝え、第１クロックで駆動される第１ラッチ群
と第２クロックで駆動される第２ラッチ回路群とを入力
信号に対して並列に接続してシフトレジスタを構成し、
そのシフトレジスタの第１ラッチ群と第２ラッチ回路群
からそれぞれ隣接したラッチ回路の出力をＮＡＮＤ回路
群の各ＮＡＮＤ回路に入力するように構成する。これに
より、液晶表示パネルの走査線を駆動する走査線駆動回
路とすることができる。

【００７９】また、上記したＮＡＮＤ回路群の各ＮＡＮ
Ｄ回路に、さらに、複数のインバータ回路と、複数のラ
ッチ回路と、トライステート回路とを順次接続して構成
する。これにより、液晶表示パネルのデータ線を駆動す
るデータ線駆動回路とすることができる。

【図面の簡単な説明】

【図１】本実施例に係る駆動回路一体型ＴＦＴ−ＬＣＤ
の概略構成図。

【図２】図１のドレインドライバの回路構成を示す部分
回路図。

【図３】図２各部の信号波形を示すタイミングチャー
ト。

【図４】図１のドレインドライバやゲートドライバに入
力する水平同期信号や垂直同期信号を発生させる同期信
号駆動回路の一構成例を示す図。

【図５】図２のドレインドライバに用いたラッチ回路の
シンボルとその入出力信号を示す図。

【図６】図５に示すラッチ回路の回路構成図。

【図７】図２のドレインドライバに用いたトライステー
ト回路のシンボルとその入出力信号を示す図。

【図８】図７のトライステート回路の一回路構成例を示
す図。

【図９】図１のゲートドライバの回路構成を示す部分回
路図。

【図１０】図９各部の信号波形を示すタイミングチャー
ト。

【図１１】従来の駆動回路一体型のドレインドライバ各
部の入出力信号を示すタイミングチャート。

【図１２】従来の駆動回路一体型のゲートドライバ各部
の入出力信号を示すタイミングチャート。

【符号の説明】１１駆動回路一体型ＴＦＴ−Ｌ
ＣＤ１２ガラス基板１３液晶表示パネル１４ゲートドライバ１５ドレインドライバ１６シフトレジスタ１７ラッチ回路１８ドライバ回路２１〜２４ラッチ回路３１〜３４ＮＡＮＤ回路４１〜４４，５１〜５４インバータ回路６１〜６４，７１〜７４ラッチ回路８１〜８４トライステート回路１３１〜１３４ラッチ回路１４１〜１４４ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】液晶パネル基板上に駆動回路が一体形成さ
れる駆動回路一体型の液晶駆動装置において、位相の異なる複数のクロックを生成するクロック生成部
と、前記クロック生成部が生成する各位相を持ったクロック
を伝えるクロックラインと、を備え、さらに、前記各クロックラインにそれぞれ接続され、前
記クロック生成部で生成された各位相のクロックを並列
に処理して所定のタイミングからなるタイミング信号を
作成するクロック処理部が、少なくとも前記液晶基板上
に一体形成された駆動回路に設けられ、前記クロック処理部で作成されたタイミング信号に基づ
いて液晶を駆動する液晶駆動信号を生成することを特徴
とする液晶駆動装置。
【請求項２】前記位相の異なる複数のクロックは、 π／２だけ位相がずれた２種類のクロックを用いること
を特徴とする請求項１記載の液晶駆動装置。
【請求項３】液晶パネル基板上に駆動回路を一体形成す
る駆動回路一体型の液晶駆動装置において、 π／２だけ位相がずれた２種類のクロックを生成するク
ロック生成部と、２種類のクロックを伝えるクロックラインと、を備え、さらに、前記クロック生成部で生成される２種類のクロックのう
ち一方を第１クロックとし、他方を第２クロックとし、
前記第１クロックを伝えるクロックラインには奇数番目
のラッチ回路を複数個接続して第１ラッチ群を構成する
とともに、前記第２クロックを伝えるクロックラインに
は偶数番目のラッチ回路を複数個接続して第２ラッチ回
路群を構成し、前記第１ラッチ群と前記第２ラッチ回路
群とを入力信号に対して並列に接続したシフトレジスタ
と、前記シフトレジスタを構成する第１ラッチ群と第２ラッ
チ回路群からそれぞれ隣接した１個ずつのラッチ回路出
力をそれぞれ入力するＮＡＮＤ回路群と、が少なくとも前記液晶基板上に一体形成された駆動回路
に設けられ、前記シフトレジスタと前記ＮＡＮＤ回路群とで作成され
たタイミング信号に基づいて液晶を駆動する液晶駆動信
号を生成することを特徴とする液晶駆動装置。
【請求項４】請求項３において、前記液晶駆動装置は、
液晶表示パネルの走査線を駆動する走査線駆動回路を構
成することを特徴とする液晶駆動装置。
【請求項５】請求項３において、さらに、前記ＮＡＮＤ
回路群の各ＮＡＮＤ回路毎に複数のインバータ回路と、
複数のラッチ回路と、トライステート回路とを備えるこ
とを特徴とする液晶駆動装置。
【請求項６】請求項５において、前記液晶駆動装置は、
液晶表示パネルのデータ線を駆動するデータ線駆動回路
を構成することを特徴とする液晶駆動装置。