JPS6125193A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明は、表示用制御装置の改良と統一に関する。

［背景技術Ｊ 従来においては、ＣＲＴと比較して、液晶（以下、ｒ　
Ｌ　ＣＤ　、１という）が小型であった。たとえば、１
画面当たり、ＣＲＴでは８０字Ｘ２５行の表示ができた
のに、ＬＣ［）では４０？Ｘ４行しか表示できなかった
。このために、ＬＣＤ用表示制御＠置装ＣＲ丁用表表示
ｍｌ装とは全く別のものであり、それらの一方の表示制
御装置によって、他方の表示制御装置を共用することが
できなかった。

ところで、近年、ハンドベルトコンピュータ（以下、ｒ
　ｌ−Ｉ　ＨＣＪという）が普及し、この１４Ｈ゛Ｃの
表示装置は、低消費電力である必要性からしＣＤ表示装
置が用いられている。この場合、Ｌ　Ｃ・　　Ｄは、画
面の一１下方向に２つに分りられて互いに密着配置し、
並列表示を行なっている。そして、１ｉ　ＨＣは高性能
化および高機能化が進んでおり、ＬＣＤの表示性能はＣ
Ｒ丁の表示性能に近イ１きつつある。したがって、Ｈｌ
−Ｉ　Ｃにおいて、ＬＣＤおよびＣＲＴの画表示装置を
駆動できる表示用制御装置の出現が要請されている。こ
のにうな要請が行なわれるのは、現在、Ｌ’ＣＤとＯＲ
’ｌ−とで全く異なる表示制御を行なっているものの、
ＬＣＤとＣＲＴとは、本質的には同じ表示制御を行なう
ことができるものであるという背景があるからである。

［背景技術の問題点］ しかし、現実的には、まず、Ｌ’ＣＤの表示仕様が物理
的に固定されている（たとえば、水平の走査線の数がｌ
−ＣＤによって固定されている）し、ＬＣＤの場合は垂
直または水平の帰線が必要ないので、ソフトウェアの互
換性を完全に維持したまま、それらの種々の仕様を有す
るＬＣＤに対して、ＣＲＴと同様に充分な表示制御を行
なうことができないという問題がある。

また、従来は、ＬＣＤは階調表示（中間調）ができない
ために、ＣＲＴと同じ表示ができないという問題がある
。

さらには、Ｌ、ＣＤは一般に表示クロックスピードが遅
いので表示制御装置のスピードが近くなり、ＣＰＵから
のメモリのアクセスも遅くなってしまい、ＣＲＴ表示の
場合よりも装置の性能が低下するという問題がある。

また、従来の表示制御装置は、外部レジスタの追加がで
きないので、構成制御が必要な場合に、これに必要な回
路が多くなるという問題がある。

さらに、従来のソフトウェアを使用する場合、装置が機
能拡張されていると、そのソフトウェアの実行に際し機
能拡張部の保護ができないという問題もある。

［発明の目的］ 本発明は、上記従来の問題点に着目してなされたもので
あり、ソフトウェアの互換性を完全に耗持したまま、そ
れらの種々の仕様を実現し、ＬＣＤ表示において階調表
示を行ない、ＣＲＴ表示と同じ程度のアクセスを実現し
、構成制御を０１能とし、さらに、従来のソフトウェア
において機能拡張した場合の保護ができる表示制御回路
を提供することを目的とするものである。

「発明の概要」 本発明は、ＣＲＴを表示制御するモード、または液晶を
表示制御するモードを選択するモード選択手段を設【フ
、そのＣＲＴの表示制御を実行する手段ど、その液晶の
表示制御を実行する手段とを有するものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロック図である。

Ｌ　ＣＤ　Ｃ１０ハ、Ｌ　ＣＤ　マｔｃ　ハＣＲＴ　ｆ
７）表示を制御するＬＳＩである。このＬＣＤＣ１０は
、ＣＲＴコントローラ１１と、データ信号を増幅するド
ライバ１２と、アトリビュートグラフィック１３と、ア
ルファ１４と、カラーセレクタ１５と、色変換を行なう
色パレット１６と、コンポジットカラージェネレータ１
７と、モードセレク１〜レジスタ７１とをイｉする。、
ＣＲＴコン１〜ローラ１１は、パラメータをセットする
とイれに基づいてタイミング信号を発生するものである
。カラーセレクタ１５は、表示手段２０としてカラーＣ
ＲＴを使用する場合にはカラーを指定づる４ヒツトのデ
ジタル信号を出力りるものである。」ンボジツ］−力ラ
ージエネレータ１７は、Ｙ信号を作るため及びアナログ
ＲＧ　１３信号を作るために、Ｄ／Ａ変換したり、ＬＣ
Ｄのタイプ１〜３の各モードに合せて出力信号を発生ず
るものである。

ＬＣＤＣ１０は、また、内部コントロールレジスタ１８
および第１図に示す回路を有する。

表示手段２０としては、ＣＲＩ−またはＬＣＤが使用さ
れる。

ＬＣＤＣｌ　Ｏの外部には、ＤＲＡＭまたはＳＲＡＭか
らなるＶＲＡＭ　（ビーＦ　Ａ用ＲＡＭ＞３０と、ＣＰ
Ｕからのアドレス信号をラッチするアドレスラッチ３１
と、ＬＣＤＣｌ０からのｉ−夕をラッチするデータラッ
チ３２と、データラッチ３２ｈ）らの信号にすづいて、
文字情報をド”ットに変えるギャラクタジ」ネレータ３
３と、内部−」ントロールレジスタ１８からのデータを
交番ノる外部コントロールレジスタ３４とが設りられて
いる。

次に、上記実施例の動作の概要について説明する。

第２図は、ｌＣＤＣ１０の中に設けられたＩ１０レジス
タの総てを示゛リー図である。このＩ１０レジスタは、
！ンいに屓なる複数のレジスタの機能を有する。

ここで、表示手段２０としてのＣＲＴに、文字を表示す
るには、図示しないＣＰＵからのｉ−タ信号がドライバ
１２を介してＶ　Ｉ＜　Ａ　Ｍに一旦書込まれる。ＣＲ
−１’　（Ｃ１０は、ＣＲＴの同期・走査に合せてＶＲ
ＡＭ３０を繰返し読出す。この読出しデータはデータラ
ッヂ３２にラッチされ、そのデータがキャラクタジェネ
レータ３３およびアルファ１４によってドツトに変えら
れ、カラーセレクタ１５によって色信号に変換されてＣ
ＲＴに送られる。また、色変換を行ないたい場合には、
カラーパレット１６が使用され、コンボうンｌ−力ラー
ジェネレータ１７によってＤ／Ａ変換されてＹ信号がＣ
ＲＴに送られる。

一方、表示手段２０として、ＬＣＤを使用した場合には
、コンポジットカラージェネレータ１７において、Ｄ／
Ａ変換されずに、別の操作によっＵＬＣ’Ｄを表示制御
する。この操作については、後述する。なお、ＬＣＤを
使用した場合に、そのＩｃＤに送られる信号は、第１図
において［Ｃ１〕Ｃ１０と表示手段２０どの間のインタ
フェースに、（）で凹んで示しである。

このようにして、上記インタフェースは、ＣＲＴとＬＣ
Ｄとに共用されている。

Ｉ１０レジスタに、アドレス信号として、Ｄ（ＨＥＸ）
つまり、ｒｌｌｏｌＪを送ると、第２図の表に示すよう
に、データＩＦ’、Ｄ６．・・・・・・・・・。

ＤＯｊを書込むことができる。このデータは、第３図に
示すレジスタバンクのアドレスとしての義能を有するレ
ジスタを指定するものである。ここで、上記ｒＰＪは後
述するプロテクトビットであるが、これを別にし、ｒＤ
６．・・・・・・・・・、ＤＯＪの７ビツトが、第３図
に示すアドレスと同じものであり、このアドレスと各レ
ジスタの機能との対応関係は、同じく第３図に示しであ
る。

たとえば、第２図のアドレスＤ（ＨＥＸ）にお＋ｊるｒ
Ｄ６．・・・・・・・・・、ＤＯＪの７ビツトが、「１
１００１０１　Ｊであれば、第３図における７ビツトの
データはモニタコントロールとしてのレジスタの機能を
発揮する。この場合、ビット７は、入力手段としてマウ
スまたはライトペンを選択するビットであり、それが「
１」のときにマウスを選択し、それが「０」のときにラ
イトペンを選択゛りるものである。ビット６は、第１図
に示すＶＲＡＭ３０としてＳＲＡＭ　（スタティックＲ
ＡＭ）またはＤＲＡＭ　（ダイナミックＲＡＭ）を選択
するビットであり、それが「１」のときにＳ　ＲＡ　Ｍ
を選択し、それがｒＯＪのときにＤＲＡＭを選択するも
のである。ビット５は、表示手段２０どしてＬＣＤまた
はＣＲＴを選択するビットであり、それが「１」のとき
にＬＣＤを選択し、それが「０」のときに０１（１を選
択するものて゛ある。

一方、第２図のアドレスＤ　（＋−Ｉ　Ｅ　Ｘ　）にｄ
３ける１’　Ｄ　６　、・・・・・・・・・、ＤＯ」の
７ビツ［−が、［１１００１１０Ｊであれば、第３図に
おりる８ビツトのデータはデスＩ−／　Ｌ　ＣＤコント
［１−ル／ラスタアジＶストとじてのレジスタの機能を
発揮する。この場合、ビ・シｈ５，４，３．２は、ＬＣ
Ｄのタイプ１〜３（これらの各タイプについては後述す
る）を選択づ−るピッ１−であり、ビット１．Ｏは、第
４図で説明りる重ｉｉ′ｉ表示位置（ラスクアジャスト
）の量を選択りるビットである。

第４図【ま、垂直表示位置調整回路を示す図である。

垂直表示位置調整回路４０は、シフトレジスタ４１とセ
レクタ４２とで構成されている。シフ１〜レジスタ４１
は、垂直同期信号と、クロックとしての水平同期信号と
を受け、ぞの水平同期信号が０．１．・・・・・・、５
，６個それぞれ遅れた信号を出力１−るものである１、
入力された水平同期信号と同じタイミングの出力信号が
上部フレーム信号Ｆ［Ｍ（Ｕ）となる。この上部フレー
ム信号ＦＬＭ（Ｕ）は、画面の垂直方向の上部に設番プ
た上部液晶４３（第４図Ｂ参照）を走査するときにタイ
ミングを取るものである。

セレクタ４２は、シフトレジスタ４１の出力信号を選択
し、下部フレーム信号ＦＬＹ（Ｌ）として送出すもので
ある。下部フレーム信号ＦＬＭ（Ｌ）は、画面の垂直方
向の下部に設りたド部液晶４４（第４図Ｂ参照）を走査
するときにタイミングを取るものであり、画面の走査線
の数に応じて、上部液晶４３の表示位相に対して、下部
液晶４４の表示位相を変化させるものである。実施例の
場合には、上部液晶４３の表示位相に対して、下部液晶
４４の表示位相が遅れている。なお、−Ｌ部液晶４３ど
下部液晶４４とを密着して配設することによって１つの
画面を構成している。

たとえば、第４図Ｂに示すように、６４０Ｘ２０４のＬ
ＣＤを使用し、６４０Ｘ２００の画面を表示する場合に
は、上部液晶４３のボーダー４３ｂとして２本の走査線
分だけ表示部４３ｄを下げる必要がある。このために、
下部フレーム信号ＦＬＭ（Ｌ）は、走査線２本分だけ遅
れる。この状態を第４図へに示しである。

第４図において、ラスタアジャスト０信号（第３図にお
いてはＲＡＪＯで示されている）と、ラスタアジヤス１
ル１信号（第３図においてはＲＡＪｌで示されている）
とを変化させることによって、下部フレーム信号ＦＬＭ
（Ｕ）の涯れ量を制御できる。（なわ１う、ラスタアジ
１１ストＯ信号、ラスタアジャスト１信号を、ｒｏ、Ｏ
ｊ　、ｒｏ、ＩＪ　。

ｒｌ、ＯＪ　、ＩＮ、１Ｊにづると、近れ本数は、それ
ぞれ０．２，４．６本である。この遅れ本数を適当に調
節することによって、上部液晶４３と下部液晶４４との
間で、表示部分の切れ目が生じないようにづることがで
きる。

第５図は、コンポジットカラージェネレータ１７の詳細
を示１回路図である。この回路１７は、ＣＲＴを表示す
る場合の表示制御信号と、Ｌ　ＣＤを表示する場合の表
示制御信号とを発生づるものであり、ＬＣＤ表示制御信
号としては、ＬＣＤのタイプ１．２．３用の３種類の制
御信号を発生する。

Ｄ／Ａ：ｌンバータ１７ａは、カラーバレッｌ−１６か
ら受けたＲ、Ｇ、Ｂのそれぞれのデジタル信号をアナロ
グ信号に変換するものであり、この変換されたアナログ
信号がＣＲＴの表示制御信号として使用される。アダー
１７ｂは、カラーバ°レット１６から送られたＲ、Ｇ、
Ｂの各デジタル信号□ を入力して、（・４Ｇ＋：２Ｒ＋８＞の演算を行ない、
その演算結果に重みを付けて二進値として所定のビット
数で出力するものであるａ　Ｄ　／　Ａ　：１ンバータ
１７ｃは、アダー１７ｂの出力信号をアナログに変換し
てＹ信号（輝度信号）としてＣＲＴに出力するものであ
る。

また、間引き回路１７ｄは、ＬＣＤに表示ずべぎドツト
の１ｌｉｌｉ度に応じて、そのＩ−ＣＤに印加する電圧
のデユーティサイクルをドツト毎に変換させるものであ
り、１垂直走査毎に出力値を決定する（間引く）もので
ある。この間引き回路１７ｄは、ＲＯＭで構成され、そ
の出力信号はＬＣＤのタイプ１（Ｉ！述づる）用の表示
制御ｆ−夕であり、この信号はシフ１〜レジスタ５２（
第５図Ａ参照）に送られる。

フィールドカウンタ１７ｅは、垂直同期信号をカウント
し、その結果を３ビツトで出力でるものである。この３
ビツトの出力信号と、アダー１７ｂの出力信号の上位４
ビツトとに基づいて、間引き回路１７ｄにａ３いて、上
記間引き動作を実行するものである。

直列−並列＝＋ンバータ１７ｆは、間引き回路１７ｄの
出力信号を４ビツトの並列信号に変換するものである。

このコンバータ１７ｆの出力信号はＬＣＤのタイプ２（
後述１″る）用の表示デ・−タ信号であり、この信号は
シフトレジスタ５３（第５図Ｂ参照）に送られる。

ラッチ回路１７ｇは、アダー１７ｄの出力信号のうち、
上位４ビツトをラッチするものであり、ＬＣＤの輝良…
み信号を出力するものである。このラッチ回路１７９の
出力信号はＬ　ＣＤのタイプ３（後述する）用の表示デ
ータ信号であり、この信号はシフトレジスタ５４（第５
図Ｃ参照）に送られる。

第５図Ｃ参照は、それぞれのタイプのｌ−ＣＤセグメン
トドライバー中のシフトレジスタの並び方を示す図であ
る。

これらの図において、シフトレジスタ５２．５３．５４
のそれぞれと液晶４３との間に存在するラッチは省略し
て示しである。

ＷＣＫ重みり［］ツク回路は、ＣＲＴコントローラ１１
内に存在し、第３図のアドレス６７（＋−ＩＥＸ）のビ
ット４〜０のＥＨビットに応じて、ＳＣＫクロックをカ
ウントダウンすることによって、重みクロックＷＣＫを
作る。

そして、第５図Ａには、１ドツトを単位どして、間引き
回路１７ｄを使用して、画面の１垂直走査毎に、上記電
圧の印加を制御するものが示しである。これが、ＬＣ［
）のタイプ１である。すなわち、液晶４３の水平方向の
ドツト数（たとえば３２０ドツト）と同じ数だけフリッ
プ７０ツブ５２が設けられ、１つの直列シフトレジスタ
を構成する。

このシフトレジスタには、間引き回路１７ｄの出力信号
が順次印加され、所定の表示を行なう。

第５図りは、［ＣＤのタイ１１，２においＣ１８段階の
階調二１ン１〜ロールを行なった場合のデータを示した
ものである。つまり、ｉ度に応じて、８つのフィールド
のうち所定数のフィールドの間引きを行ない、その問引
きが行なわれた場合には、当該ドツトに電圧が印加され
ない。これによって、平均の明る８が８段階に制御でき
る。

ここで、所定フィールド（たとえば８つのフィールド）
をｌｉｔ位とし、その８フイールドの間において、所定
のドツトに着目する。そして、そのドラｌ−の輝度を最
も高くしたいときには、そのドツトに対応するノリツブ
フロップ５２に、８ノイールドの総てについて電圧を印
加する。これは、第５図りにおいて、ビットｒ１１１Ｊ
として示しである。その輝度を中程度に高くしたいとき
には、そのドラ１−に対応するフリップフロップ５２へ
の信号入力を、所定回数（所定フィールドについて）だ
【プ間引く。これは、第５図りにおいて、たとえばビッ
ト「１００」として示しである。つまり、８フイールド
のうち３フイ一ルド分だシフ間引く。

この間引く動作については、間引き回路１７ｄが実行す
る。

一方、第５図Ｂには、上記ＬＣＤのタイプ１と基本的に
は同じであるが、フリップフロップ５２の全部を直列に
１つのシフトレジスタを構成させる代りに、フリップフ
ロップ５３の所定数によって１つのシフトレジスタを構
成させ、つまり、複数並列のシフトレジスタを有するも
のを示しである。これが、ＬＣＤのタイプ２である。こ
のようにすることによって、ＬＣＤのタイプ１よりも、
フリップ７０ツブ５３の電力消費が少なくなる。

この場合も、第５図りで説明した原理が適用される。第
５図Ｂにおいては、フリップフロップ８０個で１つのシ
フトレジスタを構成し、全部で４つのシフトレジスタ（
■、■、■、■で示しである）が存在する例を示しであ
る。問引き回路１７ｄがらの輝度情報は、■、■、■、
■の順序で記憶され、その切換はクロックＥＣＫが行な
う。

また、第５図Ｃには、１ドツト毎に、輝度の幅の最小単
位時間を与えることによって、液晶４３への電圧の印加
を１ｌｌｔｌｌするものが示されている。

これが、ｌ−ｃ　ｏのタイプ３である。上記輝度の幅の
最小単位時間は、たとえば、交流化信号（１ドツトをド
ライブする時間、１ラインをドライブする時間でもある
）の半サイクルの１６分の１である。これを実行り゛る
ために４ビツトを使用し、各ビットは、上記最小時間の
それぞれ１，２，４゜８倍の重み幅の意味を持たせ、つ
まり各ビットに重みを持たせている。そして、１ドツト
毎に、最小時間と重み幅どを４ビツトの値に対応して組
合わせて、上記電圧の印加時間を制御するものである。

ラッチ回路１７ＣＪの出力信号と、ｌ−ＣＤのドライブ
波形との関係の例を第５図Ｅに示しである。

つまり、１水平走査時内内に、輝度に応じて、輝度の幅
の最小ψ位時間の整数倍だり、液晶に電圧を印加させる
。これによって、平均の明るさが１６段階に制御でさる
。第５図Ｆの場合、＋２．５■と−２，５ｖとを有する
交流化信号に従って、所定のデユーティ波形で液晶に電
圧を印加する。

ＣＲＴコントローラ１１において、ウェイト重みパルス
ＷＣＫに基づいて、パルスＷＯ，Ｗ１．Ｗ３が作られる
。パルスＷＯは、輝度の幅の最小単位時間に対応するパ
ルスである。パルスＷ１．Ｗ２）Ｗ３はそれぞれ、パル
スＷＯの２．４．８倍のパルス幅を有するパルスである
。ラッチ回路１７ｇの出力信号がＮ１１１Ｊの場合には
、１水平走査時間の総てに亘って交流化信号が印加され
ることが好ましいが、多少の隙間が存在してもよい。

すなわち、第６図に示すＬＤｎ　（ｎはＯ〜７の整数で
あり、このＬＤｎは、シフトレジスタ５７１から送られ
るデジタル情報であって、４ビツトで構成されている）
の各表示制御信号と、上記パルスｗｏ、Ｗ１．Ｗ２．　
Ｗ３とを論理回路で処理した信号に基づいて、ＬＣＤを
制御する。具体的には、４つのＡＮＤ回路と１つのＯＲ
回路とが設けられ、ＬＤＯとＷＯとが１つ目のＡＮＤ回
路で処理され、Ｌ］〕１とＷｌとが２つ目のＡ’ＮＤ回
路で処理され、Ｉ＋）２とＷ２とが３つ目のＡＮＤ回路
で処理され、Ｌ１〕３とＷ３とが４つ目のＡＮＤ回路で
処理され、上記４つのＡＮＤ回路の出力信号が上記Ｏ［
＜回路に人力され、このＯＲ回路の出力信号に基づいて
、ＩｃＤの輝度が制御される。

このようにして、ドツトの中間輝度（中間調）を複数設
定できる。

第６図は、各表示手段に対する表示制御信器を示しＩこ
図表である。

この図表では、ＣＲＩとり、ＣＤのタイプ１〜３とのそ
れぞれについて、発生ずる表示制御信号を示しである１
、ここで、ＶＳＹＮＣは垂直同期信号であり、ＨＳ　Ｙ
　Ｎ　Ｇは水平同期信号であり、ＬＣはシフトレジスタ
からラッチにビデオ信号を取出すクロックであり、ＳＣ
Ｋはビデオ信号をシフトレジスタに入れるクロックであ
り、ＥＣＫはＬＣＤのドライバをイネーブルにするクロ
ックであり、ＷＣＫは輝度の重みの単位となるウェイト
クロックである。イして、’Ｂ、’Ｇ、Ｒ，Ｙはそれぞ
れ青の原色輝度信号、緑の原色輝度信号、赤の原色輝度
信号、モノクロ輝度信号である。また、ＣＨは色位相信
号であり、Ｍは交流化信号である。なお、図中Ｕ、Ｌは
それぞれ上部液晶用、下部液晶用を示す記号である。

第７図は、ＣＰＵタイムスロットと表示タイムスロット
との関係を示した図である。

第７図（１）には、ＣＰＵタイムスロットとＣＲＴの表
示タイムスロットとが示され°Ｃおり、両タイムスロッ
トは互いにほぼ同じ長さで繰り返して発生する。一方、
第７図（２）には、ＣＰＵタイムスロットとＬ　ＣＤの
表示タイムスロットとが示されており、ＣＰＵタイムス
ロットの長さはＬＣＤの表示タイムスロットの長さのほ
ぼ３倍に設定されている。

第７図（２）について、全体的に見ると、Ｌ　ＣＤの表
示タイムスロットの合計時間を短くし、Ｃ−ＰＵタイム
スロットの合計時間を長くしている。

これは、ＬＣＤのアクセススピードがＣＲＴのそれより
も一般に遅いために、ＬＣＤの表示タイムスロットを少
なくしても支障がなく、これによって余裕ができた時間
をＣＰＵタイムスロットとして使用することによって、
ＣＰ　ＬＪの動作を速くするためである。。

第７図へは、液晶表示時のメモリアクセス高速化回路を
示１図である。

この図におい−Ｃ１基本クロック回路６１からの基本ク
ロックが、ＣＲＩ−用タイミング信号発生回路６２と、
Ｌ　ＣＤ用タイミング信号発生回路６３とに送られる。

ＣＲＴ用タイミング信号発生回路６２は、ＣＲｌ用のロ
ーアドレスセレク１−信号ＣＲＡＳとＣＲ’Ｔ用のカラ
ムアドレスセレク［〜信号ＣＣＡＳとをセレクタ６４に
送る。ｌ−、ＣＤ用タイミング信号発生回路６３は、Ｌ
　ＣＤ用のローアドレスセレクｌ−（Ａ　号Ｌ　ＲΔＳ
とＬＣＤ用のカラムアドレスセレク］へ信号ＬＣＡＳと
をセレクタ６４に送る。

また、セレクタ６５は、表示手段２０としてＣＲＴを使
用するかまたはＩｃＤを使用するかを示すＣＲＴ／ＬＣ
Ｄ切換え信号を受けて、ゼレクタ６４に対して、ＣＲＴ
用のローアドレス信号ク１へ信号ＣＲＡＳまたはり、Ｃ
Ｄ用のローアドレスセレクト信号ＬＲＡＳを、ローアド
レスセレクト信号ＲＡＳとしＣ出力させ、ＣＲＴ用のカ
ラムアドレスセレクト信号ＣＣＡＳまたはＬＣＤ用のカ
ラムアドレスセレクト信号ＬＣＡＳを、カラムアドレス
セレクト信号ＣＡＳとして出力させる。

これによって、第７図Ｄ（１）に示すＣＲＴ使用時のタ
イムスロットと、第７図（２）に示？ｊＬＣＤ使用時の
タイムスロットとが切換えて使用される。メモリアクセ
スの繰り返しの１サイクルの間に、ＣＲＴ使用時のタイ
ムスロツ１−においてはＣＰＵタイムスロットが２つで
あるのに対して、ＬＣＤ使用時のタイムスロットにおい
てｔよＣＰ、ｌＪタイムスロツ１〜が３つとなるので、
ｃｐｕの処理がいくぶん高速になる。図中、ＣＰＵはＣ
ＰＵ５イムスロツト、ＣＲＴはＣＲＴタイムスロツ１〜
、Ｌ、　ＣＤはＬＣＤタイムスロット、（Ｅ）は偶数番
目、（０）は奇数番目を示している。

なお、第７図Ｃは、ＣＲＴ使用時の一般的なタイムスロ
ットを示しである。図中、ｒ＜ｏｗはローアドレス信号
、ＣＯＬはノコラムアドレス信号を示すものである、１ 第７図Ｂは、１．ＣＤ表示時のＯＰＵアクレスがＣＲＴ
表示時のＣＰ　Ｕアクセスに比べて遅くなる回路図であ
る。この回路は、基本り［１ツクをそのままタイミング
信号発生回路６７に送ったときに、第７図Ｄ（１）に示
？ｌ′ＯＲ−［使用時のタイムスロットが実行され、分
周回路６６に−一って基本クロックを１／２に分周して
から、タイミング信号発生回路６７に送ったどきに、第
７図Ｄ（３）に示！ｔ−ＣＲＴ使用時のタイムスロット
の状態になる。

第７図Ｂに示号回路よりも、第７図Ａに示す回路の方が
、Ｌ　ＣＩ）使用時のメモリアクセスが高速になる。　
　　　。

第８図は、外部コントロールレジスタを示す回路図であ
る。

図において、内部コントロールレジスタ１８は、ＬＣＤ
Ｃ１０の中に設りられ、外部−コントロールレジスタ３
４は、ＬＣＤＣ１０の外に設りられている。両コントロ
ールレジスタ１８．３４は、互いにデータバスを介して
接続されている。そして、ゲート３５は、水平同期信号
が出ているとぎに、データを受り入れるものである。し
たがって、外部コントロールレジスタ３４は、水平同期
信号が発生しているときに、内部コントロールレジスタ
１８からデータを受けることができる。

その外部コントロールレジスタ３４の用途は種々考えら
れるが、たとえば、ＣＲＴとＬＣＤとの選択を行なう信
号を記憶したり、外部ページレジスタとして使用しても
よい。したがって、その外部コントロールレジスタ３４
によって、構成制御が可能になるという利点がある。

第８図Ａは、水平同期信号とデータバスの信号との関係
を示すタイムチャートである。第８図Ｂは、表示タイミ
ングと同期信号のタイミングとを示１図である。この図
において、斜線を施した部分が同期信号のタイミングで
ある。

なお、水平同期信号の代りに垂直同期信号を使用しても
よい。これらを含めてストローブパルスと呼ぶ。

第８図のＪ、うにすることによって、外部コントロール
レジスタ３４を設ける場合、ＩＣのピン数を増やす必要
が４１＜、また、新たな周辺部品を必要としないという
利点がある。

第９図は、所定ビットをプロチク１へする回路図である
。

図において、モードセレク１〜レジスタ７１は、第１図
のＬＣ１ｌＣ１０内に示してあり、ＣＰＵからのアドレ
ス８（＋−ＩＥＸ）へのライトストローブ信号を受ｃノ
、ピッ１−〇〜７に対応ηる８つのモード選択信号を取
込み出力するものである。ぞのライトストローブ信号は
、第２図に示すＩ１０レジスタのボー１−８（）ＩＥＸ
）から出力されるものである。ピッ１−６および７の出
力端子には、それぞれＡＮＤ回路７２．７３が接続され
ている。

ここで、ビット６は、拡張機能１６０Ｘ２００カラーモ
ードの意味を有づるものであり、ビット７は、スタンバ
イモードの意味を有するものである。ＡＮＤ回路７２．
７３の他端には、第２図に示すＩ１０レジスタのポート
Ｄ（ＨＥｘ）、すなわち、レジスタバンクアドレスのビ
ット７であるプロテクトビットｒＰＪの信号が印加され
る。

つまり、プロテクトビットｒＰＪが「１」の場合には、
モードセレクトレジスタ７１のビット６゜７がそのまま
出力され、逆に、プロチク１−ビットｒＰＪが「０」の
場合には、モードセレクトレジスタ７１のビット６．７
が出力されない。ずなわち、プロテクトビットがセット
された場合には、機能拡張されたビットが無視される。

したがって、従来は、たとえば、上記ビット６゜７は使
用されていなかったので、市場にあるソフトウェアにお
いてビット６．７を気にしないで使っているものがある
と予想される。つまり、上記例の場合、ビット６．７が
定義されていないので、それらは「１」でもよく、また
「０」でもよく、そのいずれであるかわからない状態で
ある。ところが、機能拡張した場合には一般に種々のプ
ログラムの間では互換性の維持が困難であるが、その場
合においても、プロテクトビットｒＰＪをし０」にして
おきざえ１ればよいので、ソフトウェアの互換性を確保
りる操作が１常に容易であるという利点がある。

「発明の効果」 本発明は、ソフトウェアの互換性を完全に維持したまま
、イれらの種々の仕様を実現でき、Ｌ　ＣＤ表示におい
てＲ’ｉｌ１表示が可能であるのでＣＲＴ表示と同じ稈
痕の利用が実現でき、また、構成制御を可能とし、さら
に、従来のソフトウェアにおいて機能拡張した場合の保
護が可能であるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示ずブロック図、第２図４
！Ｉ１０レジスタの機能説明図、第３図はレジスタバン
クの説明図、第４図は垂直表示位置調整回路を示号回路
図、第４図Ａはデータ信号とフレーム信号との関係を示
すタイムチャート、第４図ＢはＬＣＤにおける表示状態
を示す図、第５図はコンポジットカラージェネレータの
詳細を示すブロック図、第５図Ａ、Ｂ、Ｃは各タイプの
しＣＤセグメントドライバー中のシフトレジスタの並び
方を示す図、第５図りはＬＣＤのタイプ１゜２を使用し
た場合において、Ｙ信号を１〕／Ａ変換する前の上位３
ピツトとフィールドとの関係を示す図、第５図Ｅは輝度
の最小中位時間の組合わせを示す図、第６図は各表示手
段に対づる表示制御信号を示す図表、第７図はＣＰＵタ
イムスロットと表示タイムスロットとの関係を示１図、
第７図Ａは液晶表示時のメモリアクセス高速化回路を示
す図、第７Ｂ図は液晶表示時のメモリアクヒスが高速化
されない回路図、第７図ＣはＣＲＴ使用時の一般的なタ
イムスロットを説明する図、第７図りはメモリアクセス
の繰り返しの１サイクルを示す図、第８図は外部コント
ロールレジスタを示ず図、第８図Ａは外部コントロール
レジスタのタイムチャート、第８図Ｂは水平同期信号と
データバスの信号との関係を示す図、第９図は所定ビッ
トをプロテクトする回路図である。 １０・・・ＬＣＤＣ，１１・＝・ＣＲＴコントローラ、
１７、ａ・二・Ｄ／Ａ−コンバータ、１７　ｂ　・・・
アダー、１７Ｃ・・・Ｄ／△−」ンバータ、１７ｄ・・
・間引き回路、１７ｅ・・・ツーイールドカウンタ、１
７ｆ・・・直列−並列コンバータ、１８・・・内部コン
トロールレジスタ、１９・・・アドレスラッチ／タイミ
ング発生、２０・・・表示手段、３０・・・Ｖ　ＲＡ　
Ｍ、３４・・・外部コントロールレジスタ、４１・・・
シフトレジスタ、４２・・・セレクタ、４３・・・上部
液晶、４４・・・下部液晶、５２゜５３．５４・・・ジ
ットレジスタ、７１・・・モードセレクトレジスタ。 特許出願人　　　株式会社アスキー １．゛パ− 代理人弁理士　　網　野　　　誠　（ ＋１ ．７４′・ 同　　　　　　　　網　　野　　　友　　１！　　　）
、・−５・ 第５図 第５図Ａ 第５図Ｃ 第５図Ｄ １１０（６）し」−−一−−−−コ ０ｏ１（１）し−ｍ−」−り一一一丁］第６図 第８図Ａ 第８図Ｂ 第９図

Claims (3)

【特許請求の範囲】
1. （１）画面の垂直方向の上部に設けた上部液晶と、前記
   垂直方向の下部に設けた下部液晶とを密着して配設する
   ことによって１つの画面を構成し、この画面の表示を制
   御する装置において、 前記画面の走査線の数に応じて、前記上部液晶の表示位
   相に対して、前記下部液晶の表示位相を変化させる位相
   変化手段を設けたことを特徴とする表示制御装置。
2. （２）特許請求の範囲第１項において、 前記位相変化手段は、前記上部液晶の表示位相に対して
   、前記下部液晶の表示位相を遅らせるものであることを
   特徴とする表示制御装置。
3. （３）特許請求の範囲第１項において、 前記位相変化手段は、上部液晶の表示位相に対する前記
   下部液晶の表示位相の遅れ量を調整する遅れ量調整手段
   を有するものであることを特徴とする表示制御装置。