JPH0527705A - 表示装置 - Google Patents
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- JPH0527705A JPH0527705A JP3179618A JP17961891A JPH0527705A JP H0527705 A JPH0527705 A JP H0527705A JP 3179618 A JP3179618 A JP 3179618A JP 17961891 A JP17961891 A JP 17961891A JP H0527705 A JPH0527705 A JP H0527705A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 本発明は、表示データ格納用メモリ（ＶＲＡ
Ｍ）と、フレームメモリとを備え、ＣＰＵから出力され
る表示データを表示手段に適した形式の表示用出力デー
タに変換して表示処理を行う表示装置に関し、消費電力
の低減を図ることを目的とする。 【構成】 表示データ格納用メモリ１１と、フレームメ
モリ１２と、表示データ格納用メモリ１１に対する表示
データの書き込みおよび読み出し、フレームメモリ１２
に表示データを書き込み、さらにフレームメモリ１２の
表示データを読み出して所定の形式の表示用出力データ
を生成する表示制御手段１３と、表示用出力データを表
示する表示手段１４とを備えた表示装置において、表示
制御手段１３は、表示データ格納用メモリ１１からの読
み出し動作およびフレームメモリ１２への書き込み動作
を所定の周期で間引く間引き制御手段１５を備える。
Ｍ）と、フレームメモリとを備え、ＣＰＵから出力され
る表示データを表示手段に適した形式の表示用出力デー
タに変換して表示処理を行う表示装置に関し、消費電力
の低減を図ることを目的とする。 【構成】 表示データ格納用メモリ１１と、フレームメ
モリ１２と、表示データ格納用メモリ１１に対する表示
データの書き込みおよび読み出し、フレームメモリ１２
に表示データを書き込み、さらにフレームメモリ１２の
表示データを読み出して所定の形式の表示用出力データ
を生成する表示制御手段１３と、表示用出力データを表
示する表示手段１４とを備えた表示装置において、表示
制御手段１３は、表示データ格納用メモリ１１からの読
み出し動作およびフレームメモリ１２への書き込み動作
を所定の周期で間引く間引き制御手段１５を備える。
Description
【０００１】
【産業上の利用分野】本発明は、表示データ格納用メモ
リ（ＶＲＡＭ）と、フレームメモリとを備え、ＣＰＵか
ら出力される表示データをＬＣＤ（液晶表示回路）その
他の表示手段に適した形式の表示用出力データに変換し
て表示処理を行う表示装置に関する。
リ（ＶＲＡＭ）と、フレームメモリとを備え、ＣＰＵか
ら出力される表示データをＬＣＤ（液晶表示回路）その
他の表示手段に適した形式の表示用出力データに変換し
て表示処理を行う表示装置に関する。
【０００２】
【従来の技術】図７は、従来の表示装置の構成例を示す
ブロック図である。図において、ＣＰＵ５１は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３にＣＲＴ表示形式
の表示データを書き込む。表示制御回路５４は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３から表示データを
読み出し、ＬＣＤデータ生成回路５５に渡す。ＬＣＤデ
ータ生成回路５５は、ＶＲＡＭ５３から読み出された表
示データをフレームメモリ５６に書き込み、続いてＬＣ
Ｄ表示に適した形式で読み出すことによって表示用出力
データを生成し、ＬＣＤ５７に出力する。
ブロック図である。図において、ＣＰＵ５１は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３にＣＲＴ表示形式
の表示データを書き込む。表示制御回路５４は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３から表示データを
読み出し、ＬＣＤデータ生成回路５５に渡す。ＬＣＤデ
ータ生成回路５５は、ＶＲＡＭ５３から読み出された表
示データをフレームメモリ５６に書き込み、続いてＬＣ
Ｄ表示に適した形式で読み出すことによって表示用出力
データを生成し、ＬＣＤ５７に出力する。
【０００３】ここで、従来の表示装置におけるデータの
流れを図８に示し、各部の動作例を図９に示す。図にお
いて、ＣＰＵ５１のタイミングでＶＲＡＭ５３に書き込
まれた表示データは、ＣＲＴ用垂直同期信号ＶＳＹＮＣ
に同期してＶＲＡＭ５３から読み出され、ＬＣＤデータ
生成回路５５はその表示データをフレームメモリ５６に
書き込み、さらにＬＣＤ表示に適した形式で読み出して
ＬＣＤ５７へ出力する。なお、フレーム周波数が70Ｈz
の場合には１秒間に70回の割合で、ＶＲＡＭ５３および
フレームメモリ５６に対する書き込みおよび読み出しが
行われる。
流れを図８に示し、各部の動作例を図９に示す。図にお
いて、ＣＰＵ５１のタイミングでＶＲＡＭ５３に書き込
まれた表示データは、ＣＲＴ用垂直同期信号ＶＳＹＮＣ
に同期してＶＲＡＭ５３から読み出され、ＬＣＤデータ
生成回路５５はその表示データをフレームメモリ５６に
書き込み、さらにＬＣＤ表示に適した形式で読み出して
ＬＣＤ５７へ出力する。なお、フレーム周波数が70Ｈz
の場合には１秒間に70回の割合で、ＶＲＡＭ５３および
フレームメモリ５６に対する書き込みおよび読み出しが
行われる。
【０００４】
【発明が解決しようとする課題】このように、フレーム
メモリを用いた表示装置では、表示データの更新に対応
するために、フレーム（ＬＣＤ５７の１画面の走査）ご
とにフレームメモリ５６への書き込みおよび読み出しを
行っている。すなわち、図９に示すように、帰線期間を
除いて、ＶＲＡＭ５３からの読み出し、フレームメモリ
５６への書き込み、さらにフレームメモリ５６からの読
み出しが常時行われている。
メモリを用いた表示装置では、表示データの更新に対応
するために、フレーム（ＬＣＤ５７の１画面の走査）ご
とにフレームメモリ５６への書き込みおよび読み出しを
行っている。すなわち、図９に示すように、帰線期間を
除いて、ＶＲＡＭ５３からの読み出し、フレームメモリ
５６への書き込み、さらにフレームメモリ５６からの読
み出しが常時行われている。
【０００５】一方、バッテリ駆動装置では消費電力の低
減が要求されており、表示装置においてもその要求が高
まっているが、上述したように各メモリへのアクセスが
常時発生する従来装置ではその実現が困難であった。
減が要求されており、表示装置においてもその要求が高
まっているが、上述したように各メモリへのアクセスが
常時発生する従来装置ではその実現が困難であった。
【０００６】本発明は、フレームメモリを用いた表示装
置において、消費電力の低減を図ることができる表示装
置を提供することを目的とする。
置において、消費電力の低減を図ることができる表示装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。図において、本発明は、入
力される表示データを格納する表示データ格納用メモリ
１１と、フレームごとの表示用出力データの生成に用い
られるフレームメモリ１２と、表示データ格納用メモリ
１１に表示データを書き込み、表示データ格納用メモリ
１１から表示データを読み出し、フレームメモリ１２に
表示データを書き込み、さらにフレームメモリ１２の表
示データを読み出して所定の形式の表示用出力データを
生成する表示制御手段１３と、表示制御手段１３で生成
された表示用出力データを表示する表示手段１４とを備
えた表示装置において、表示制御手段１３は、表示デー
タ格納用メモリ１１からの読み出し動作およびフレーム
メモリ１２への書き込み動作を所定の周期で間引く間引
き制御手段１５を備えたことを特徴とする。
成を示すブロック図である。図において、本発明は、入
力される表示データを格納する表示データ格納用メモリ
１１と、フレームごとの表示用出力データの生成に用い
られるフレームメモリ１２と、表示データ格納用メモリ
１１に表示データを書き込み、表示データ格納用メモリ
１１から表示データを読み出し、フレームメモリ１２に
表示データを書き込み、さらにフレームメモリ１２の表
示データを読み出して所定の形式の表示用出力データを
生成する表示制御手段１３と、表示制御手段１３で生成
された表示用出力データを表示する表示手段１４とを備
えた表示装置において、表示制御手段１３は、表示デー
タ格納用メモリ１１からの読み出し動作およびフレーム
メモリ１２への書き込み動作を所定の周期で間引く間引
き制御手段１５を備えたことを特徴とする。
【０００８】
【作用】本発明は、フレームごとに行われていた表示デ
ータ格納用メモリ１１からの表示データの読み出し、お
よびフレームメモリ１２への書き込みを複数フレームで
１回行うようにすることができる。なお、表示データ格
納用メモリ１１に対する表示データの書き込みは常時行
い、表示データを出力する側の処理の変更を不要とす
る。また、フレームメモリ１２から表示手段１４への表
示用出力データの読み出しも常時行い、表示手段１４の
表示動作を保証する。
ータ格納用メモリ１１からの表示データの読み出し、お
よびフレームメモリ１２への書き込みを複数フレームで
１回行うようにすることができる。なお、表示データ格
納用メモリ１１に対する表示データの書き込みは常時行
い、表示データを出力する側の処理の変更を不要とす
る。また、フレームメモリ１２から表示手段１４への表
示用出力データの読み出しも常時行い、表示手段１４の
表示動作を保証する。
【０００９】このように、本発明は、他の制御への影響
を与えずに表示データ格納用メモリ１１からフレームメ
モリ１２への転送頻度のみを低下させることができ、そ
の分だけメモリ活性化時間が低下し、消費電力を削減す
ることができる。なお、表示データ格納用メモリ１１か
らフレームメモリ１２への転送頻度の低下により、表示
データが所定の周期で間引かれ、同一の表示用出力デー
タが繰り返し表示される状態になるが、画面の状態によ
ってその周期を制御することにより、不自然さをほぼ解
消することができる。
を与えずに表示データ格納用メモリ１１からフレームメ
モリ１２への転送頻度のみを低下させることができ、そ
の分だけメモリ活性化時間が低下し、消費電力を削減す
ることができる。なお、表示データ格納用メモリ１１か
らフレームメモリ１２への転送頻度の低下により、表示
データが所定の周期で間引かれ、同一の表示用出力デー
タが繰り返し表示される状態になるが、画面の状態によ
ってその周期を制御することにより、不自然さをほぼ解
消することができる。
【００１０】
【実施例】図２は、本発明の第一実施例の構成を示すブ
ロック図である。図において、ＣＰＵ５１，ＶＲＡＭ制
御回路５２，ＶＲＡＭ５３，表示制御回路５４，ＬＣＤ
データ生成回路５５，フレームメモリ５６およびＬＣＤ
５７の構成は、図７に示す従来の表示装置と同様であ
る。なお、本実施例では、ＶＲＡＭ５３およびフレーム
メモリ５６がアクティブローのチップイネーブル信号Ｃ
Ｅに応じてアクティブとなり、ライトイネーブル信号Ｗ
Ｅあるいは出力イネーブル信号ＯＥに応じて書き込み動
作あるいは読み出し動作を行うものとする。
ロック図である。図において、ＣＰＵ５１，ＶＲＡＭ制
御回路５２，ＶＲＡＭ５３，表示制御回路５４，ＬＣＤ
データ生成回路５５，フレームメモリ５６およびＬＣＤ
５７の構成は、図７に示す従来の表示装置と同様であ
る。なお、本実施例では、ＶＲＡＭ５３およびフレーム
メモリ５６がアクティブローのチップイネーブル信号Ｃ
Ｅに応じてアクティブとなり、ライトイネーブル信号Ｗ
Ｅあるいは出力イネーブル信号ＯＥに応じて書き込み動
作あるいは読み出し動作を行うものとする。
【００１１】本発明の特徴とするところは、本実施例で
は、まずＶＲＡＭ制御回路５２からＣＰＵ５１が表示デ
ータをＶＲＡＭ５３に書き込むためにＶＲＡＭ５３をア
クセスするＣＰＵアクセス信号ＣＰＵＧＶを出力させ、
ＬＣＤデータ生成回路５５からフレームメモリ５６の読
み出しを制御するフレームメモリリード信号ＦＲＤを出
力させる。さらに、表示制御回路５４から出力されるＣ
ＲＴ用垂直同期信号ＶＳＹＮＣをクロックとして取り込
み、所定数ｎを計数したときに出力されるキャリアウト
信号を利用したｎフレームごとの許可信号ＡＣＣＥＮを
出力する間引き用カウンタ２１と、許可信号ＡＣＣＥＮ
およびＣＰＵアクセス信号ＣＰＵＧＶのいずれかに応じ
てＶＲＡＭ５３をアクティブとするチップイネーブル信
号ＣＥをゲート制御するゲート回路２２と、許可信号Ａ
ＣＣＥＮおよびフレームメモリリード信号ＦＲＤのいず
れかに応じてフレームメモリ５６をアクティブとするチ
ップイネーブル信号ＣＥをゲート制御するゲート回路２
３とを備える。
は、まずＶＲＡＭ制御回路５２からＣＰＵ５１が表示デ
ータをＶＲＡＭ５３に書き込むためにＶＲＡＭ５３をア
クセスするＣＰＵアクセス信号ＣＰＵＧＶを出力させ、
ＬＣＤデータ生成回路５５からフレームメモリ５６の読
み出しを制御するフレームメモリリード信号ＦＲＤを出
力させる。さらに、表示制御回路５４から出力されるＣ
ＲＴ用垂直同期信号ＶＳＹＮＣをクロックとして取り込
み、所定数ｎを計数したときに出力されるキャリアウト
信号を利用したｎフレームごとの許可信号ＡＣＣＥＮを
出力する間引き用カウンタ２１と、許可信号ＡＣＣＥＮ
およびＣＰＵアクセス信号ＣＰＵＧＶのいずれかに応じ
てＶＲＡＭ５３をアクティブとするチップイネーブル信
号ＣＥをゲート制御するゲート回路２２と、許可信号Ａ
ＣＣＥＮおよびフレームメモリリード信号ＦＲＤのいず
れかに応じてフレームメモリ５６をアクティブとするチ
ップイネーブル信号ＣＥをゲート制御するゲート回路２
３とを備える。
【００１２】ここで、許可信号ＡＣＣＥＮ，ＣＰＵアク
セス信号ＣＰＵＧＶおよびフレームメモリリード信号Ｆ
ＲＤがアクティブハイの信号とすると、ゲート回路２２
は、許可信号ＡＣＣＥＮとＣＰＵアクセス信号ＣＰＵＧ
Ｖとの論理和をとり論理反転して出力するノア回路２２
1 と、ＶＲＡＭ制御回路５２から出力されるチップイネ
ーブル信号ＣＥとノア回路２２1 の出力信号をそれぞれ
論理反転して取り込み、その論理積出力を論理反転して
出力するナンド回路２２2 とにより構成される。また、
ゲート回路２３は、許可信号ＡＣＣＥＮとフレームメモ
リリード信号ＦＲＤとの論理和をとり論理反転して出力
するノア回路２３1 と、ＬＣＤデータ生成回路５５から
出力されるチップイネーブル信号ＣＥとノア回路２３1
の出力信号をそれぞれ論理反転して取り込み、その論理
積出力を論理反転して出力するナンド回路２３2 とによ
り構成される。
セス信号ＣＰＵＧＶおよびフレームメモリリード信号Ｆ
ＲＤがアクティブハイの信号とすると、ゲート回路２２
は、許可信号ＡＣＣＥＮとＣＰＵアクセス信号ＣＰＵＧ
Ｖとの論理和をとり論理反転して出力するノア回路２２
1 と、ＶＲＡＭ制御回路５２から出力されるチップイネ
ーブル信号ＣＥとノア回路２２1 の出力信号をそれぞれ
論理反転して取り込み、その論理積出力を論理反転して
出力するナンド回路２２2 とにより構成される。また、
ゲート回路２３は、許可信号ＡＣＣＥＮとフレームメモ
リリード信号ＦＲＤとの論理和をとり論理反転して出力
するノア回路２３1 と、ＬＣＤデータ生成回路５５から
出力されるチップイネーブル信号ＣＥとノア回路２３1
の出力信号をそれぞれ論理反転して取り込み、その論理
積出力を論理反転して出力するナンド回路２３2 とによ
り構成される。
【００１３】本実施例の構成では、図３に示すように、
間引き用カウンタ２１がＣＲＴ用垂直同期信号ＶＳＹＮ
Ｃをｎ回計数するごとに許可信号ＡＣＣＥＮを出力する
ことにより、ＶＲＡＭ５３およびフレームメモリ５６に
与えられるチップイネーブル信号ＣＥがアクティブとな
り、ＶＲＡＭ５３の読み出しとフレームメモリ５６の書
き込みおよび読み出しが行われる。それ以外のときには
チップイネーブル信号ＣＥがマスクされるので、ＶＲＡ
Ｍ５３からの読み出しとフレームメモリ５６への書き込
みは行われない。
間引き用カウンタ２１がＣＲＴ用垂直同期信号ＶＳＹＮ
Ｃをｎ回計数するごとに許可信号ＡＣＣＥＮを出力する
ことにより、ＶＲＡＭ５３およびフレームメモリ５６に
与えられるチップイネーブル信号ＣＥがアクティブとな
り、ＶＲＡＭ５３の読み出しとフレームメモリ５６の書
き込みおよび読み出しが行われる。それ以外のときには
チップイネーブル信号ＣＥがマスクされるので、ＶＲＡ
Ｍ５３からの読み出しとフレームメモリ５６への書き込
みは行われない。
【００１４】一方、ＣＲＴ用垂直同期信号ＶＳＹＮＣと
非同期のＣＰＵアクセス信号ＣＰＵＧＶあるいはフレー
ムメモリリード信号ＦＲＤにより、ＶＲＡＭ５３あるい
はフレームメモリ５６に対する各チップイネーブル信号
ＣＥがアクティブとなるので、ＣＰＵ５１からＶＲＡＭ
５３への書き込みとフレームメモリ５６からの読み出し
は、許可信号ＡＣＣＥＮにかかわらず随時行われる。す
なわち、図４に示すように、フレームｎのように許可信
号ＡＣＣＥＮがアクティブになっていないときには、Ｖ
ＲＡＭ制御回路５２からＶＲＡＭ５２に与えられるチッ
プイネーブル信号ＣＥがマスクされるので、ＶＲＡＭ５
２に対して出力イネーブル信号ＯＥが与えられても、Ｖ
ＲＡＭ５２からの表示データの読み出しは行われない。
しかし、ＣＰＵアクセス信号ＣＰＵＧＶにより、ＶＲＡ
Ｍ５３に対するチップイネーブル信号ＣＥがアクティブ
となるので、ＣＰＵ５１からＶＲＡＭ５３への書き込み
は行われる。
非同期のＣＰＵアクセス信号ＣＰＵＧＶあるいはフレー
ムメモリリード信号ＦＲＤにより、ＶＲＡＭ５３あるい
はフレームメモリ５６に対する各チップイネーブル信号
ＣＥがアクティブとなるので、ＣＰＵ５１からＶＲＡＭ
５３への書き込みとフレームメモリ５６からの読み出し
は、許可信号ＡＣＣＥＮにかかわらず随時行われる。す
なわち、図４に示すように、フレームｎのように許可信
号ＡＣＣＥＮがアクティブになっていないときには、Ｖ
ＲＡＭ制御回路５２からＶＲＡＭ５２に与えられるチッ
プイネーブル信号ＣＥがマスクされるので、ＶＲＡＭ５
２に対して出力イネーブル信号ＯＥが与えられても、Ｖ
ＲＡＭ５２からの表示データの読み出しは行われない。
しかし、ＣＰＵアクセス信号ＣＰＵＧＶにより、ＶＲＡ
Ｍ５３に対するチップイネーブル信号ＣＥがアクティブ
となるので、ＣＰＵ５１からＶＲＡＭ５３への書き込み
は行われる。
【００１５】このように、ＣＰＵ５１からＶＲＡＭ５２
への表示データの書き込みと、フレームメモリ５６から
ＬＣＤ５７への表示用出力データの読み出しは常に行わ
れるが、ＶＲＡＭ５２からの読み出しおよびフレームメ
モリ５６への書き込みを許可信号ＡＣＣＥＮに応じて間
引くことができる。したがって、表示される画面はコマ
落としと同様の状態となるが、画面に動きその他の変化
の度合いが少なければほとんど問題とならず、むしろＶ
ＲＡＭ５２およびフレームメモリ５６のアクセス回数が
減った分だけ消費電力を削減することができる。
への表示データの書き込みと、フレームメモリ５６から
ＬＣＤ５７への表示用出力データの読み出しは常に行わ
れるが、ＶＲＡＭ５２からの読み出しおよびフレームメ
モリ５６への書き込みを許可信号ＡＣＣＥＮに応じて間
引くことができる。したがって、表示される画面はコマ
落としと同様の状態となるが、画面に動きその他の変化
の度合いが少なければほとんど問題とならず、むしろＶ
ＲＡＭ５２およびフレームメモリ５６のアクセス回数が
減った分だけ消費電力を削減することができる。
【００１６】図５は、本発明の第二実施例の構成を示す
ブロック図である。図において、本実施例の特徴とする
ところは、第一実施例の構成において、間引き用カウン
タに与える初期値に応じて間引き回数を設定する構成に
ある。すなわち、レジスタ書き込み信号ＲＥＧＷＴとデ
ータ信号ＤＡＴＡに応じて間引き値が設定されるレジス
タ３１を備え、レジスタ３１に設定される間引き値を初
期値として入力する間引き用カウンタ３２を間引き用カ
ウンタ２１に代えて備える構成にある。
ブロック図である。図において、本実施例の特徴とする
ところは、第一実施例の構成において、間引き用カウン
タに与える初期値に応じて間引き回数を設定する構成に
ある。すなわち、レジスタ書き込み信号ＲＥＧＷＴとデ
ータ信号ＤＡＴＡに応じて間引き値が設定されるレジス
タ３１を備え、レジスタ３１に設定される間引き値を初
期値として入力する間引き用カウンタ３２を間引き用カ
ウンタ２１に代えて備える構成にある。
【００１７】間引き値は、外部から任意に設定するか、
あるいは画面の書き換え頻度をソフトウェアで判断して
自動的に設定する方法をとることにより、画面の状態に
応じた制御が可能となり、画面の状態に与える影響を最
小限に抑えて消費電力の削減を実現することができる。
あるいは画面の書き換え頻度をソフトウェアで判断して
自動的に設定する方法をとることにより、画面の状態に
応じた制御が可能となり、画面の状態に与える影響を最
小限に抑えて消費電力の削減を実現することができる。
【００１８】図６は、本発明の第三実施例の構成を示す
ブロック図である。図において、本実施例の特徴とする
ところは、第一実施例の構成において、カーソルキーが
押下されているときと、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣが出力されたときのいずれかに
応じて、許可信号ＡＣＣＥＮを生成する構成にある。す
なわち、ＣＲＴ用垂直同期信号ＶＳＹＮＣによってカー
ソルキーの押下信号ＣＵＲＫＥＹをラッチするフリップ
フロップ４１，４２と、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣとフリップフロップ４２の出力
信号との論理和をとり、許可信号ＡＣＣＥＮとして出力
するオア回路４３を備える構成にある。
ブロック図である。図において、本実施例の特徴とする
ところは、第一実施例の構成において、カーソルキーが
押下されているときと、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣが出力されたときのいずれかに
応じて、許可信号ＡＣＣＥＮを生成する構成にある。す
なわち、ＣＲＴ用垂直同期信号ＶＳＹＮＣによってカー
ソルキーの押下信号ＣＵＲＫＥＹをラッチするフリップ
フロップ４１，４２と、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣとフリップフロップ４２の出力
信号との論理和をとり、許可信号ＡＣＣＥＮとして出力
するオア回路４３を備える構成にある。
【００１９】このような構成では、カーソルキーが押下
されているときに間引き処理を解除することができる。
すなわち、カーソルキーの押下時は一般に画面の逐次変
更が必要であるので、許可信号ＡＣＣＥＮを出力するこ
とにより、画面の逐次更新が可能となる。一方、それ以
外のときには第一実施例と同様に制御されるので、画面
に与える影響を最小限に抑えて消費電力の削減を実現す
ることができる。
されているときに間引き処理を解除することができる。
すなわち、カーソルキーの押下時は一般に画面の逐次変
更が必要であるので、許可信号ＡＣＣＥＮを出力するこ
とにより、画面の逐次更新が可能となる。一方、それ以
外のときには第一実施例と同様に制御されるので、画面
に与える影響を最小限に抑えて消費電力の削減を実現す
ることができる。
【００２０】
【発明の効果】以上説明したように本発明による表示装
置は、従来装置に比べて表示データ格納用メモリ（ＶＲ
ＡＭ）への読み出しアクセスと、表示用出力データの生
成に用いられるフレームメモリへの書き込みアクセスの
回数を低減することができるので、メモリ活性化時間の
低下による消費電力の削減が可能となる。
置は、従来装置に比べて表示データ格納用メモリ（ＶＲ
ＡＭ）への読み出しアクセスと、表示用出力データの生
成に用いられるフレームメモリへの書き込みアクセスの
回数を低減することができるので、メモリ活性化時間の
低下による消費電力の削減が可能となる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の第一実施例の構成を示すブロック図で
ある。
ある。
【図３】本発明による各部の動作例を説明する図であ
る。
る。
【図４】間引きフレーム中のＶＲＡＭに対する動作例を
説明する図である。
説明する図である。
【図５】本発明の第二実施例の構成を示すブロック図で
ある。
ある。
【図６】本発明の第三実施例の構成を示すブロック図で
ある。
ある。
【図７】従来の表示装置の構成例を示すブロック図であ
る。
る。
【図８】従来構成におけるデータの流れを示す図であ
る。
る。
【図９】従来構成における各部の動作例を説明する図で
ある。
ある。
１１ 表示データ格納用メモリ １２ フレームメモリ １３ 表示制御手段 １４ 表示手段 ２１，３２ 間引き用カウンタ ２２，２３ ゲート回路 ２２1 ，２３1 ノア回路 ２２2 ，２３2 ナンド回路 ３１ レジスタ ４１，４２ フリップフロップ回路 ４３ オア回路 ５１ ＣＰＵ ５２ ＶＲＡＭ制御回路 ５３ ＶＲＡＭ ５４ 表示制御回路 ５５ ＬＣＤデータ生成回路 ５６ フレームメモリ ５７ ＬＣＤ
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力される表示データを格納する表示デ
ータ格納用メモリ（１１）と、 フレームごとの表示用出力データの生成に用いられるフ
レームメモリ（１２）と、 前記表示データ格納用メモリ（１１）に表示データを書
き込み、前記表示データ格納用メモリ（１１）から表示
データを読み出し、前記フレームメモリ（１２）に表示
データを書き込み、さらに前記フレームメモリ（１２）
の表示データを読み出して所定の形式の表示用出力デー
タを生成する表示制御手段（１３）と、前記表示制御手
段（１３）で生成された表示用出力データを表示する表
示手段（１４）とを備えた表示装置において、 前記表示制御手段（１３）は、前記表示データ格納用メ
モリ（１１）からの読み出し動作および前記フレームメ
モリ（１２）への書き込み動作を所定の周期で間引く間
引き制御手段（１５）を備えたことを特徴とする表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179618A JP2687986B2 (ja) | 1991-07-19 | 1991-07-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179618A JP2687986B2 (ja) | 1991-07-19 | 1991-07-19 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527705A true JPH0527705A (ja) | 1993-02-05 |
| JP2687986B2 JP2687986B2 (ja) | 1997-12-08 |
Family
ID=16068907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179618A Expired - Lifetime JP2687986B2 (ja) | 1991-07-19 | 1991-07-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687986B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121133A (ja) * | 1993-10-21 | 1995-05-12 | Rohm Co Ltd | ディスプレイ装置 |
| JP2005141231A (ja) * | 2003-11-05 | 2005-06-02 | Samsung Electronics Co Ltd | Ｌｃｄ動作電流を減少させるタイミングコントローラ及び方法 |
| WO2006035953A1 (en) * | 2004-09-27 | 2006-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device using the same |
| JP2006119628A (ja) * | 2004-09-27 | 2006-05-11 | Semiconductor Energy Lab Co Ltd | 表示装置及びそれを用いた電子機器 |
| JP2011138005A (ja) * | 2009-12-28 | 2011-07-14 | Nec Lcd Technologies Ltd | 画像表示制御装置、画像表示装置、画像表示制御方法、及び画像表示制御プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323691A (ja) * | 1991-04-23 | 1992-11-12 | Ricoh Co Ltd | 表示制御装置 |
-
1991
- 1991-07-19 JP JP3179618A patent/JP2687986B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04323691A (ja) * | 1991-04-23 | 1992-11-12 | Ricoh Co Ltd | 表示制御装置 |
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| US8344986B2 (en) | 2003-11-05 | 2013-01-01 | Samsung Electronics Co., Ltd. | Portable electronic display device having a timing controller that reduces power consumption |
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| US8624881B2 (en) | 2009-12-28 | 2014-01-07 | Nlt Technologies, Ltd. | Image display control device, image display device, image display control method, and image display control program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687986B2 (ja) | 1997-12-08 |
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