JPS5857836B2

JPS5857836B2 - メモリ−装置

Info

Publication number: JPS5857836B2
Application number: JP51013397A
Authority: JP
Inventors: 嘉一山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1976-02-10
Filing date: 1976-02-10
Publication date: 1983-12-22
Also published as: AU2211077A; CA1067622A; NL7701430A; AU508610B2; IT1116403B; US4141039A; ATA90877A; JPS5296517A; GB1556092A; DE2705406C2; AT357781B; DE2705406A1

Description

【発明の詳細な説明】本発明はメモリー装置に関し、特に書込みと読出しを独
立に行なうことができるメモリー装置を従来より知られ
ているＲＡＭ（ランダム・アクセス・メモリー）により
構成することを目的とするものである。

また本発明は磁気記録再生装置から再生されたデジタル
信号の時間軸変動分の補正や、デジタル信号の時間軸を
圧縮或いは伸長するのに好適なメモリー装置を提供せん
とするものである。

一例として広帯域の信号を記録することが可能なＶＴＲ
，（ビデオ・テープ・レコーダ）を用いて、音響信号を
ＰＯＭ記録することが提案されている。

第１図はかかる装置の概略を示し、１はヘリカルスキャ
ン方式の回転２ヘツド形ＶＴＲを示し、２量はその記録
信号入力端子、２ｏはその再生信号出力端子である。

また、３Ｌは音響信号例えば２チャンネルステレオ信号
の左方信号の入力端子を示し、この信号はローパスフィ
ルタ４Ｌを介されることにより高域がやや制限され、サ
ンプリングホールド回路５Ｌでサンプリングされ、ＡＤ
変換器６Ｌでサンプリング出力が並列コードに変換され
、さらに並列直列変換器７により直列コードに変換され
てメモリー装置８に書込まれる。

一方、右方信号は入力端子３Ｒより供給され、ローパス
フィルタ４Ｒ，サンプリングホールド回路５Ｒ及びＡＤ
変換器６Ｒを介することにより並列コードに変換され、
さらに並列直列変換器７により直列コードとされて、メ
モリー装置８に書込まれる。

メモリー装置８の読出し出力は混合器９に供給され、等
化パルス及び同期信号が混合器９にて付加され、ＶＴＲ
１の記録信号入力端子２１に供給され、図示せずもＦＭ
変調器等から構成されるＶＴＲ１の記録系を介して２つ
の回転磁気ヘッドにより磁気テープ上に傾斜したトラッ
クとして順次記録される。

なお、１０はサンプリングホールド回路５Ｌ。

５Ｒに供給されるゲートパルス、ＡＤ変換器６Ｌ。

６Ｒ及び並列直列変換器７に対するクロックパルス、メ
モリー装置８に対するクロックパルス並びに等化パルス
及び同期信号を発生するパルス発生器を示し、１１は固
定の基準発振器を示す。

第２図Ａは上述のように２チャンネルステレオ信号をＶ
ＴＲ１により磁気テープにＰＯＭ記録するときの記録信
号波形である。

この記録信号波形はテレビジョン信号の波形と同一の形
式のものとされている。

これは、ＶＴＲＩ自体に変更を加えずに、音響信号をＰ
ＯＭ方式により記録及び再生する装置をアダプタ化して
、アダプタをＶＴＲ１に取り付けることにより、通常の
テレビジョン信号の記録再生を行なう機能に加えて、高
品位の音響信号の記録再生を行ないうるようにするため
である。

第２図に基いて詳述すると、テレビ信号の水平同期信号
に相当するものとして負の同期信号ＨＤを挿入する。

但し、その周期は本来の水平同期信号の１水平周期１Ｈ
と整数比の関係例えば−ＨＨに選定されている。

この同期信号ＨＤはそのパルス幅が第２図Ｂに示すよう
に水平同期信号のパルス幅と略々等しくなるように２ビ
ツト相当とされ、ワードタイミングパルスとしての役割
を有している。

即ち同期信号ＨＤの後に２６ビツトのデータの１ワード
（第２図Ｂでは簡単のためデータは“１′′とＯ′”と
が交互のコードの場合が示されている）が挿入されて計
２８ビットからなる１ブロツクが形成される。

同期信号ＨＤはデータの低レベル（０”）より更に負と
なるもので、両者のパルス振幅比は（３ニア）とされて
いる。

なお、２チャンネジステレオ信号のうち左方及び右方信
号のデータは夫々１３ビツトであり、１ブロツクの前半
に左方信号のデータが挿入され、後半に右方信号のデー
タが挿入されている。

また第２図Ｃに示すようにテレビ信号の等化パルスと同
様の３Ｈの期間にわたって等化パルスが挿入されると共
に、この等化パルスに引き続く３Ｈの期間に垂直同期信
号ＶＤが挿入される。

等化パルスは１ビツト相当のパルス幅で１４ビツト周期
の負のパルスで、また垂直同期信号ＶＤは２ビツト相当
のパルス幅で１４ビツト周期の正のパルスを含む。

なお、テレビジョンにおける垂直同期信号の後につづく
等化パルスは特に必要としないので設けず、垂直同期信
号ＶＤの後縁から偶数フィールドの場合３ブロツク、奇
数フィールドの場合２．５ブロツク離れたところからデ
ータを入れると共に、等化パルスの前の１０数Ｈの期間
にはデータが挿入されず、同期信号ＨＤのみが挿入され
ており、垂直同期信号ＶＤの前後において生じるＶＴＲ
１のヘッド切替等によるノイズの影響を受けないように
されている。

そして、メモリー装置８により７３５ブロツクのデータ
の処理がなされる。

このような記録信号波形とすることにより、ＶＴＲＩに
おける動作がテレビ信号を記録するときと同様になされ
る。

即ちＶＴＲ１においては垂直同期信号ＶＤを基準として
、回転磁気ヘッド或いはキャプスタンに対するサーボ回
路が働くと共に、この垂直同期信号が磁気テープの側縁
に記録される。

垂直同期信号ＶＤによって信号のミューティングがなさ
れる場合もある。

また、同期信号ＨＤは再生時のタイムベースとなると共
に、同期信号ＨＤのレベル変動を検出することにより記
録時のＡＧＣ動作がなされている。

ここで音響信号はもともと時間的に連続した信号である
ので、等化パルス、垂直同期信号、これらの前後の期間
に亘るデータのない期間ＩＲＱ（５２又は５３ブロツク
）を形成するために、音響信号をコード化した後、デー
タの時間軸を圧縮して信号欠落部を生じないようにする
ことが必要である。

メモリー装置８はこの時間軸上輪のためのメモリーであ
る。

再生時では、出力端子２ｏから上述の記録信号波形と同
様の波形の再生信号が現れ、ノイズ除去用フィルタ１２
、波形整形回路１３及び同期分離回路１４を介してデー
タ抜き取り回路１５に供給される。

データ抜き取り回路１５の出力は、同期信号ＨＤ、ＶＤ
等を含まず、このデータがメモリー装置１６に書き込ま
れる。

メモリー装置１６は記録時とは逆にデータを時間軸につ
いて伸長すると共に、ジッタ等の時間軸変動分を除去す
るもので、メモリー装置１６の読出し出力は欠落部がな
く且つ時間軸変動分が除去されたものとなり、これが直
列並列変換器１７により並列コードとされ、ＤＡ変換器
１８Ｌ、１８Ｒ及びローパスフィルタ１９Ｌ、１９Ｒを
夫々介することにより、端子２０Ｌ及び２０Ｒに連続し
たステレオ左方信号及びステレオ右方信号が復調されて
得られる。

同期分離回路１４により分離された同期信号ＶＤ、ＨＤ
はパルス発生器２１に供給され、これら同期信号に基い
てデータ抜き取り回路１５に対するゲートパルス、メモ
リー装置１６、直列並列変換器１７、ＤＡ変換器１８Ｌ
、１８Ｒに対するクロックパルスが、パルス発生器２１
にて形成される。

以上の音響信号のＰＣＭ方式による記録再生装置におけ
るメモリー装置８及び１６としては読出し及び書込みを
同時に行ないうるファーストインファーストアウト（Ｆ
ｉｒｓｔＩｎＦｉｒｓｔ０ｕｔ）形シフトレジス
タを適用することができるが、このシフトレジスタはビ
ット当りの価格が高く、特に容量が大きい場合（例えば
２にビット程度）では周辺のメモリー制御回路も複雑と
なって価格の面でＲＡＭに比して高くなるという不利が
ある。

一方、ＲＡＭは同一アドレスに対する書込みと読出しが
重複されるおそれがあるために書込みと読出しを非同期
で行なうことができず、時間軸を圧縮或いは伸長するた
めのメモリーとしてはそのまま適用することができなか
った。

本発明に依ればこのＲＡＭを用いて書込みと読出しを独
立（非同期）に行なうことが可能なメモリー装置を構成
することができる。

本発明に従えばランダムアクセスメモリーと、書込みク
ロックに応じてデータを上記ランダムアクセスメモリー
の所定アドレスに書込む手段と、読出しクロックに応じ
て上記データを読み出す手段とを有し、上記書込み又は
読出しクロックを基準として、これらクロックの周期を
分割し、この分割された周期により決定される時間領域
において上記ｒ−夕の書込み又は読出し動作の倒れか一
方を優先させるようにしたものである。

以下、本発明を上述の音響信号を回転２ヘッド形ＶＴＲ
，を用いてＰＯＭ記録或いは再生を行なう装置における
メモリー装置８又は１６に適用した一実施例について説
明しよう。

第３図は例えば（３２Ｘ３２＝１０２４ビツト）のスタ
ティックＭＯ８−ＲＡＭ１０１及びその周辺回路を示し
、１０２はＸアドレスデコーダ、１０３はＹアドレスデ
コーダ、１０４は書込み回路、１０５は読出し回路であ
る。

データ人力ＤＩＮは入力バッファレジスタ１０６を介さ
れることにより書込みクロックＷＣに同期したデータＢ
Ｒｉとなされて書込み回路１０４に供給される。

読出し回路１０５を介された読出し出力は出力バッファ
レジスタ１０７に供給され、これよりアドレス選択信号
ＡＤＳＬＣＴに同期して出力ＢＲｏが取り出され、さら
にＤフリップフロップ１０８に供給され、読出しクロッ
クＲ，０により一定のビットレイトに変換された出力デ
ータＤＯＵＴが得られる。

なお、書込み読出し制御信号ＷＥが書込み回路１０４に
供給される。

上述のメモリー１０１に対するアドレスコードＡｏ−Ａ
、は第４図に示す構成により形成される。

第４図において、１０９は書込みアドレスカウンタ、１
１０は読出しアドレスカウンタであり、夫夫は書込みク
ロックＷＣ及び読出しクロックＲＯが供給されることに
より順次１０ビツトのアドレスコードを発生し、このア
ドレスコードがアドレスセレクタ１１１に供給され、ア
ドレス選択信号ＡＤＳＬＯＴ及びＡＤＳＬＯＴにより書
込みアドレスカウンタ１０９或いは読出しアドレスカウ
ンタ１１０の出力が選択されてＲＡＭ１０１に対するア
ドレスコードＡ。

−Ａ９とされる。また、書込みクロックＷＣ及び読出し
クロックＲＣがメモリー制御回路１１２に供給されるこ
とにより、アドレス選択信号ＡＤＳＬＯＴ及びＡＤＳＬ
ＯＴと書込み読出し制御信号ＷＥが形成される。

第５図及び第６図は上述の構成のメモリー装置のタイム
チャートであり、第５図は記録系のメモリー装置８とし
ての動作の場合であり、第６図は再生系のメモリー装置
１６としての動作の場合である。

実際には、メモリー装置８及び１６は共通のものを使用
することが好ましく、その際には書込みクロックＷＯ及
び読出しクロックＲＣを記録時と再生時とで異ならせれ
ば良い。

即ち、記録時では一定周期Ｔｗの書込みクロックＷＣを
用い、読出しクロックＲ，０としては、その周期ＴＲが
（ＴＷ＞ＴＲ）なる関係のものを用いて、データの無い
期間ＩＲ，Ｇを形成するように時間軸を圧縮し、これと
共に同期信号ＨＤの存在するときは読出しを行なわない
ようにして第２図Ａに示す波形の記録信号を形成する。

一方、再生時では時間軸変動分を有する同期信号ＨＤと
同期した周期Ｔｗの書込みクロックＷＣを用いると共に
、一定周期Ｔ８で且つ（ＴＲ＞ＴＷ）の関係にある読出
しクロックＲＣでデータを読み出すことにより時間軸を
伸長し、然も時間軸変動分の補正を行なうのである。

なお、第１図に示す音響信号記録再生装置ではＡＤ変換
器６Ｌ、６Ｒ及びＤＡ変換器１８Ｌ、１８Ｒ以外の構成
を記録時及び再生時で共用することは可能である。

第５図及び第６図のタイムチャートについて説明すると
、入力データＤＩＮは入カバッファレジスタ１０６を介
されることにより書込みクロックＷＣ（第５図Ｂ及び第
６図Ｂ）に同期したデータＢＲｉ（第５図Ａ及び第６図
Ａ）となされる。

書込みアドレスは第５図Ｃ及び第６図Ｃに示すように書
込みアドレスカウンタ１０９により形成されるアドレス
コードにより順次決定される。

書込みクロックＷＣにより周期Ｔｗの約半分のパルス幅
のマーク信号ＭＡＲＫ（第５図り及び第６図Ｄ）がメ
モリ制御回路１１２内において形成される。

また、読出しクロックＲ，０（第５図Ｅ及び第６図Ｅ）
により読出しアドレスカウンタ１１０で形成されるアド
レスコードにより、第５図Ｆ及び第６図Ｆに示すように
順次読出しアドレスが変えられる。

詳細には第１図ないし第９図とともに後述するように、
第５図Ｇ及び第６図Ｇに示す書込み読出し制御信号ＷＥ
はＲＡＭＩ０１の仕様で定まるところのアドレスセッ
トアツプタイムｔｓＡ、アドレスホールドタイムｔＨＡ
１書込み可能パルス幅ｔｐｗを加え合わせた書込みサイ
クルｔＷＯを規定する。

またアドレス選択信号ＡＤＳＬＯＴ（第５図Ｈ及び第
６図Ｈ）が“１″のときに書込みアドレスコードがアド
レスデコーダ１０２，１０３に供給され、“０″のとき
に読出しアドレスコードがアドレスデコーダ１０２，１
０３に供給され、この“０″の期間が読出しサイクルｔ
Ｒｏとなる。

そして書込み読出し制御信号ＷＥとアドレス選択信号Ａ
ＤＳＬＯＴによりデータが１ビツト毎にＲＡＭ１０１に
書き込まれ、またＲＡＭＩＯｌからデータが１ビツト
毎に読み出される。

読出しはアドレス選択信号ＡＤＳＬＯＴの立上りに周期
してデータを出力バッファレジスタ１０７に取り込むよ
うになされ、従ってその出力ＢＲｏは第５図■及び第６
図■に示すような不規則な周期となる。

このままでは後のデータ処理が面倒となるので、Ｄフリ
ップフロップ１０８に供給し、読出しクロックＲ，０を
用いて第５図Ｊ及び第６図Ｊに示す一定周期の出力デー
タＤＯＵＴに変換する。

このようにＲ，ＡＭｌ０１に対する書込み及び読出し
を独立に行なうことができる。

そして記録時には、データの書込みが書込みクロックＷ
Ｏに同期して連続的になされ、読出しは書込みが開始さ
れてから所定時間遅れて読出しクロックＲＣに同期して
始められ、■フィールド分のデータ（第２図の場合では
７５３ブロツク）の書込みを終了するタイミングと１フ
イ一ルド分のデータの読出しが終了するタイミングとが
一致するようになされ、次のフィールドのデータの書込
みは引き続いてなされるのに対し、その読出しは所定時
間遅れて始められるようになされ、データの時間軸が圧
縮される。

また、再生時では、ＶＴＲ，１のシック等の時間軸変動
分を考慮しないときは、書込みと読出しを同時に開始し
、１フイ一ルド分のデータの書込みを終わったときに書
込みを所定時間停止し、この間に読出しを行ない、次の
フィールドのデータの書込み及び読出しを再び同時に始
めるようにして時間軸の伸長がなされる。

しかし、再生信号の時間軸変動分は皆無とすることは不
可能であり、書込みクロックの時間軸上のずれにより、
直ちにオーバーフロー或いはアンダーフローが生じてし
まう−０そこで、再生時には、読出しを予め書込みに対
して遅らせるようになし、時間軸変動分の影響を受けに
くいようにされている。

以上の書込み及び読出し動作によって時間軸変動分の累
積されたものが予め見込んだ補正範囲を越えない限りオ
ーバーフロー或いはアンダーフローが生ぜず、時間軸の
圧縮及び伸長を行なうことができる。

なお、書込みクロックＷＣ及び読出しクロックＲＯの周
波数差と１フイ一ルド分のデータとを考慮して時間軸の
圧縮及び伸長に必要なメモリー装置の容量が決定され、
さらにこの容量に時間軸変動分の補正のために必要な容
量を加えたものが必要とされるメモリー装置の全容量と
なる。

書込みサイクル又は読出しサイクルは、第５図及び第６
図から明かなように次のようにして決定される。

まずマーク信号ＭＡＲＫが“１″の期間で読出しクロッ
クＲＯが来たときには、書込みサイクルは書込みクロッ
クＷＣで開始し、この場合は読出しクロックＲＣによっ
て直ちに読出しサイクルに入らずに書込みサイクルに譲
歩する。

次にＭＡＲＫが０″のときに、読出しクロックＲ，Ｃが
来たときには、実効的な読出しサイクルはこの時点から
始められる。

つまり、この場合は書込みサイクル■ は必要なだけ（最大ΣＴｗ）、読出しサイクルに譲歩す
る。

かかる動作を行なわせるための書込み読出し制御信号Ｗ
Ｅとアドレス選択信号ＡＤＳＬＯＴとは制御回路１１２
で形成される。

第７図は制御回路１１２の構成を示し、ＭＭ１〜ＭＭ、
は夫々単安定マルチバイブレーク（モノマルチと称する
）を示し、モノマルチＭＭ１は書込みクロックＷＯの立
上りでトリガーされて信号ＭＡＲＫを形成するものであ
る。

モノマルチＭＭ３はモノマルチＭＭ２の出力Ｑの立下り
でトリガーされ、書込み可能パルス幅ｔ、ｐｗを規定す
るもので、その出力Ｑが信号ＷＥとされる。

モノマルチＭＭ４はアドレスホールドタイムｔＨＡを規
定する。

モノマルチＭＭ５は書込みサイクルｔＷａの終了後の読
出しサイクルｔｇｃを規定するもので、再トリガー可能
な構成とされている。

モノマルチＭＭ５の出力Ｑが信号ＡＤＳＬＯＴとなり、
出力Ｑが信号ＡＤＳＬＣＴとなされる。

第８図及び第９図は上述の制御回路のタイムチャートで
あり、第８図は記録時を示し、第９図は再生時を示し、
またこれらは第５図及び第６図とタイミングが合わせら
れている。

第８図Ａ及び第９図Ａは書込みクロックＷＣ１第８図Ｃ
及び第９図Ｃは読出しクロックＲｅを示し、書込みクロ
ックＷＣによりモノマルチＭＭ１がトリガーされること
により第８図Ｂ及び第９図Ｂに示す信号ＭＡＲＫが形成
される。

第７図の制御回路はループ構成であるから、まずモノマ
ルチＭＭ３から第８図り及び第９図りに示す信号ＷＥが
得られたものとして考える。

このときモノマルチＭＭ３の出力Ｑは第８図Ｅ及び第９
図Ｅに示すものとなり、この出力ＭＭ３Ｑとこれが積分
回路及びインバータ１１３を介されることにより遅延さ
れたものとがノア回路１１４に供給され、ノア回路１１
４の出力には、第８図Ｆ及び第９図Ｆに示すように、信
号ＷＥの立上りの微分パルスのようなパルスＷｌが現れ
る。

このパルスＷＥ、（と信号ＭＡＲＫがナンド回路１１５
に供給されるので、その出力は第８図Ｇ及び第９図Ｇに
示すものとなり、ナンド回路１１５の出力立下りでモノ
マルチＭＭ４がトリガーされ、その出力Ｑは第８図Ｈ及
び第９図Ｈに示すものとなる。

モノマルチＭＭ、４の出力Ｑはそのままオア回路１１６
に供給されると共に、積分回路及びインバータ１１７を
介してオア回路１１６に供給され、従ってオア回路１１
６の出力には第８図１及び第９図１に示すようにモノマ
ルチＭＭ４の出力Ｑの立下りを微分したようなパルスＭ
Ｍ４Ｑｌが現れる。

また、読出しクロックＲＯと信号ＭＡＲ，Ｋがナンド回
路１１８に供給されてその出力には第８図Ｊ及び第９図
Ｊに示すように、信号ＭＡＲＫが０”のときに読出しク
ロックが来たときに負となるパルスが生じる。

これらオア回路１１６及びナンド回路１１８の出力がナ
ンド回路１１９に供給され、ナンド回路１１９から第８
図Ｋ及び第９図Ｋに示すパルスが発生し、このパルスの
立上りでモノマルチＭＭ５がトリガーされる。

この場合モノマルチＭＭ５は再トリガー可能とされてい
るから、その出力Ｑ即ち信号ＡＤＳＬＯＴ及びその出力
ζ即ち信号ＡＤＳＬＯＴは第８図り、Ｍ及び第９図り、
Ｍで示すものとなる。

信号ＡＤＳＬＯＴはナンド回路１２０に信号ＭＡＲＫと
共に供給され、従ってナンド回路１２０の出力は、第８
図Ｎ及び第９図Ｎに示すものとなる。

一方信号ＡＤＳＬＯＴとクロックＷＣとがナンド回路１
２１に供給され、その出力とナンド回路１２０との出力
がナンド回路１２２に供給され、その立下りでモノマル
チＭＭ２がトリガーされる。

こうすることにより信号ＡＤＳＬＯＴがｒＨＪのときに
クロックＷＣが来れば書き込みサイクルが始まる。

モノマルチＭＭ２の出力Ｑは第８図Ｏ及び第９図Ｏに示
すものとなり、その立下りでモノマルチＭＭ３がトリガ
ーされるので、結局第８図り及び第９図りに示す信号Ｗ
Ｅが形成されることになる。

以上の動作から理解されるように本発明に依ればＲＡＭ
を用いて書込み及び読出し動作を互いに独立に行なうこ
とができ、然も書込み及び読出しが重なることがない。

従って時間軸の圧縮、伸長を行なう場合に適用すること
ができ、特に容量が２にビットのように比較的太きいと
きには、ファーストインファーストアウト形のシフトレ
ジスフのＩＣパッケージを何個も用いる場合に比して構
成が安価且つ簡単とできる。

なお、ＲＡＭとしてはＭＯＳに限らずバイポーラトラン
ジスタを素子として用いたものなどを使用することがで
きる。

【図面の簡単な説明】

第１図は本発明を適用しうる音響信号の記録再生装置の
系統図、第２図はそのときの記録信号波形を示す図、第
３図及び第４図は本発明によるメモリーのＲ，ＡＭ及び
その周辺回路の系統図、第５図及び第６図はそのタイム
チャート、第７図は制御回路の一実施例の系統図、第８
図及び第９図はそのタイムチャートである。１はＶＴＲ１３Ｌｚ３Ｒはステレオ左方及び右方信
号の供給端子、６Ｌ、６Ｒ，はＡＤ変換器、８゜１６は
メモリー装置、１８Ｌ、１８ＲはＤＡ変換器、１０１は
ランダムアクセスメモリー、１０２フ１０３はアドレステ゛コーダ、１０６は入カバソファレ
ジスク、１０７は出力バッファレジスタ、１０９は書込
みアドレスカウンタ、１１０は読出しアドレスカウンタ
、１１１はアドレスセレクタ、１１２はメモリー制御回
路である。

Claims

【特許請求の範囲】

１ランダムアクセスメモリーと、書込みクロックに応
じてデー、りを上記ランダムアクセスメモリーの所定の
アドレスに書き込む手段と、読出しクロックに応じて上
記データを所定のアドレスより読み出す手段とを有し、
上記書込み（又は読出し）クロックを基準として、その
クロックの周期を第１の半周期と第２の半周期とに分割
し、この第１の半周期に読出しく又は書込み）クロック
が到来したとき書込み（又は読出し）サイクルは上記書
込み（又は読出し）クロックで開始し、書込み（又は読
出し）サイクル終了後読出しく又は書込み）サイクルを
開始し、上記第２の半周期に読出しく又は書込み）クロ
ックが到来したとき実効的な読出しく又は書込み）サイ
クルを開始し、この読出しく又は書込み）サイクル終了
後書込み（又は読出し）サイクルを開始するようにし、
書き込み読み出しを非同期で独立して行なえるようにし
たメモリー装置。