JP2002324354A - 情報記録装置 - Google Patents
情報記録装置Info
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- JP2002324354A JP2002324354A JP2001129627A JP2001129627A JP2002324354A JP 2002324354 A JP2002324354 A JP 2002324354A JP 2001129627 A JP2001129627 A JP 2001129627A JP 2001129627 A JP2001129627 A JP 2001129627A JP 2002324354 A JP2002324354 A JP 2002324354A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
Abstract
(57)【要約】
【課題】本発明は、入力インターフェース信号の異常時
における誤書き込み発生を防止・低減することが可能な
情報記録装置を提供することを目的とする。 【解決手段】本発明に係る情報記録装置１は、ホスト１
１から入力されるインターフェース信号の異常を監視
し、その異常が検出された場合、所定期間或いは所定条
件が成立するまでの間、記録媒体に対する書き込み動作
を非許可とするライトキャンセリング回路３ｂを有する
構成である。
における誤書き込み発生を防止・低減することが可能な
情報記録装置を提供することを目的とする。 【解決手段】本発明に係る情報記録装置１は、ホスト１
１から入力されるインターフェース信号の異常を監視
し、その異常が検出された場合、所定期間或いは所定条
件が成立するまでの間、記録媒体に対する書き込み動作
を非許可とするライトキャンセリング回路３ｂを有する
構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、フロッピー(R)デ
ィスクドライブ装置などに代表される情報記録装置に関
する。
ィスクドライブ装置などに代表される情報記録装置に関
する。
【０００２】
【従来の技術】従来の情報記録装置として、ここでは、
フロッピーディスクドライブ装置（以下、ＦＤＤ装置と
呼ぶ）を例に挙げて説明を行う。ＦＤＤ装置は、同心円
状に複数のトラックを有するフロッピーディスク（以
下、ディスクと呼ぶ）に対して、情報の読み書きを行う
情報記録再生装置である。
フロッピーディスクドライブ装置（以下、ＦＤＤ装置と
呼ぶ）を例に挙げて説明を行う。ＦＤＤ装置は、同心円
状に複数のトラックを有するフロッピーディスク（以
下、ディスクと呼ぶ）に対して、情報の読み書きを行う
情報記録再生装置である。
【０００３】ＦＤＤ装置には、ディスクに対する書き込
み動作の可否を制御するために、ホスト（パーソナルコ
ンピュータ等）側からライトゲート信号が入力されてお
り、書き込み許可時には該ライトゲート信号がアクティ
ブ（例えばＬレベル）とされる。ただし、ディスクに対
する書き込み動作は、ライトゲート信号がアクティブで
あるだけでは許可されず、一般的に、ホストによって該
ＦＤＤ装置が選択されるとともに（ドライブセレクト信
号がアクティブ）、スピンドルモータによるディスクの
回転が開始され（モータオン信号或いはレディ信号がア
クティブ）、かつディスクの書き込み禁止スイッチが解
除されている場合（ライトプロテクト信号がアクティ
ブ）に限り、ライトゲート信号が有効とされる構成とな
っている。
み動作の可否を制御するために、ホスト（パーソナルコ
ンピュータ等）側からライトゲート信号が入力されてお
り、書き込み許可時には該ライトゲート信号がアクティ
ブ（例えばＬレベル）とされる。ただし、ディスクに対
する書き込み動作は、ライトゲート信号がアクティブで
あるだけでは許可されず、一般的に、ホストによって該
ＦＤＤ装置が選択されるとともに（ドライブセレクト信
号がアクティブ）、スピンドルモータによるディスクの
回転が開始され（モータオン信号或いはレディ信号がア
クティブ）、かつディスクの書き込み禁止スイッチが解
除されている場合（ライトプロテクト信号がアクティ
ブ）に限り、ライトゲート信号が有効とされる構成とな
っている。
【０００４】
【発明が解決しようとする課題】確かに、上記構成から
成る従来のＦＤＤ装置であれば、ディスクに対する書き
込み動作が可能な状態となるまで、ホストからのライト
ゲート信号は有効とされないので、ディスクに対する不
必要な書き込み動作が行われることはない。
成る従来のＦＤＤ装置であれば、ディスクに対する書き
込み動作が可能な状態となるまで、ホストからのライト
ゲート信号は有効とされないので、ディスクに対する不
必要な書き込み動作が行われることはない。
【０００５】しかしながら、上記の書き込み制御は、あ
くまでホストから入力されるインターフェース信号が正
常である場合を想定して行われるものである。そのた
め、ＦＤＤ装置及びホストに対する電源供給の瞬断（瞬
停）や、ホストに設けられたフロッピーディスクコント
ローラとの電源供給ラインが相違することによって生じ
る電源オン／オフ時の過渡応答、或いはＦＤＤ装置に設
けられたインターフェース回路の故障等によって、イン
ターフェース信号が異常状態（例えば、全てのインター
フェース信号が同時にアクティブ）となり、ライトゲー
ト信号を有効とするための上記条件が図らずも成立して
しまった場合には、ディスクに対する誤書き込みを生じ
るおそれがあった。
くまでホストから入力されるインターフェース信号が正
常である場合を想定して行われるものである。そのた
め、ＦＤＤ装置及びホストに対する電源供給の瞬断（瞬
停）や、ホストに設けられたフロッピーディスクコント
ローラとの電源供給ラインが相違することによって生じ
る電源オン／オフ時の過渡応答、或いはＦＤＤ装置に設
けられたインターフェース回路の故障等によって、イン
ターフェース信号が異常状態（例えば、全てのインター
フェース信号が同時にアクティブ）となり、ライトゲー
ト信号を有効とするための上記条件が図らずも成立して
しまった場合には、ディスクに対する誤書き込みを生じ
るおそれがあった。
【０００６】本発明は上記の問題点に鑑み、入力される
インターフェース信号の異常時における誤書き込み発生
を防止・低減することが可能な情報記録装置を提供する
ことを目的とする。
インターフェース信号の異常時における誤書き込み発生
を防止・低減することが可能な情報記録装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る情報記録装置は、入力されるインター
フェース信号の異常を検出する手段と、前記インターフ
ェース信号の異常が検出された場合、所定期間或いは所
定条件が成立するまでの間、記録媒体に対する書き込み
動作を非許可とする手段と、を有する構成としている。
に、本発明に係る情報記録装置は、入力されるインター
フェース信号の異常を検出する手段と、前記インターフ
ェース信号の異常が検出された場合、所定期間或いは所
定条件が成立するまでの間、記録媒体に対する書き込み
動作を非許可とする手段と、を有する構成としている。
【０００８】具体的に言えば、本発明に係る情報記録装
置は、入力されるインターフェース信号のうち、監視対
象に指定した複数のインターフェース信号が全てアクテ
ィブであることを検出した場合には、その検出以後、所
定期間或いは所定条件が成立するまでの間、記録媒体に
対する書き込み動作を非許可とする構成としている。
置は、入力されるインターフェース信号のうち、監視対
象に指定した複数のインターフェース信号が全てアクテ
ィブであることを検出した場合には、その検出以後、所
定期間或いは所定条件が成立するまでの間、記録媒体に
対する書き込み動作を非許可とする構成としている。
【０００９】もしくは、入力されるインターフェース信
号のうち、記録媒体に対する書き込み動作の可否を制御
するためのライトゲート信号と、ヘッドのステップ移動
を制御するためのステップパルス信号とが、いずれもア
クティブであることを検出した場合には、その検出以
後、所定期間或いは所定条件が成立するまでの間、記録
媒体に対する書き込み動作を非許可とする構成にしても
よい。
号のうち、記録媒体に対する書き込み動作の可否を制御
するためのライトゲート信号と、ヘッドのステップ移動
を制御するためのステップパルス信号とが、いずれもア
クティブであることを検出した場合には、その検出以
後、所定期間或いは所定条件が成立するまでの間、記録
媒体に対する書き込み動作を非許可とする構成にしても
よい。
【００１０】或いは、入力されるインターフェース信号
のうち、記録媒体に書き込まれるライトデータの第１パ
ルスを検出するまでの間は、前記記録媒体に対する書き
込み動作を非許可とする構成にしてもよい。
のうち、記録媒体に書き込まれるライトデータの第１パ
ルスを検出するまでの間は、前記記録媒体に対する書き
込み動作を非許可とする構成にしてもよい。
【００１１】
【発明の実施の形態】本発明に係る情報記録装置につい
て、ここでは、フロッピーディスクドライブ装置（以
下、ＦＤＤ装置と呼ぶ）を例に挙げて説明を行う。図１
は本発明に係るＦＤＤ装置の一構成例を示すブロック図
である。ＦＤＤ装置１は、図示しない同心円状に複数の
トラックを有するフロッピーディスク（以下、ディスク
と呼ぶ）に対して情報の読み書きを行う情報記録再生装
置であり、その動作はホスト１１（ＰＣ等）のマザーボ
ード１２上に設けられたフロッピーディスクコントロー
ラ１３から入力される各種インターフェース信号によっ
て制御されている。
て、ここでは、フロッピーディスクドライブ装置（以
下、ＦＤＤ装置と呼ぶ）を例に挙げて説明を行う。図１
は本発明に係るＦＤＤ装置の一構成例を示すブロック図
である。ＦＤＤ装置１は、図示しない同心円状に複数の
トラックを有するフロッピーディスク（以下、ディスク
と呼ぶ）に対して情報の読み書きを行う情報記録再生装
置であり、その動作はホスト１１（ＰＣ等）のマザーボ
ード１２上に設けられたフロッピーディスクコントロー
ラ１３から入力される各種インターフェース信号によっ
て制御されている。
【００１２】ＦＤＤ装置１に設けられたロジック回路３
は、インターフェース回路２を介してホスト１１との信
号授受を行うとともに、リードライト回路４やステッピ
ングモータドライバ回路５及びスピンドルモータドライ
バ回路６の動作制御を行う。なお、ロジック回路３に
は、ホスト１１から入力されるインターフェース信号に
基づいてディスクへの書き込み動作を指示するライト制
御回路３ａと、インターフェース信号を監視し、その異
常が検出された場合には、所定期間或いは所定条件が成
立するまでの間、ディスクに対する書き込み動作を非許
可とするライトキャンセリング回路３ｂと、が組み込ま
れている。このライトキャンセリング回路３ｂについて
は、後ほど詳細に説明を行う。
は、インターフェース回路２を介してホスト１１との信
号授受を行うとともに、リードライト回路４やステッピ
ングモータドライバ回路５及びスピンドルモータドライ
バ回路６の動作制御を行う。なお、ロジック回路３に
は、ホスト１１から入力されるインターフェース信号に
基づいてディスクへの書き込み動作を指示するライト制
御回路３ａと、インターフェース信号を監視し、その異
常が検出された場合には、所定期間或いは所定条件が成
立するまでの間、ディスクに対する書き込み動作を非許
可とするライトキャンセリング回路３ｂと、が組み込ま
れている。このライトキャンセリング回路３ｂについて
は、後ほど詳細に説明を行う。
【００１３】リードライト回路４は、リード／ライト用
ヘッド７ａ、８ａ及びデリート用ヘッド７ｂ、８ｂの動
作制御を行う。なお、ヘッド７ａ、７ｂはいずれもディ
スクの表面側に設けられており、ヘッド８ａ、８ｂはい
ずれもディスクの裏面側に設けられている。ステッピン
グモータドライバ回路５は、ヘッド７ａ、８ａ及び７
ｂ、８ｂをディスクの半径方向にステップ移動させるス
テッピングモータ９の動作制御を行う。また、スピンド
ルモータドライバ回路６は、ディスクを線速度一定（例
えば、３００、３６０、６００ｒｐｍ）で回転させるス
ピンドルモータ１０の動作制御を行う。
ヘッド７ａ、８ａ及びデリート用ヘッド７ｂ、８ｂの動
作制御を行う。なお、ヘッド７ａ、７ｂはいずれもディ
スクの表面側に設けられており、ヘッド８ａ、８ｂはい
ずれもディスクの裏面側に設けられている。ステッピン
グモータドライバ回路５は、ヘッド７ａ、８ａ及び７
ｂ、８ｂをディスクの半径方向にステップ移動させるス
テッピングモータ９の動作制御を行う。また、スピンド
ルモータドライバ回路６は、ディスクを線速度一定（例
えば、３００、３６０、６００ｒｐｍ）で回転させるス
ピンドルモータ１０の動作制御を行う。
【００１４】なお、ＦＤＤ装置１の動作に必要な電源電
圧（例えば５Ｖ）は、ホスト１１側に設けられたレギュ
レータ回路１４から供給されている。また、レギュレー
タ回路１４は複数の電源電圧（例えば３．３Ｖ、５Ｖ、
１２Ｖ）をフロッピーディスクコントローラ１３にも供
給している。ここで、ホスト１１のマザーボード１２が
ＡＴＸ仕様である場合には、レギュレータ回路１４の給
電動作（給電開始や給電停止など）をマザーボード１２
によって制御することが可能である。
圧（例えば５Ｖ）は、ホスト１１側に設けられたレギュ
レータ回路１４から供給されている。また、レギュレー
タ回路１４は複数の電源電圧（例えば３．３Ｖ、５Ｖ、
１２Ｖ）をフロッピーディスクコントローラ１３にも供
給している。ここで、ホスト１１のマザーボード１２が
ＡＴＸ仕様である場合には、レギュレータ回路１４の給
電動作（給電開始や給電停止など）をマザーボード１２
によって制御することが可能である。
【００１５】続いて、本発明に係るＦＤＤ装置１の特徴
部分であるライトキャンセリング回路３ｂの構成及び動
作について、３つの実施形態を例に挙げて説明を行う。
部分であるライトキャンセリング回路３ｂの構成及び動
作について、３つの実施形態を例に挙げて説明を行う。
【００１６】まず、ライトキャンセリング回路３ｂの第
１実施形態について図２及び図３を用いて説明を行う。
図２はライトキャンセリング回路３ｂの第１実施形態を
示す回路図であり、図３は図２に示した回路各部の信号
波形を表すタイミングチャートである。
１実施形態について図２及び図３を用いて説明を行う。
図２はライトキャンセリング回路３ｂの第１実施形態を
示す回路図であり、図３は図２に示した回路各部の信号
波形を表すタイミングチャートである。
【００１７】本実施形態のライトキャンセリング回路３
ｂ−１は、ホスト１１から入力されるインターフェース
信号のうち、監視対象に指定した複数のインターフェー
ス信号が全てアクティブ（Ｌレベル）であることを検出
した場合には、インターフェース信号が異常であると判
断し、次に全てのインターフェース信号が非アクティブ
となるまでの間、ディスクに対する書き込み動作を非許
可とする構成である。
ｂ−１は、ホスト１１から入力されるインターフェース
信号のうち、監視対象に指定した複数のインターフェー
ス信号が全てアクティブ（Ｌレベル）であることを検出
した場合には、インターフェース信号が異常であると判
断し、次に全てのインターフェース信号が非アクティブ
となるまでの間、ディスクに対する書き込み動作を非許
可とする構成である。
【００１８】なお、本実施形態では、ＦＤＤ装置１とは
異なる電源供給ラインに接続される可能性のある７つの
インターフェース信号（ドライブセレクト信号ＸＤＳ、
モータオン信号ＸＭＯＮ、デンシティセレクト信号ＸＨ
Ｄ、サイドセレクト信号ＸＳＤ１、ライトゲート信号Ｘ
ＷＧ、ライトデータＸＷＤ、及びステップパルスＸＳＴ
ＥＰ）を監視対象とした場合を例示して説明を行うが、
監視対象となるインターフェース信号の組み合わせはこ
れに限定されるものではなく、ＦＤＤ装置１やホスト１
１の仕様に応じて、正常動作時であれば揃ってアクティ
ブとなるはずのない複数のインターフェース信号を適宜
取捨選択すればよい。
異なる電源供給ラインに接続される可能性のある７つの
インターフェース信号（ドライブセレクト信号ＸＤＳ、
モータオン信号ＸＭＯＮ、デンシティセレクト信号ＸＨ
Ｄ、サイドセレクト信号ＸＳＤ１、ライトゲート信号Ｘ
ＷＧ、ライトデータＸＷＤ、及びステップパルスＸＳＴ
ＥＰ）を監視対象とした場合を例示して説明を行うが、
監視対象となるインターフェース信号の組み合わせはこ
れに限定されるものではなく、ＦＤＤ装置１やホスト１
１の仕様に応じて、正常動作時であれば揃ってアクティ
ブとなるはずのない複数のインターフェース信号を適宜
取捨選択すればよい。
【００１９】本実施形態のライトキャンセリング回路３
ｂ−１で監視対象とした７つのインターフェース信号に
ついて簡単に説明する。ドライブセレクト信号ＸＤＳ
は、ホスト１１がＦＤＤ装置１を選択した場合にアクテ
ィブとなる信号である。モータオン信号ＸＭＯＮは、ス
ピンドルモータ１０の駆動時にアクティブとなる信号で
ある。デンシティセレクト信号ＸＨＤは、ディスク種類
がＨＤ（High Density）である場合にアクティブとなる
信号である。ライトゲート信号ＸＷＧは、ディスクに対
する書き込み許可時にアクティブとなる信号である。ラ
イトデータＸＷＤはディスクに書き込まれる情報信号で
ある。ステップパルス信号ＸＳＴＥＰはヘッド７ａ、８
ａ及び７ｂ、８ｂのステップ移動を制御するパルス信号
である。
ｂ−１で監視対象とした７つのインターフェース信号に
ついて簡単に説明する。ドライブセレクト信号ＸＤＳ
は、ホスト１１がＦＤＤ装置１を選択した場合にアクテ
ィブとなる信号である。モータオン信号ＸＭＯＮは、ス
ピンドルモータ１０の駆動時にアクティブとなる信号で
ある。デンシティセレクト信号ＸＨＤは、ディスク種類
がＨＤ（High Density）である場合にアクティブとなる
信号である。ライトゲート信号ＸＷＧは、ディスクに対
する書き込み許可時にアクティブとなる信号である。ラ
イトデータＸＷＤはディスクに書き込まれる情報信号で
ある。ステップパルス信号ＸＳＴＥＰはヘッド７ａ、８
ａ及び７ｂ、８ｂのステップ移動を制御するパルス信号
である。
【００２０】上記した７つのインターフェース信号はい
ずれも、多入力端子を有するＮＯＲ回路２１及びＡＮＤ
回路２２に入力される。また、ライトゲート信号ＸＷＧ
はタイミング調整回路２６にも入力される。
ずれも、多入力端子を有するＮＯＲ回路２１及びＡＮＤ
回路２２に入力される。また、ライトゲート信号ＸＷＧ
はタイミング調整回路２６にも入力される。
【００２１】ＮＯＲ回路２１の出力端子は第１微分回路
２３の入力端子に接続されており、ＡＮＤ回路２２の出
力端子は第２微分回路２４の入力端子に接続されてい
る。第１、第２微分回路２３、２４の各出力端子は、Ｒ
Ｓフリップフロップ回路２５のセット端子（Ｓ）及びリ
セット端子（Ｒ）にそれぞれ接続されており、ＲＳフリ
ップフロップ回路２５の出力端子（Ｑ）はＯＲ回路２７
の一入力端子に接続されている。一方、ＯＲ回路２７の
他入力端子にはタイミング調整回路２６の出力端子が接
続されている。なお、ＯＲ回路２７の出力端子はライト
キャンセリング回路３ｂ−１の出力端子に相当する。
２３の入力端子に接続されており、ＡＮＤ回路２２の出
力端子は第２微分回路２４の入力端子に接続されてい
る。第１、第２微分回路２３、２４の各出力端子は、Ｒ
Ｓフリップフロップ回路２５のセット端子（Ｓ）及びリ
セット端子（Ｒ）にそれぞれ接続されており、ＲＳフリ
ップフロップ回路２５の出力端子（Ｑ）はＯＲ回路２７
の一入力端子に接続されている。一方、ＯＲ回路２７の
他入力端子にはタイミング調整回路２６の出力端子が接
続されている。なお、ＯＲ回路２７の出力端子はライト
キャンセリング回路３ｂ−１の出力端子に相当する。
【００２２】上記構成から成るライトキャンセリング回
路３ｂ−１では、ライトゲート信号ＸＷＧに応じた内部
ライトゲート信号ＸＷＧ１を生成し、出力するようにな
っているが、監視対象に指定した複数のインターフェー
ス信号が全てアクティブ（Ｌレベル）となった時点で、
ＮＯＲ回路２１の出力がＬレベルからＨレベルに変化す
る。このとき、第１微分回路２３の出力ａにはＮＯＲ回
路２１の出力変化に応じたパルスが立ち上がるので、Ｒ
Ｓフリップフロップ回路２５のラッチ出力ｃはＨレベル
にセットされ、内部ライトゲート信号ＸＷＧ１は、後述
する調整ライトゲート信号ＸＷＧ’に関係なくＨレベル
（非アクティブ）となり、書き込み動作が行われること
はなくなる。
路３ｂ−１では、ライトゲート信号ＸＷＧに応じた内部
ライトゲート信号ＸＷＧ１を生成し、出力するようにな
っているが、監視対象に指定した複数のインターフェー
ス信号が全てアクティブ（Ｌレベル）となった時点で、
ＮＯＲ回路２１の出力がＬレベルからＨレベルに変化す
る。このとき、第１微分回路２３の出力ａにはＮＯＲ回
路２１の出力変化に応じたパルスが立ち上がるので、Ｒ
Ｓフリップフロップ回路２５のラッチ出力ｃはＨレベル
にセットされ、内部ライトゲート信号ＸＷＧ１は、後述
する調整ライトゲート信号ＸＷＧ’に関係なくＨレベル
（非アクティブ）となり、書き込み動作が行われること
はなくなる。
【００２３】その後、監視対象に指定した複数のインタ
ーフェース信号が全て非アクティブ（Ｈレベル）に戻っ
た時点で、ＡＮＤ回路２２の出力がＬレベルからＨレベ
ルに変化する。このとき、第２微分回路２４の出力ｂに
はＡＮＤ回路２２の出力変化に応じたパルスが立ち上が
るので、ＲＳフリップフロップ回路２５のラッチ出力ｃ
はＬレベルにリセットされ、内部ライトゲート信号ＸＷ
Ｇ１は、調整ライトゲート信号ＸＷＧ’に応じて変化す
る通常の動作状態となる。
ーフェース信号が全て非アクティブ（Ｈレベル）に戻っ
た時点で、ＡＮＤ回路２２の出力がＬレベルからＨレベ
ルに変化する。このとき、第２微分回路２４の出力ｂに
はＡＮＤ回路２２の出力変化に応じたパルスが立ち上が
るので、ＲＳフリップフロップ回路２５のラッチ出力ｃ
はＬレベルにリセットされ、内部ライトゲート信号ＸＷ
Ｇ１は、調整ライトゲート信号ＸＷＧ’に応じて変化す
る通常の動作状態となる。
【００２４】一方、タイミング調整回路２６では、入力
されたライトゲート信号ＸＷＧに所定のタイミング調整
処理を施した調整ライトゲート信号ＸＷＧ’が生成され
る。なお、本実施形態では、調整ライトゲート信号ＸＷ
Ｇ’の立ち下がり／立ち上がりタイミングを、それぞれ
ＲＳラッチ出力ｃの立ち上がり／立ち下がりタイミング
と一致させるように、ライトゲート信号ＸＷＧのタイミ
ング調整処理を行った例を挙げて説明を行ったが、該タ
イミング調整処理はインターフェース信号が正常である
場合の書き込み動作に支障が生じない範囲で適宜行えば
よい。
されたライトゲート信号ＸＷＧに所定のタイミング調整
処理を施した調整ライトゲート信号ＸＷＧ’が生成され
る。なお、本実施形態では、調整ライトゲート信号ＸＷ
Ｇ’の立ち下がり／立ち上がりタイミングを、それぞれ
ＲＳラッチ出力ｃの立ち上がり／立ち下がりタイミング
と一致させるように、ライトゲート信号ＸＷＧのタイミ
ング調整処理を行った例を挙げて説明を行ったが、該タ
イミング調整処理はインターフェース信号が正常である
場合の書き込み動作に支障が生じない範囲で適宜行えば
よい。
【００２５】このような構成とすることにより、ＯＲ回
路２７で生成される内部ライトゲート信号ＸＷＧ１（調
整ライトゲート信号ＸＷＧ’とＲＳラッチ出力ｃとの論
理和信号）は、監視対象に指定した複数のインターフェ
ース信号が全てアクティブとなってから、次に全てのイ
ンターフェース信号が非アクティブとなるまでの間、常
にＨレベルに維持されることになる。
路２７で生成される内部ライトゲート信号ＸＷＧ１（調
整ライトゲート信号ＸＷＧ’とＲＳラッチ出力ｃとの論
理和信号）は、監視対象に指定した複数のインターフェ
ース信号が全てアクティブとなってから、次に全てのイ
ンターフェース信号が非アクティブとなるまでの間、常
にＨレベルに維持されることになる。
【００２６】従って、この内部ライトゲート信号ＸＷＧ
１によってディスクに対する書き込み動作の可否を制御
すれば、監視対象に指定した複数のインターフェース信
号が全てアクティブであることを検出した場合には、イ
ンターフェース信号が異常であると判断して、次に全て
のインターフェース信号が非アクティブとなるまでの
間、ディスクに対する書き込み動作を非許可とすること
ができる。このような構成とすることにより、入力され
たインターフェース信号の異常時における誤書き込み発
生を防止・低減することが可能となる。
１によってディスクに対する書き込み動作の可否を制御
すれば、監視対象に指定した複数のインターフェース信
号が全てアクティブであることを検出した場合には、イ
ンターフェース信号が異常であると判断して、次に全て
のインターフェース信号が非アクティブとなるまでの
間、ディスクに対する書き込み動作を非許可とすること
ができる。このような構成とすることにより、入力され
たインターフェース信号の異常時における誤書き込み発
生を防止・低減することが可能となる。
【００２７】次に、ライトキャンセリング回路３ｂの第
２実施形態について図４及び図５を用いて説明を行う。
図４はライトキャンセリング回路３ｂの第２実施形態を
示す回路図であり、図５は図４に示した回路各部の信号
波形を表すタイミングチャートである。
２実施形態について図４及び図５を用いて説明を行う。
図４はライトキャンセリング回路３ｂの第２実施形態を
示す回路図であり、図５は図４に示した回路各部の信号
波形を表すタイミングチャートである。
【００２８】本実施形態のライトキャンセリング回路３
ｂ−２は、ホスト１１から入力されるインターフェース
信号のうち、ディスクに対する書き込み動作の可否を制
御するためのライトゲート信号ＸＷＧと、ヘッドのステ
ップ移動を制御するためのステップパルス信号ＸＳＴＥ
Ｐとが、いずれも同時にアクティブであることを検出し
た場合、インターフェース信号が異常であると判断し
て、次に全てのインターフェース信号が非アクティブと
なるまでの間、ディスクに対する書き込み動作を非許可
とする構成である。これは、ＦＤＤ装置１においてヘッ
ドを移動しながら書き込み動作を行うことがあり得ない
からである。
ｂ−２は、ホスト１１から入力されるインターフェース
信号のうち、ディスクに対する書き込み動作の可否を制
御するためのライトゲート信号ＸＷＧと、ヘッドのステ
ップ移動を制御するためのステップパルス信号ＸＳＴＥ
Ｐとが、いずれも同時にアクティブであることを検出し
た場合、インターフェース信号が異常であると判断し
て、次に全てのインターフェース信号が非アクティブと
なるまでの間、ディスクに対する書き込み動作を非許可
とする構成である。これは、ＦＤＤ装置１においてヘッ
ドを移動しながら書き込み動作を行うことがあり得ない
からである。
【００２９】なお、本実施形態では、ＦＤＤ装置１とは
異なる電源供給ラインに接続される可能性のある７つの
インターフェース信号（ドライブセレクト信号ＸＤＳ、
モータオン信号ＸＭＯＮ、デンシティセレクト信号ＸＨ
Ｄ、サイドセレクト信号ＸＳＤ１、ライトゲート信号Ｘ
ＷＧ、ライトデータＸＷＤ、及びステップパルスＸＳＴ
ＥＰ）を監視対象とした場合を例示して説明を行うが、
監視対象となるインターフェース信号の組み合わせはこ
れに限定されるものではなく、ＦＤＤ装置１やホスト１
１の仕様に応じて適宜取捨選択してもよい。
異なる電源供給ラインに接続される可能性のある７つの
インターフェース信号（ドライブセレクト信号ＸＤＳ、
モータオン信号ＸＭＯＮ、デンシティセレクト信号ＸＨ
Ｄ、サイドセレクト信号ＸＳＤ１、ライトゲート信号Ｘ
ＷＧ、ライトデータＸＷＤ、及びステップパルスＸＳＴ
ＥＰ）を監視対象とした場合を例示して説明を行うが、
監視対象となるインターフェース信号の組み合わせはこ
れに限定されるものではなく、ＦＤＤ装置１やホスト１
１の仕様に応じて適宜取捨選択してもよい。
【００３０】上記した７つのインターフェース信号はい
ずれも、多入力端子を有するＡＮＤ回路３１に入力され
る。また、ライトゲート信号ＸＷＧはＤフリップフロッ
プ回路３３のデータ端子（Ｄ）及びタイミング調整回路
４４にも入力されており、ステップパルス信号ＸＳＴＥ
ＰはＤフリップフロップ回路３７のデータ端子（Ｄ）に
も入力されている。
ずれも、多入力端子を有するＡＮＤ回路３１に入力され
る。また、ライトゲート信号ＸＷＧはＤフリップフロッ
プ回路３３のデータ端子（Ｄ）及びタイミング調整回路
４４にも入力されており、ステップパルス信号ＸＳＴＥ
ＰはＤフリップフロップ回路３７のデータ端子（Ｄ）に
も入力されている。
【００３１】Ｄフリップフロップ回路３３の出力端子
（Ｑ）は、Ｄフリップフロップ回路３４のデータ端子
（Ｄ）に接続されるとともに、インバータ回路３５を介
してＡＮＤ回路３６の一入力端子にも接続されている。
また、Ｄフリップフロップ回路３４の出力端子（Ｑ）
は、ＡＮＤ回路３６の他入力端子に接続されている。な
お、Ｄフリップフロップ回路３３、３４のクロック端子
には、それぞれ同一のクロックパルスＣＬＫが入力され
ている。
（Ｑ）は、Ｄフリップフロップ回路３４のデータ端子
（Ｄ）に接続されるとともに、インバータ回路３５を介
してＡＮＤ回路３６の一入力端子にも接続されている。
また、Ｄフリップフロップ回路３４の出力端子（Ｑ）
は、ＡＮＤ回路３６の他入力端子に接続されている。な
お、Ｄフリップフロップ回路３３、３４のクロック端子
には、それぞれ同一のクロックパルスＣＬＫが入力され
ている。
【００３２】Ｄフリップフロップ回路３７の出力端子
（Ｑ）は、Ｄフリップフロップ回路３８のデータ端子
（Ｄ）に接続されるとともに、インバータ回路３９を介
してＡＮＤ回路４０の一入力端子にも接続されている。
また、Ｄフリップフロップ回路３８の出力端子（Ｑ）
は、ＡＮＤ回路４０の他入力端子に接続されている。な
お、Ｄフリップフロップ回路３７、３８のクロック端子
には、それぞれ同一のクロックパルスＣＬＫが入力され
ている。
（Ｑ）は、Ｄフリップフロップ回路３８のデータ端子
（Ｄ）に接続されるとともに、インバータ回路３９を介
してＡＮＤ回路４０の一入力端子にも接続されている。
また、Ｄフリップフロップ回路３８の出力端子（Ｑ）
は、ＡＮＤ回路４０の他入力端子に接続されている。な
お、Ｄフリップフロップ回路３７、３８のクロック端子
には、それぞれ同一のクロックパルスＣＬＫが入力され
ている。
【００３３】ＡＮＤ回路３６、４０の各出力端子は、Ａ
ＮＤ回路４１の二入力端子にそれぞれ接続されており、
ＡＮＤ回路４１の出力端子はＲＳフリップフロップ回路
４２のセット端子（Ｓ）に接続されている。
ＮＤ回路４１の二入力端子にそれぞれ接続されており、
ＡＮＤ回路４１の出力端子はＲＳフリップフロップ回路
４２のセット端子（Ｓ）に接続されている。
【００３４】ＡＮＤ回路３１の出力端子は微分回路３２
の入力端子に接続されており、微分回路３２の出力端子
はＲＳフリップフロップ回路４２のリセット端子（Ｒ）
に接続されている。ＲＳフリップフロップ回路４２の出
力端子（Ｑ）はバッファ回路４３を介してＯＲ回路４５
の一入力端子に接続されている。一方、ＯＲ回路４５の
他入力端子にはタイミング調整回路４４の出力端子が接
続されている。なお、ＯＲ回路４５の出力端子はライト
キャンセリング回路３ｂ−２の出力端子に相当する。
の入力端子に接続されており、微分回路３２の出力端子
はＲＳフリップフロップ回路４２のリセット端子（Ｒ）
に接続されている。ＲＳフリップフロップ回路４２の出
力端子（Ｑ）はバッファ回路４３を介してＯＲ回路４５
の一入力端子に接続されている。一方、ＯＲ回路４５の
他入力端子にはタイミング調整回路４４の出力端子が接
続されている。なお、ＯＲ回路４５の出力端子はライト
キャンセリング回路３ｂ−２の出力端子に相当する。
【００３５】上記構成から成るライトキャンセリング回
路３ｂ−２において、Ｄフリップフロップ回路３３は入
力されたライトゲート信号ＸＷＧよりクロックパルスＣ
ＬＫ１つ分遅れた遅延信号ｅを出力し、Ｄフリップフロ
ップ回路３４は遅延信号ｅよりさらにクロックパルスＣ
ＬＫ１つ分遅れた遅延信号ｆを出力する。従って、ライ
トゲート信号ＸＷＧがアクティブ（Ｌレベル）となる
際、ＡＮＤ回路３６の論理積出力ｇには、Ｄフリップフ
ロップ回路３３、３４の出力変化に応じたパルスが立ち
上がる。
路３ｂ−２において、Ｄフリップフロップ回路３３は入
力されたライトゲート信号ＸＷＧよりクロックパルスＣ
ＬＫ１つ分遅れた遅延信号ｅを出力し、Ｄフリップフロ
ップ回路３４は遅延信号ｅよりさらにクロックパルスＣ
ＬＫ１つ分遅れた遅延信号ｆを出力する。従って、ライ
トゲート信号ＸＷＧがアクティブ（Ｌレベル）となる
際、ＡＮＤ回路３６の論理積出力ｇには、Ｄフリップフ
ロップ回路３３、３４の出力変化に応じたパルスが立ち
上がる。
【００３６】同様に、Ｄフリップフロップ回路３７は入
力されたステップパルス信号信ＸＳＴＥＰよりクロック
パルスＣＬＫ１つ分遅れた遅延信号を出力し、Ｄフリッ
プフロップ回路３８はその遅延信号よりさらにクロック
パルスＣＬＫ１つ分遅れた遅延信号を出力する。従っ
て、ステップパルス信号ＸＳＴＥＰがアクティブ（Ｌレ
ベル）となる際、ＡＮＤ回路４０の論理積出力ｈには、
Ｄフリップフロップ回路３７、３８の出力変化に応じた
パルスが立ち上がる。
力されたステップパルス信号信ＸＳＴＥＰよりクロック
パルスＣＬＫ１つ分遅れた遅延信号を出力し、Ｄフリッ
プフロップ回路３８はその遅延信号よりさらにクロック
パルスＣＬＫ１つ分遅れた遅延信号を出力する。従っ
て、ステップパルス信号ＸＳＴＥＰがアクティブ（Ｌレ
ベル）となる際、ＡＮＤ回路４０の論理積出力ｈには、
Ｄフリップフロップ回路３７、３８の出力変化に応じた
パルスが立ち上がる。
【００３７】そして、これらの状態が同時に生じた場合
には、ＡＮＤ回路４１の論理積出力ｉにパルスが立ち上
がるので、ＲＳフリップフロップ回路４２のラッチ出力
ｊはＨレベルにセットされ、内部ライトゲート信号ＸＷ
Ｇ２は、後述する調整ライトゲート信号ＸＷＧ”に関係
なくＨレベル（非アクティブ）となり、書き込み動作が
行われることはなくなる。
には、ＡＮＤ回路４１の論理積出力ｉにパルスが立ち上
がるので、ＲＳフリップフロップ回路４２のラッチ出力
ｊはＨレベルにセットされ、内部ライトゲート信号ＸＷ
Ｇ２は、後述する調整ライトゲート信号ＸＷＧ”に関係
なくＨレベル（非アクティブ）となり、書き込み動作が
行われることはなくなる。
【００３８】その後、監視対象に指定した複数のインタ
ーフェース信号が全て非アクティブ（Ｈレベル）に戻っ
た時点で、ＡＮＤ回路３１の出力がＬレベルからＨレベ
ルに変化する。このとき、微分回路３２の微分出力ｄに
はＡＮＤ回路３１の出力変化に応じたパルスが立ち上が
るので、ＲＳフリップフロップ回路４２のラッチ出力ｊ
はＬレベルにリセットされ、内部ライトゲート信号ＸＷ
Ｇ２は、調整ライトゲート信号ＸＷＧ”に応じて変化す
る通常の動作状態となる。なお、図５では微分出力ｄに
おける遅延を省略している。
ーフェース信号が全て非アクティブ（Ｈレベル）に戻っ
た時点で、ＡＮＤ回路３１の出力がＬレベルからＨレベ
ルに変化する。このとき、微分回路３２の微分出力ｄに
はＡＮＤ回路３１の出力変化に応じたパルスが立ち上が
るので、ＲＳフリップフロップ回路４２のラッチ出力ｊ
はＬレベルにリセットされ、内部ライトゲート信号ＸＷ
Ｇ２は、調整ライトゲート信号ＸＷＧ”に応じて変化す
る通常の動作状態となる。なお、図５では微分出力ｄに
おける遅延を省略している。
【００３９】一方、タイミング調整回路４４では、入力
されたライトゲート信号ＸＷＧに所定のタイミング調整
処理を施した調整ライトゲート信号ＸＷＧ”が生成され
る。なお、本実施形態では、調整ライトゲート信号ＸＷ
Ｇ”の立ち下がり／立ち上がりタイミングを、それぞれ
バッファ回路４３の出力の立ち上がり／立ち下がりタイ
ミングと一致させるように、ライトゲート信号ＸＷＧの
タイミング調整処理を行った例を挙げたが、このタイミ
ング調整処理はインターフェース信号が正常である場合
の書き込み動作に支障が生じない範囲で適宜行えばよ
い。
されたライトゲート信号ＸＷＧに所定のタイミング調整
処理を施した調整ライトゲート信号ＸＷＧ”が生成され
る。なお、本実施形態では、調整ライトゲート信号ＸＷ
Ｇ”の立ち下がり／立ち上がりタイミングを、それぞれ
バッファ回路４３の出力の立ち上がり／立ち下がりタイ
ミングと一致させるように、ライトゲート信号ＸＷＧの
タイミング調整処理を行った例を挙げたが、このタイミ
ング調整処理はインターフェース信号が正常である場合
の書き込み動作に支障が生じない範囲で適宜行えばよ
い。
【００４０】このような構成とすることにより、ＯＲ回
路４５で生成される内部ライトゲート信号ＸＷＧ２（調
整ライトゲート信号ＸＷＧ”とバッファ回路４３の出力
との論理和信号）は、ライトゲート信号ＸＷＧとステッ
プパルス信号ＸＳＴＥＰがいずれもアクティブとなって
から、次に全てのインターフェース信号が非アクティブ
となるまでの間、常にＨレベルに維持されることにな
る。
路４５で生成される内部ライトゲート信号ＸＷＧ２（調
整ライトゲート信号ＸＷＧ”とバッファ回路４３の出力
との論理和信号）は、ライトゲート信号ＸＷＧとステッ
プパルス信号ＸＳＴＥＰがいずれもアクティブとなって
から、次に全てのインターフェース信号が非アクティブ
となるまでの間、常にＨレベルに維持されることにな
る。
【００４１】従って、この内部ライトゲート信号ＸＷＧ
２によってディスクに対する書き込み動作の可否を制御
すれば、ライトゲート信号ＸＷＧとステップパルス信号
ＸＳＴＥＰとがいずれもアクティブであることを検出し
た場合、インターフェース信号が異常であると判断し
て、次に全てのインターフェース信号が非アクティブと
なるまでの間、ディスクに対する書き込み動作を非許可
とすることができる。このような構成とすることによ
り、入力されたインターフェース信号の異常時における
誤書き込み発生を防止・低減することが可能となる。
２によってディスクに対する書き込み動作の可否を制御
すれば、ライトゲート信号ＸＷＧとステップパルス信号
ＸＳＴＥＰとがいずれもアクティブであることを検出し
た場合、インターフェース信号が異常であると判断し
て、次に全てのインターフェース信号が非アクティブと
なるまでの間、ディスクに対する書き込み動作を非許可
とすることができる。このような構成とすることによ
り、入力されたインターフェース信号の異常時における
誤書き込み発生を防止・低減することが可能となる。
【００４２】次に、ライトキャンセリング回路３ｂの第
３実施形態について図６及び図７を用いて説明を行う。
図６はライトキャンセリング回路３ｂの第３実施形態を
示す回路図であり、図７は図６に示した回路各部の信号
波形を表すタイミングチャートである。
３実施形態について図６及び図７を用いて説明を行う。
図６はライトキャンセリング回路３ｂの第３実施形態を
示す回路図であり、図７は図６に示した回路各部の信号
波形を表すタイミングチャートである。
【００４３】本実施形態のライトキャンセリング回路３
ｂ−３は、ホスト１１から入力されるインターフェース
信号のうち、ディスクに書き込まれるライトデータＸＷ
Ｄの第１パルスを検出するまでの間は、ディスクに対す
る書き込み動作を非許可とする構成である。これは、ラ
イトデータＸＷＤの入力があるまで、書き込み許可を行
う必要がないからである。
ｂ−３は、ホスト１１から入力されるインターフェース
信号のうち、ディスクに書き込まれるライトデータＸＷ
Ｄの第１パルスを検出するまでの間は、ディスクに対す
る書き込み動作を非許可とする構成である。これは、ラ
イトデータＸＷＤの入力があるまで、書き込み許可を行
う必要がないからである。
【００４４】上記したライトデータＸＷＤはＤフリップ
フロップ回路５１のクロック端子に入力される。また、
ライトゲート信号ＸＷＧはインバータ回路５２を介して
Ｄフリップフロップ回路５１のリセット端子（Ｒ）に入
力されるとともに、ＯＲ回路５４の一入力端子にも入力
されている。Ｄフリップフロップ回路５１のデータ端子
（Ｄ）は電源電圧ラインに接続されており、出力端子
（Ｑ）はインバータ回路５３を介してＯＲ回路５４の他
入力端子に接続されている。なお、ＯＲ回路５４の出力
端子はライトキャンセリング回路３ｂ−３の出力端子に
相当する。
フロップ回路５１のクロック端子に入力される。また、
ライトゲート信号ＸＷＧはインバータ回路５２を介して
Ｄフリップフロップ回路５１のリセット端子（Ｒ）に入
力されるとともに、ＯＲ回路５４の一入力端子にも入力
されている。Ｄフリップフロップ回路５１のデータ端子
（Ｄ）は電源電圧ラインに接続されており、出力端子
（Ｑ）はインバータ回路５３を介してＯＲ回路５４の他
入力端子に接続されている。なお、ＯＲ回路５４の出力
端子はライトキャンセリング回路３ｂ−３の出力端子に
相当する。
【００４５】上記構成から成るライトキャンセリング回
路３ｂ−３では、ライトゲート信号ＸＷＧが非アクティ
ブ（Ｈレベル）のとき、インバータ回路５２の出力信号
はＬレベルとなり、ライトゲート信号ＸＷＧがアクティ
ブ（Ｌレベル）となった時点で、Ｄフリップフロップ回
路５１は動作可能な状態となる。しかし、ライトデータ
ＸＷＤのクロックが入力されるまでの間、ＯＲ回路５４
によって生成される内部ライトゲート信号ＸＷＧ３（ラ
イトゲート信号ＸＷＧとＤフリップフロップ回路５１の
反転出力信号との論理和信号）は、ライトゲート信号Ｘ
ＷＧがアクティブとなった後もそのまま非アクティブ
（Ｈレベル）に維持される。
路３ｂ−３では、ライトゲート信号ＸＷＧが非アクティ
ブ（Ｈレベル）のとき、インバータ回路５２の出力信号
はＬレベルとなり、ライトゲート信号ＸＷＧがアクティ
ブ（Ｌレベル）となった時点で、Ｄフリップフロップ回
路５１は動作可能な状態となる。しかし、ライトデータ
ＸＷＤのクロックが入力されるまでの間、ＯＲ回路５４
によって生成される内部ライトゲート信号ＸＷＧ３（ラ
イトゲート信号ＸＷＧとＤフリップフロップ回路５１の
反転出力信号との論理和信号）は、ライトゲート信号Ｘ
ＷＧがアクティブとなった後もそのまま非アクティブ
（Ｈレベル）に維持される。
【００４６】その後、ライトデータＸＷＤの第１パルス
が入力されると、その立ち上がりをトリガとしてＤフリ
ップフロップ回路５１の出力信号がＨレベルにセットさ
れるので、内部ライトゲート信号ＸＷＧ３はアクティブ
となる。また、ライトゲート信号ＸＷＧが非アクティブ
となった時点で、内部ライトゲート信号ＸＷＧ３も非ア
クティブとなる。
が入力されると、その立ち上がりをトリガとしてＤフリ
ップフロップ回路５１の出力信号がＨレベルにセットさ
れるので、内部ライトゲート信号ＸＷＧ３はアクティブ
となる。また、ライトゲート信号ＸＷＧが非アクティブ
となった時点で、内部ライトゲート信号ＸＷＧ３も非ア
クティブとなる。
【００４７】従って、この内部ライトゲート信号ＸＷＧ
３によってディスクに対する書き込み動作の可否を制御
すれば、ライトデータＸＷＤの第１パルスを検出するま
での間、ディスクに対する書き込み動作を非許可とする
ことができる。このような構成とすることにより、入力
されたインターフェース信号の異常時における誤書き込
み発生を防止・低減することが可能となる。
３によってディスクに対する書き込み動作の可否を制御
すれば、ライトデータＸＷＤの第１パルスを検出するま
での間、ディスクに対する書き込み動作を非許可とする
ことができる。このような構成とすることにより、入力
されたインターフェース信号の異常時における誤書き込
み発生を防止・低減することが可能となる。
【００４８】なお、本実施形態のライトキャンセリング
回路３ｂ−３を採用する場合には、ライトデータＸＷＤ
の第１パルスを内部ライトゲート信号ＸＷＧ３のアクテ
ィブトリガとしてのみ利用し、データとして用いない構
成にするとよい。このような構成とすることにより、書
き込み動作の精度をより向上させることができる。
回路３ｂ−３を採用する場合には、ライトデータＸＷＤ
の第１パルスを内部ライトゲート信号ＸＷＧ３のアクテ
ィブトリガとしてのみ利用し、データとして用いない構
成にするとよい。このような構成とすることにより、書
き込み動作の精度をより向上させることができる。
【００４９】また、上記の実施形態では、本発明に係る
情報記録装置としてフロッピーディスクドライブ装置を
例に挙げて説明を行ったが、本発明はこれに限定される
ものではなく、その他の情報記録装置にも広く適用する
ことが可能である。
情報記録装置としてフロッピーディスクドライブ装置を
例に挙げて説明を行ったが、本発明はこれに限定される
ものではなく、その他の情報記録装置にも広く適用する
ことが可能である。
【００５０】また、説明の理解を容易とするために、ラ
イトキャンセリング回路３ｂの構成を３つの実施形態
（３ｂ−１、２、３）に分けて個別に説明したが、これ
らの回路を任意に組み合わせて使用すれば、さらなる誤
書き込み防止が可能となる。
イトキャンセリング回路３ｂの構成を３つの実施形態
（３ｂ−１、２、３）に分けて個別に説明したが、これ
らの回路を任意に組み合わせて使用すれば、さらなる誤
書き込み防止が可能となる。
【００５１】
【発明の効果】上記したように、本発明に係る情報記録
装置は、入力されるインターフェース信号の異常を検出
する手段と、前記インターフェース信号の異常が検出さ
れた場合、所定期間或いは所定条件が成立するまでの
間、記録媒体に対する書き込み動作を非許可とする手段
と、を有する構成としている。なお、インターフェース
信号の異常については、監視対象に指定した複数のイン
ターフェース信号が全てアクティブであることや、ライ
トゲート信号とステップパルス信号がいずれもアクティ
ブであること、などを検出して判断すればよい。
装置は、入力されるインターフェース信号の異常を検出
する手段と、前記インターフェース信号の異常が検出さ
れた場合、所定期間或いは所定条件が成立するまでの
間、記録媒体に対する書き込み動作を非許可とする手段
と、を有する構成としている。なお、インターフェース
信号の異常については、監視対象に指定した複数のイン
ターフェース信号が全てアクティブであることや、ライ
トゲート信号とステップパルス信号がいずれもアクティ
ブであること、などを検出して判断すればよい。
【００５２】或いは、入力されるインターフェース信号
のうち、記録媒体に書き込まれるライトデータの第１パ
ルスを検出するまでの間は、前記記録媒体に対する書き
込み動作を非許可とする構成にしてもよい。
のうち、記録媒体に書き込まれるライトデータの第１パ
ルスを検出するまでの間は、前記記録媒体に対する書き
込み動作を非許可とする構成にしてもよい。
【００５３】このような構成とすることにより、情報記
録装置及びホストに対する電源供給の瞬断（瞬停）や、
ホストとの電源供給ラインが相違することによって生じ
る電源オン／オフ時の過渡応答、或いは情報記録装置に
設けられたインターフェース回路の故障等によって、イ
ンターフェース信号が異常状態となった場合であって
も、記録媒体に対する誤書き込み発生を防止・低減する
ことができる。
録装置及びホストに対する電源供給の瞬断（瞬停）や、
ホストとの電源供給ラインが相違することによって生じ
る電源オン／オフ時の過渡応答、或いは情報記録装置に
設けられたインターフェース回路の故障等によって、イ
ンターフェース信号が異常状態となった場合であって
も、記録媒体に対する誤書き込み発生を防止・低減する
ことができる。
【００５４】また、電源スペースに制約のあるホスト
（ノートＰＣや省スペースＰＣなど）のマザーボートを
ＡＴＸ仕様とすることなく、各ＩＣ毎に電源管理を行う
構成とした場合には、上記した電源オン／オフ時の過渡
応答に起因するインターフェース信号の異常が特に問題
となるが、本発明に係る情報記録装置であれば、このよ
うなインターフェース信号の異常時であっても、記録媒
体に対する誤書き込み発生を防止・低減できるので、あ
る程度の電源ラインの自由度が生じ、部品の小型化や削
減等による生産性向上及びコストダウンを図ることが可
能となる。
（ノートＰＣや省スペースＰＣなど）のマザーボートを
ＡＴＸ仕様とすることなく、各ＩＣ毎に電源管理を行う
構成とした場合には、上記した電源オン／オフ時の過渡
応答に起因するインターフェース信号の異常が特に問題
となるが、本発明に係る情報記録装置であれば、このよ
うなインターフェース信号の異常時であっても、記録媒
体に対する誤書き込み発生を防止・低減できるので、あ
る程度の電源ラインの自由度が生じ、部品の小型化や削
減等による生産性向上及びコストダウンを図ることが可
能となる。
【図１】本発明に係るＦＤＤ装置の一構成例を示すブロ
ック図である。
ック図である。
【図２】ライトキャンセリング回路３ｂの第１実施形態
を示す回路図である。
を示す回路図である。
【図３】図２に示した回路各部の信号波形を表すタイミ
ングチャートである。
ングチャートである。
【図４】ライトキャンセリング回路３ｂの第２実施形態
を示す回路図である。
を示す回路図である。
【図５】図４に示した回路各部の信号波形を表すタイミ
ングチャートである。
ングチャートである。
【図６】ライトキャンセリング回路３ｂの第３実施形態
を示す回路図である。
を示す回路図である。
【図７】図６に示した回路各部の信号波形を表すタイミ
ングチャートである。
ングチャートである。
１ フロッピーディスクドライブ装置（ＦＤＤ装置） ２ インターフェース回路 ３ ロジック回路 ３ａ ライト制御回路 ３ｂ ライトキャンセリング回路 ４ リードライト回路 ５ ステッピングモータドライバ回路 ６ スピンドルモータドライバ回路 ７ａ、８ａ リード／ライト用ヘッド（表面用／裏面
用） ７ｂ、８ｂ デリート用ヘッド（表面用／裏面用） ９ ステッピングモータ １０ スピンドルモータ １１ ホスト（ＰＣ） １２ マザーボード １３ フロッピーディスクコントローラ １４ レギュレータ回路 ２１ ＮＯＲ回路 ２２、３１、３６、４０、４１ ＡＮＤ回路 ２３ 第１微分回路 ２４ 第２微分回路 ２５、４２ ＲＳフリップフロップ回路 ２６、４４ タイミング調整回路 ２７、４５、５４ ＯＲ回路 ３２ 微分回路 ３３、３４、３７、３８、５１ Ｄフリップフロップ
回路 ３５、３９、５２、５３ インバータ回路 ４３ バッファ回路
用） ７ｂ、８ｂ デリート用ヘッド（表面用／裏面用） ９ ステッピングモータ １０ スピンドルモータ １１ ホスト（ＰＣ） １２ マザーボード １３ フロッピーディスクコントローラ １４ レギュレータ回路 ２１ ＮＯＲ回路 ２２、３１、３６、４０、４１ ＡＮＤ回路 ２３ 第１微分回路 ２４ 第２微分回路 ２５、４２ ＲＳフリップフロップ回路 ２６、４４ タイミング調整回路 ２７、４５、５４ ＯＲ回路 ３２ 微分回路 ３３、３４、３７、３８、５１ Ｄフリップフロップ
回路 ３５、３９、５２、５３ インバータ回路 ４３ バッファ回路
Claims (4)
- 【請求項１】入力されるインターフェース信号の異常を
検出する手段と、前記インターフェース信号の異常が検
出された場合、所定期間或いは所定条件が成立するまで
の間、記録媒体に対する書き込み動作を非許可とする手
段と、を有することを特徴とする情報記録装置。 - 【請求項２】入力されるインターフェース信号のうち、
監視対象に指定した複数のインターフェース信号が全て
アクティブであることを検出した場合には、その検出以
後、所定期間或いは所定条件が成立するまでの間、記録
媒体に対する書き込み動作を非許可とすることを特徴と
する情報記録装置。 - 【請求項３】入力されるインターフェース信号のうち、
記録媒体に対する書き込み動作の可否を制御するための
ライトゲート信号と、ヘッドのステップ移動を制御する
ためのステップパルス信号とが、いずれもアクティブで
あることを検出した場合には、その検出以後、所定期間
或いは所定条件が成立するまでの間、記録媒体に対する
書き込み動作を非許可とすることを特徴とする情報記録
装置。 - 【請求項４】入力されるインターフェース信号のうち、
記録媒体に書き込まれるライトデータの第１パルスを検
出するまでの間は、前記記録媒体に対する書き込み動作
を非許可とすることを特徴とする情報記録装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129627A JP2002324354A (ja) | 2001-04-26 | 2001-04-26 | 情報記録装置 |
| US10/123,486 US7019929B2 (en) | 2001-04-26 | 2002-04-17 | Disk recording apparatus with erroneous writing protection |
| US11/335,479 US20060119966A1 (en) | 2001-04-26 | 2006-01-20 | Information recording apparatus |
| US11/335,480 US7426087B2 (en) | 2001-04-26 | 2006-01-20 | Information recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129627A JP2002324354A (ja) | 2001-04-26 | 2001-04-26 | 情報記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324354A true JP2002324354A (ja) | 2002-11-08 |
Family
ID=18978126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001129627A Pending JP2002324354A (ja) | 2001-04-26 | 2001-04-26 | 情報記録装置 |
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| Country | Link |
|---|---|
| US (3) | US7019929B2 (ja) |
| JP (1) | JP2002324354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009030263A (ja) * | 2007-07-25 | 2009-02-12 | Hitachi Ltd | 電気錠システム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2002-04-17 US US10/123,486 patent/US7019929B2/en not_active Expired - Fee Related
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- 2006-01-20 US US11/335,480 patent/US7426087B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US7426087B2 (en) | 2008-09-16 |
| US20020159181A1 (en) | 2002-10-31 |
| US20060119967A1 (en) | 2006-06-08 |
| US20060119966A1 (en) | 2006-06-08 |
| US7019929B2 (en) | 2006-03-28 |
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