JP2784781B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の時間軸変動を補正する装
置に関するものである。
置に関するものである。
本発明は、入力ディジタル信号に基づいてクロック信
号を発生し、シリアルデータである入力ディジタル信号
をパラレルデータに変換し、第１の先入れ先出し方式の
メモリ手段に対してそのパラレルデータをクロック信号
に基づいて書き込み、基準クロックに基づいて読み出す
ことでクロック位相を補正し、また、パラレルデータの
上位、下位ビットを揃え、第２の先入れ先出し方式のメ
モリ手段に対して、そのビットを揃えたパラレルデータ
をブロック同期信号に基づいて書き込み、基準ブロック
同期信号に基づいて読み出すことによってブロック同期
信号の位相を補正することにより、簡単な回路構成で入
力ディジタル信号の時間軸変動成分を補正可能にすると
ともに、扱うデータレートが低い安価な先入れ先出し方
式のメモリ手段を使用可能にしている。
号を発生し、シリアルデータである入力ディジタル信号
をパラレルデータに変換し、第１の先入れ先出し方式の
メモリ手段に対してそのパラレルデータをクロック信号
に基づいて書き込み、基準クロックに基づいて読み出す
ことでクロック位相を補正し、また、パラレルデータの
上位、下位ビットを揃え、第２の先入れ先出し方式のメ
モリ手段に対して、そのビットを揃えたパラレルデータ
をブロック同期信号に基づいて書き込み、基準ブロック
同期信号に基づいて読み出すことによってブロック同期
信号の位相を補正することにより、簡単な回路構成で入
力ディジタル信号の時間軸変動成分を補正可能にすると
ともに、扱うデータレートが低い安価な先入れ先出し方
式のメモリ手段を使用可能にしている。
従来のアナログ映像信号を扱うビデオテープレコーダ
（VTR）の再生信号には、通常、時間軸変動成分が含ま
れており、この時間軸変動成分を取り除くためには、一
般に、いわゆるタイムベースコレクタ（TBC）により時
間軸補正が行われている。このTBCによる時間軸補正
は、ディジタル映像信号を扱うディジタルVTRにおいて
も同様に用いられており、このディジタル映像信号の時
間軸補正を行うTBCは、例えば第３図のような回路で構
成されるものである。
（VTR）の再生信号には、通常、時間軸変動成分が含ま
れており、この時間軸変動成分を取り除くためには、一
般に、いわゆるタイムベースコレクタ（TBC）により時
間軸補正が行われている。このTBCによる時間軸補正
は、ディジタル映像信号を扱うディジタルVTRにおいて
も同様に用いられており、このディジタル映像信号の時
間軸補正を行うTBCは、例えば第３図のような回路で構
成されるものである。
すなわち、第３図において、ディジタルVTRの再生信
号であり、時間軸変動成分を含む例えば１ビットのシリ
アルデータ信号となっている入力ディジタル映像信号
は、クロック発生回路101と、シリアル・パラレル変換
回路102に入力される。上記クロック発生回路101は、PL
L（フェーズ・ロック・ループ）回路により構成されて
おり、上記入力ディジタル映像信号に同期したクロック
信号を発生する。このクロック信号は上記入力ディジタ
ル映像信号と同期しているため時間軸変動成分を含むこ
とになる。当該クロック信号は、同期信号検出回路103
と書込アドレス発生回路108に伝送される。また、上記
シリアル・パラレル変換回路102では、当該回路102に入
力された１ビットシリアルデータの入力ディジタル映像
信号が、例えば８ビットのパラレルデータ信号に変換さ
れ、当該パラレルデータ信号は、ビット・ローテーショ
ン回路104と上記同期信号検出回路103に伝送される。こ
こで、上記同期信号検出回路103は、上記クロック信号
に基づいて、入力ディジタル映像信号の所定データ長で
構成された単位ブロック毎のブロック同期信号を検出す
る。上記ブロック同期信号は、上記ビット・ローテーシ
ョン回路104に伝送され、ここで上記ブロック同期信号
に基いて上記パラレルデータ信号の各単位ブロックが揃
えられる。すなわち、当該ビット・ローテーション回路
104は、上記シリアル・パラレル変換回路102によって、
例えば、８ビットパラレルのデータに切り出された状態
の各８ビットの上位，下位ビットが揃っていない状態
を、記録時の状態すなわち上位，下位ビットの揃った状
態に復元する回路であり、上記同期信号検出回路103で
検出された上記ブロック同期信号のビット系列から、そ
のズレを検出することにより、記録時の状態に復元する
回路である。
号であり、時間軸変動成分を含む例えば１ビットのシリ
アルデータ信号となっている入力ディジタル映像信号
は、クロック発生回路101と、シリアル・パラレル変換
回路102に入力される。上記クロック発生回路101は、PL
L（フェーズ・ロック・ループ）回路により構成されて
おり、上記入力ディジタル映像信号に同期したクロック
信号を発生する。このクロック信号は上記入力ディジタ
ル映像信号と同期しているため時間軸変動成分を含むこ
とになる。当該クロック信号は、同期信号検出回路103
と書込アドレス発生回路108に伝送される。また、上記
シリアル・パラレル変換回路102では、当該回路102に入
力された１ビットシリアルデータの入力ディジタル映像
信号が、例えば８ビットのパラレルデータ信号に変換さ
れ、当該パラレルデータ信号は、ビット・ローテーショ
ン回路104と上記同期信号検出回路103に伝送される。こ
こで、上記同期信号検出回路103は、上記クロック信号
に基づいて、入力ディジタル映像信号の所定データ長で
構成された単位ブロック毎のブロック同期信号を検出す
る。上記ブロック同期信号は、上記ビット・ローテーシ
ョン回路104に伝送され、ここで上記ブロック同期信号
に基いて上記パラレルデータ信号の各単位ブロックが揃
えられる。すなわち、当該ビット・ローテーション回路
104は、上記シリアル・パラレル変換回路102によって、
例えば、８ビットパラレルのデータに切り出された状態
の各８ビットの上位，下位ビットが揃っていない状態
を、記録時の状態すなわち上位，下位ビットの揃った状
態に復元する回路であり、上記同期信号検出回路103で
検出された上記ブロック同期信号のビット系列から、そ
のズレを検出することにより、記録時の状態に復元する
回路である。
次に、上記各単位ブロック毎に揃えられた８ビットパ
ラレルの各データは、シリアル・パラレル変換回路105
によって更にデータ・レートがおとされた後、主メモリ
107に送られ記憶される。この主メモリ107への書込アド
レスを発生する書込アドレス発生回路108には、上記同
期信号検出回路103からのブロック同期信号と、書込ス
タートパルスが供給されており、当該書込アドレス発生
回路108は、上記ブロック同期信号と上記クロック信号
及び書込スタートパルスに基づき、上記データ・レート
がおとされたパラレルデータ信号を上記主メモリ107へ
記憶させる際の書込アドレスデータを発生させる。該発
生された書込アドレスデータは、読出／書込カウンタ回
路109に供給される。上記読出／書込カウンタ回路109に
は、読出アドレス発生回路110からの読出アドレスデー
タも供給されている。この読出アドレスデータは、読出
スタートパルスと基準ブロック同期信号に基づいて、該
読出アドレス発生回路110から発生されるものである。
上記読出／書込カウンタ回路109は、上述の読出アドレ
スデータと書込アドレスデータをカウントして上記主メ
モリ107に交互に送り、該主メモリ107でのデータの書き
込みと読み出しを行う。このようにして、上記主メモリ
107から読み出されたデータは、パラレル・シリアル変
換回路111を介することにより時間軸補正されたディジ
タル映像信号として出力される。
ラレルの各データは、シリアル・パラレル変換回路105
によって更にデータ・レートがおとされた後、主メモリ
107に送られ記憶される。この主メモリ107への書込アド
レスを発生する書込アドレス発生回路108には、上記同
期信号検出回路103からのブロック同期信号と、書込ス
タートパルスが供給されており、当該書込アドレス発生
回路108は、上記ブロック同期信号と上記クロック信号
及び書込スタートパルスに基づき、上記データ・レート
がおとされたパラレルデータ信号を上記主メモリ107へ
記憶させる際の書込アドレスデータを発生させる。該発
生された書込アドレスデータは、読出／書込カウンタ回
路109に供給される。上記読出／書込カウンタ回路109に
は、読出アドレス発生回路110からの読出アドレスデー
タも供給されている。この読出アドレスデータは、読出
スタートパルスと基準ブロック同期信号に基づいて、該
読出アドレス発生回路110から発生されるものである。
上記読出／書込カウンタ回路109は、上述の読出アドレ
スデータと書込アドレスデータをカウントして上記主メ
モリ107に交互に送り、該主メモリ107でのデータの書き
込みと読み出しを行う。このようにして、上記主メモリ
107から読み出されたデータは、パラレル・シリアル変
換回路111を介することにより時間軸補正されたディジ
タル映像信号として出力される。
しかしながら、上述した構成の時間軸補正装置におい
ては、上記主メモリ107の読出／書込のコントロールが
複雑であり、また、この主メモリ107は高速で動作する
ことが必要であるためコストが高い。また、書込アドレ
ス発生回路108や読出アドレス発生回路109、シリアル・
パラレル変換回路102,105、パラレル・シリアル変換回
路111等が必要となり回路構成が複雑となる。また、デ
ィジタルVRTでは、データの情報量が多いため、例えば
８チャンネル等の多チャンネル記録が一般に行われてい
る。このため、上述の回路構成もそのチャンネル数に応
じた数が必要となり、したがって装置自体が大規模なも
のとなる。
ては、上記主メモリ107の読出／書込のコントロールが
複雑であり、また、この主メモリ107は高速で動作する
ことが必要であるためコストが高い。また、書込アドレ
ス発生回路108や読出アドレス発生回路109、シリアル・
パラレル変換回路102,105、パラレル・シリアル変換回
路111等が必要となり回路構成が複雑となる。また、デ
ィジタルVRTでは、データの情報量が多いため、例えば
８チャンネル等の多チャンネル記録が一般に行われてい
る。このため、上述の回路構成もそのチャンネル数に応
じた数が必要となり、したがって装置自体が大規模なも
のとなる。
このようなことから、特開昭63−72287号公報に示す
ような時間軸補正装置が提案されているが、この装置に
おいても構成の複雑さは改善されておらず装置が大規模
かつコストの高いものとなっている。
ような時間軸補正装置が提案されているが、この装置に
おいても構成の複雑さは改善されておらず装置が大規模
かつコストの高いものとなっている。
そこで、本発明は、上述のような事情に鑑みて提案さ
れたものであり、時間軸補正を簡単な回路構成で実現
し、コスト低減および装置自体の規模を縮小することの
可能な時間軸補正装置を提供することを目的とするもの
である。
れたものであり、時間軸補正を簡単な回路構成で実現
し、コスト低減および装置自体の規模を縮小することの
可能な時間軸補正装置を提供することを目的とするもの
である。
本発明は、上述の目的を達成するために提案されたも
のであり、ブロック同期信号を有する入力ディジタル信
号の時間軸変動を補正する時間軸補正装置において、上
記入力ディジタル信号に基づいてクロック信号を発生さ
せるクロック発生手段と、シリアルデータである上記入
力ディジタル信号をパラレルデータに変換するシリアル
・パラレル変換手段と、上記パラレルデータをクロック
信号に基づいて書き込み、基準クロック信号に基づいて
読み出すことによりクロック位相を補正する第１の先入
れ先出し方式のメモリ手段と、上記パラレルデータの上
位、下位ビットを揃えるビットローテーション手段と、
上記ビットローテーション手段によってビットが揃えら
れたパラレルデータを上記ブロック同期信号に基づいて
書き込み、基準ブロック同期信号に基づいて読み出すこ
とによりブロック同期信号の位相を補正する第２の先入
れ先出し方式のメモリ手段とを有することを特徴とする
ものである。
のであり、ブロック同期信号を有する入力ディジタル信
号の時間軸変動を補正する時間軸補正装置において、上
記入力ディジタル信号に基づいてクロック信号を発生さ
せるクロック発生手段と、シリアルデータである上記入
力ディジタル信号をパラレルデータに変換するシリアル
・パラレル変換手段と、上記パラレルデータをクロック
信号に基づいて書き込み、基準クロック信号に基づいて
読み出すことによりクロック位相を補正する第１の先入
れ先出し方式のメモリ手段と、上記パラレルデータの上
位、下位ビットを揃えるビットローテーション手段と、
上記ビットローテーション手段によってビットが揃えら
れたパラレルデータを上記ブロック同期信号に基づいて
書き込み、基準ブロック同期信号に基づいて読み出すこ
とによりブロック同期信号の位相を補正する第２の先入
れ先出し方式のメモリ手段とを有することを特徴とする
ものである。
本発明によれば、入力ディジタル信号をパラレルデー
タに変換することで第１の先入れ先出し方式のメモリ手
段への入力レートを低くし、第１の先入れ先出し方式の
メモリ手段でクロック位相を基準クロックに同期させ、
パラレルデータの上位、下位ビットを揃えた後、第２の
先入れ先立し方式のメモリ手段でブロック同期信号の位
相を基準ブロック同期信号に同期させている。
タに変換することで第１の先入れ先出し方式のメモリ手
段への入力レートを低くし、第１の先入れ先出し方式の
メモリ手段でクロック位相を基準クロックに同期させ、
パラレルデータの上位、下位ビットを揃えた後、第２の
先入れ先立し方式のメモリ手段でブロック同期信号の位
相を基準ブロック同期信号に同期させている。
以下、本発明を適用した実施例について図面を参照し
ながら説明する。なお、本発明は以下の実施例に限定さ
れるものでないことはいうまでもない。
ながら説明する。なお、本発明は以下の実施例に限定さ
れるものでないことはいうまでもない。
第１図は、本発明の時間軸補正装置の基本的構成例を
示すものであり、第２図は本実施例の時間軸補正装置の
各部のタイミングを示している。
示すものであり、第２図は本実施例の時間軸補正装置の
各部のタイミングを示している。
ここで、ディジタルVTRの再生信号である入力ディジ
タル映像信号DVCは、一般に時間軸変動成分を含み、例
えば、１ビットのシリアルデータ信号となっている。ま
た、上記入力ディジタル映像信号は、所定のデータ長の
単位ブロックD1〜Dnで構成され、当該単位ブロックD1〜
Dnにはそれぞれブロック同期信号データ、識別データ、
書き込み，読み出しアドレスデータ等が付加されている
ものである。
タル映像信号DVCは、一般に時間軸変動成分を含み、例
えば、１ビットのシリアルデータ信号となっている。ま
た、上記入力ディジタル映像信号は、所定のデータ長の
単位ブロックD1〜Dnで構成され、当該単位ブロックD1〜
Dnにはそれぞれブロック同期信号データ、識別データ、
書き込み，読み出しアドレスデータ等が付加されている
ものである。
上記入力ディジタル映像信号DVCは、当該入力ディジ
タル映像信号に基づいてクロック信号を発生させるクロ
ック発生手段であるクロック発生回路１と、シリアル・
パラレル変換回路２に入力される。上記クロック発生回
路１は、PLL（フェーズ・ロック・ループ）回路により
構成されており、上記入力ディジタル映像信号DVCに同
期したクロック信号を発生する。このクロック信号は入
力ディジタル映像信号DVCと同期しているため時間軸変
動成分を含んでおり、第１の先入れ先出し方式のメモリ
手段である第１のFIFOメモリ３へ書込クロック信号WCL
として伝送される。また、上記シリアル・パラレル変換
回路２では、該回路２に入力された上記入力ディジタル
映像信号DVCを例えば８ビットのパラレルデータ信号に
変換し、このパラレルデータ信号が上記第１のFIFOメモ
リ３に第２図の入力信号FI1として伝送される。
タル映像信号に基づいてクロック信号を発生させるクロ
ック発生手段であるクロック発生回路１と、シリアル・
パラレル変換回路２に入力される。上記クロック発生回
路１は、PLL（フェーズ・ロック・ループ）回路により
構成されており、上記入力ディジタル映像信号DVCに同
期したクロック信号を発生する。このクロック信号は入
力ディジタル映像信号DVCと同期しているため時間軸変
動成分を含んでおり、第１の先入れ先出し方式のメモリ
手段である第１のFIFOメモリ３へ書込クロック信号WCL
として伝送される。また、上記シリアル・パラレル変換
回路２では、該回路２に入力された上記入力ディジタル
映像信号DVCを例えば８ビットのパラレルデータ信号に
変換し、このパラレルデータ信号が上記第１のFIFOメモ
リ３に第２図の入力信号FI1として伝送される。
ここで、上記第１のFIFOメモリ３には、基準読出クロ
ック信号RCLが供給されていると同時に、基準書込スタ
ートパルスWSP及び基準読出スタートパルスRSPが供給さ
れている。これらは、第２図に示すように、上記書込ス
タートパルスWSPがヘッドブランキング期間HB（VTRヘッ
ドがテープ上を走査していない期間）内で発生され、所
定時間ｔ（FIFOメモリの容量の約1/2）遅れで基準読出
スタートパルスRSPが発生される。すなわち、この基準
読出スタートパルスRSPと基準書込スタートパルスWSP
は、上記第１のFIFOメモリ３の読出リセット入力信号と
書込リセット入力信号となるものであり、上記基準読出
スタートパルスRSPは上述のようにヘッドがテープ上の
データを読み取っていないヘッドブランキング期間HB内
に発生され、また、基準書込スタートパルスWSPもヘッ
ドブランキング期間HB内に発生されているため、上記パ
ラレルデータすなわち、上記入力ディジタル映像信号DV
Cを失うことなく全て記憶することができる。
ック信号RCLが供給されていると同時に、基準書込スタ
ートパルスWSP及び基準読出スタートパルスRSPが供給さ
れている。これらは、第２図に示すように、上記書込ス
タートパルスWSPがヘッドブランキング期間HB（VTRヘッ
ドがテープ上を走査していない期間）内で発生され、所
定時間ｔ（FIFOメモリの容量の約1/2）遅れで基準読出
スタートパルスRSPが発生される。すなわち、この基準
読出スタートパルスRSPと基準書込スタートパルスWSP
は、上記第１のFIFOメモリ３の読出リセット入力信号と
書込リセット入力信号となるものであり、上記基準読出
スタートパルスRSPは上述のようにヘッドがテープ上の
データを読み取っていないヘッドブランキング期間HB内
に発生され、また、基準書込スタートパルスWSPもヘッ
ドブランキング期間HB内に発生されているため、上記パ
ラレルデータすなわち、上記入力ディジタル映像信号DV
Cを失うことなく全て記憶することができる。
このように、上記パラレルデータ信号の書き込み動作
においては、基準書込スタートパルスWSPに基づいて上
記第１のFIFOメモリ３がリセットされ、上述の書込クロ
ック信号WCLに同期して行われる。また、上記第１のFIF
Oメモリ３の読み出し動作においては、基準読出スター
トパルスRSPでリセットされ、かつ、基準読出クロック
信号RCLに同期して出力されるため、時間軸が補正され
たデータとして出力される。なお、当該第１のFIFOメモ
リ３のデータ書込アドレスポインタも同時にインクリメ
ントされることになる。
においては、基準書込スタートパルスWSPに基づいて上
記第１のFIFOメモリ３がリセットされ、上述の書込クロ
ック信号WCLに同期して行われる。また、上記第１のFIF
Oメモリ３の読み出し動作においては、基準読出スター
トパルスRSPでリセットされ、かつ、基準読出クロック
信号RCLに同期して出力されるため、時間軸が補正され
たデータとして出力される。なお、当該第１のFIFOメモ
リ３のデータ書込アドレスポインタも同時にインクリメ
ントされることになる。
上記第１のFIFOメモリ３から基準読出クロック信号RC
Lに同期して読み出された第２図の図中出力信号FO1（第
２のFIFOメモリ６への入力信号FI2）で示すパラレルデ
ータは、同期信号検出回路４とビット・ローテーション
回路５に供給され、該同期信号検出回路４とビット・ロ
ーテーション回路５には上記基準読出クロック信号RSP
が供給されている。ここで、上述のように第１のFIFOメ
モリ３に記憶されたパラレルデータ信号は、時間軸が補
正されてはいるが、前述のシリアル・パラレル変換回路
２によって８ビットのパラレルデータ信号として記録時
の状態と異なった状態で切り出されているため、各８ビ
ットの上位，下位ビットが元の８ビットのパラレルデー
タ信号とはズレている。
Lに同期して読み出された第２図の図中出力信号FO1（第
２のFIFOメモリ６への入力信号FI2）で示すパラレルデ
ータは、同期信号検出回路４とビット・ローテーション
回路５に供給され、該同期信号検出回路４とビット・ロ
ーテーション回路５には上記基準読出クロック信号RSP
が供給されている。ここで、上述のように第１のFIFOメ
モリ３に記憶されたパラレルデータ信号は、時間軸が補
正されてはいるが、前述のシリアル・パラレル変換回路
２によって８ビットのパラレルデータ信号として記録時
の状態と異なった状態で切り出されているため、各８ビ
ットの上位，下位ビットが元の８ビットのパラレルデー
タ信号とはズレている。
したがって、上記記録時の状態と異なったデータを記
録時の状態に復元するためすなわち上記上位，下位ビッ
トを揃えるために、上記同期信号検出回路４で上記基準
読出クロック信号RCLに基づいて上記パラレルデータ信
号の各単位ブロックD1〜Dn内に含まれるブロック同期信
号データSY（第２図に示す）からブロック同期信号を検
出し、このブロック同期信号に基づいた上述の各８ビッ
トの上位，下位ビットを揃えるための信号をビット・シ
フト情報BSとして、上記ビット・ローテーション回路５
に供給する。すなわち、当該ビット・ローテーション回
路５が上記ビット・シフト情報BSに基づいて上記パラレ
ルデータを記録時の状態に復元する。なお、上記第１の
FIFOメモリ３の記憶容量を適当に選択することにより、
時間軸変動の大きな信号にも対応するとこが可能とな
る。
録時の状態に復元するためすなわち上記上位，下位ビッ
トを揃えるために、上記同期信号検出回路４で上記基準
読出クロック信号RCLに基づいて上記パラレルデータ信
号の各単位ブロックD1〜Dn内に含まれるブロック同期信
号データSY（第２図に示す）からブロック同期信号を検
出し、このブロック同期信号に基づいた上述の各８ビッ
トの上位，下位ビットを揃えるための信号をビット・シ
フト情報BSとして、上記ビット・ローテーション回路５
に供給する。すなわち、当該ビット・ローテーション回
路５が上記ビット・シフト情報BSに基づいて上記パラレ
ルデータを記録時の状態に復元する。なお、上記第１の
FIFOメモリ３の記憶容量を適当に選択することにより、
時間軸変動の大きな信号にも対応するとこが可能とな
る。
また、上記入力ディジタル映像信号DVCのブロック同
期信号の位相と基準ブロック同期信号の位相とはこの場
合合っておらず、この位相が合わないと該時間軸補正後
の信号処理が困難になる。したがって、上記ビット・ロ
ーテーション回路５で記録時の状態に復元されたパラレ
ルデータ信号は、第２の先入れ先出し方式のメモリ手段
である第２のFIFOメモリ６に伝送され、該第２のFIFOメ
モリ６で上述のブロック位相のズレを合わせる処理がさ
れる。
期信号の位相と基準ブロック同期信号の位相とはこの場
合合っておらず、この位相が合わないと該時間軸補正後
の信号処理が困難になる。したがって、上記ビット・ロ
ーテーション回路５で記録時の状態に復元されたパラレ
ルデータ信号は、第２の先入れ先出し方式のメモリ手段
である第２のFIFOメモリ６に伝送され、該第２のFIFOメ
モリ６で上述のブロック位相のズレを合わせる処理がさ
れる。
すなわち、上記第２のFIFOメモリ６の書込クロック入
力と読出クロック入力の端子には、上記基準読出クロッ
ク信号RCLが伝送されている。また、上記同期信号検出
回路４から出力されたブロック同期信号WBZは、上記第
２のFIFOメモリ６へ第２図に示すようなタイミングで書
込スタートパルスとして供給される。また、上記ブロッ
ク同期信号WBZは、FIFOコントロール回路７にも伝送さ
れている。上記FIFOコントロール回路７には、基準ブロ
ック同期信号RSYNが供給されており、当該FIFOコトロー
ル回路７は上記基準ブロック同期信号RSYNに基づいて、
上記第２のFIFOメモリ６の第２図に示すようなタイミン
グの読出スタートパルスGBZを出力する。この場合、上
記ブロック同期信号WBZが上記FIFOコントロール回路７
に入力された後に該FIFOコントロール回路７に入力され
る最初の基準ブロック同期信号RSYNを、読出スタートパ
ルスGBZとしている。このように、上記第２のFIFOメモ
リ６の出力すなわち第２図の図中出力信号FO2で示すパ
ラレルデータ信号のブロック位相は、上記基準ブロック
同期信号RSYNと合わせることが可能となる。
力と読出クロック入力の端子には、上記基準読出クロッ
ク信号RCLが伝送されている。また、上記同期信号検出
回路４から出力されたブロック同期信号WBZは、上記第
２のFIFOメモリ６へ第２図に示すようなタイミングで書
込スタートパルスとして供給される。また、上記ブロッ
ク同期信号WBZは、FIFOコントロール回路７にも伝送さ
れている。上記FIFOコントロール回路７には、基準ブロ
ック同期信号RSYNが供給されており、当該FIFOコトロー
ル回路７は上記基準ブロック同期信号RSYNに基づいて、
上記第２のFIFOメモリ６の第２図に示すようなタイミン
グの読出スタートパルスGBZを出力する。この場合、上
記ブロック同期信号WBZが上記FIFOコントロール回路７
に入力された後に該FIFOコントロール回路７に入力され
る最初の基準ブロック同期信号RSYNを、読出スタートパ
ルスGBZとしている。このように、上記第２のFIFOメモ
リ６の出力すなわち第２図の図中出力信号FO2で示すパ
ラレルデータ信号のブロック位相は、上記基準ブロック
同期信号RSYNと合わせることが可能となる。
また、例えばテープ上の埃，塵等で情報がドロップア
ウトを起こしたような場合、すなわちこのような場合
は、例えば、第２図の図中ポイントＰで示す位置に来る
べきブロック同期信号WBZが欠如することになる。この
ように上記ブロック同期信号WBZの信号が欠如したと
き、上記FIFOコントロール回路７は、上記欠如したブロ
ック同期信号WBZの信号に対応する上記読出スタートパ
ルスGBZを出力しないため、上記第２のFIFOメモリ６の
読み出し動作はその欠如に影響されない。
ウトを起こしたような場合、すなわちこのような場合
は、例えば、第２図の図中ポイントＰで示す位置に来る
べきブロック同期信号WBZが欠如することになる。この
ように上記ブロック同期信号WBZの信号が欠如したと
き、上記FIFOコントロール回路７は、上記欠如したブロ
ック同期信号WBZの信号に対応する上記読出スタートパ
ルスGBZを出力しないため、上記第２のFIFOメモリ６の
読み出し動作はその欠如に影響されない。
なお、上記パラレルデータ信号が上記第１のFIFOメモ
リ３に記憶される際、該第１のFIFOメモリ３に供給され
る上記基準書込スタートパルスWSPと上記書込クロックW
CLの位相が揃っていないため、上記第１のFIFOメモリ３
のリセットタイミングの位相が１クロック分ずれる虞れ
があるが、このずれは上述の第２のFIFOメモリ６で吸収
することができる。
リ３に記憶される際、該第１のFIFOメモリ３に供給され
る上記基準書込スタートパルスWSPと上記書込クロックW
CLの位相が揃っていないため、上記第１のFIFOメモリ３
のリセットタイミングの位相が１クロック分ずれる虞れ
があるが、このずれは上述の第２のFIFOメモリ６で吸収
することができる。
以上のように、本実施例の時間軸補正装置を介するこ
とにより、時間軸変動成分を有する入力ディジタル映像
信号は、時間軸補正されたディジタル映像信号として出
力される。
とにより、時間軸変動成分を有する入力ディジタル映像
信号は、時間軸補正されたディジタル映像信号として出
力される。
また、上述の第１及び第２のFIFOメモリ3,6はそれぞ
れ１つのIC（集積回路）で構成されているため安価であ
り、書込クロック入力及び書込リセット入力と読出クロ
ック入力及び読出リセット入力は、異なったリサイクル
で独立かつ非同期で行うことができるため、同期合わせ
に有効である。
れ１つのIC（集積回路）で構成されているため安価であ
り、書込クロック入力及び書込リセット入力と読出クロ
ック入力及び読出リセット入力は、異なったリサイクル
で独立かつ非同期で行うことができるため、同期合わせ
に有効である。
なお、図示の例では前記ビット・ローテーション回路
５は、前記第１のFIFOメモリ３と第２のFIFOメモリ６と
の間に配設されているが、第１のFIFOメモリ３の前にす
なわち前記シリアル・パラレル変換回路２と第１のFIFO
メモリ３の間に配設することも可能である。ただし、こ
の場合、前記同期信号検出回路４も第１のFIFOメモリ３
の前に配設されることになる。
５は、前記第１のFIFOメモリ３と第２のFIFOメモリ６と
の間に配設されているが、第１のFIFOメモリ３の前にす
なわち前記シリアル・パラレル変換回路２と第１のFIFO
メモリ３の間に配設することも可能である。ただし、こ
の場合、前記同期信号検出回路４も第１のFIFOメモリ３
の前に配設されることになる。
本発明においては、簡単な回路構成で入力ディジタル
信号の時間軸変動成分を補正することが可能となるとと
もに、シリアルデータの入力ディジタル信号をパラレル
データに変換し、メモリにて扱うデータのレートを低く
することで、コストの高い高速汎用メモリを用いず、先
入れ先立し方式の安価なメモリ手段（FIFOメモリ）を用
いることができるようにして、コストの削減を図ってい
る。
信号の時間軸変動成分を補正することが可能となるとと
もに、シリアルデータの入力ディジタル信号をパラレル
データに変換し、メモリにて扱うデータのレートを低く
することで、コストの高い高速汎用メモリを用いず、先
入れ先立し方式の安価なメモリ手段（FIFOメモリ）を用
いることができるようにして、コストの削減を図ってい
る。
したがって、例えばディジタルVTR等のように、多チ
ャンネル記録が行われている装置に本発明装置を適用す
れば、当該ディジタルVTR等の装置の小型化に非常に有
効である。
ャンネル記録が行われている装置に本発明装置を適用す
れば、当該ディジタルVTR等の装置の小型化に非常に有
効である。
第１図は本実施例の時間軸補正装置の概略構成例を示す
ブロック回路図、第２図は本実施例装置の各部のタイミ
ング図、第３図は従来例の時間軸補正装置の概略構成例
を示すブロック回路図である。 １……クロック発生回路 ２……シリアル・パラレル変換回路 ３……第１のFIFOメモリ ４……同期信号検出回路 ５……ビット・ローテーション回路 ６……第２のFIFOメモリ ７……FIFOコントロール回路
ブロック回路図、第２図は本実施例装置の各部のタイミ
ング図、第３図は従来例の時間軸補正装置の概略構成例
を示すブロック回路図である。 １……クロック発生回路 ２……シリアル・パラレル変換回路 ３……第１のFIFOメモリ ４……同期信号検出回路 ５……ビット・ローテーション回路 ６……第２のFIFOメモリ ７……FIFOコントロール回路
Claims (1)
- 【請求項１】ブロック同期信号を有する入力ディジタル
信号の時間軸変動を補正する時間軸補正装置において、 上記入力ディジタル信号に基づいてクロック信号を発生
させるクロック発生手段と、 シリアルデータである上記入力ディジタル信号をパラレ
ルデータに変換するシリアル・パラレル変換手段と、 上記パラレルデータをクロック信号に基づいて書き込
み、基準クロック信号に基づいて読み出すことによりク
ロック位相を補正する第１の先入れ先出し方式のメモリ
手段と、 上記パラレルデータの上位、下位ビットを揃えるビット
ローテーション手段と、 上記ビットローテーション手段によってビットが揃えら
れたパラレルデータを上記ブロック同期信号に基づいて
書き込み、基準ブロック同期信号に基づいて読み出すこ
とによりブロック同期信号の位相を補正する第２の先入
れ先出し方式のメモリ手段とを有する ことを特徴とする時間軸補正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010471A JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
| US07/466,658 US5093732A (en) | 1989-01-19 | 1990-01-17 | Apparatus for correcting time base fluctuations in digital signals |
| GB9001073A GB2228389B (en) | 1989-01-19 | 1990-01-17 | Apparatus for correcting time base fluctuations in digital signals |
| DE4001384A DE4001384A1 (de) | 1989-01-19 | 1990-01-18 | Einrichtung zur korrektur von zeitbasisfluktuationen in digitalen signalen |
| KR1019900000601A KR0171198B1 (ko) | 1989-01-19 | 1990-01-19 | 시간 베이스 에러 정정 장치 |
| FR909000660A FR2641929B1 (fr) | 1989-01-19 | 1990-01-19 | Appareil permettant de corriger une erreur de base de temps dans un signal video numerique reproduit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010471A JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192291A JPH02192291A (ja) | 1990-07-30 |
| JP2784781B2 true JP2784781B2 (ja) | 1998-08-06 |
Family
ID=11751059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010471A Expired - Fee Related JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
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| JP (1) | JP2784781B2 (ja) |
| KR (1) | KR0171198B1 (ja) |
| DE (1) | DE4001384A1 (ja) |
| FR (1) | FR2641929B1 (ja) |
| GB (1) | GB2228389B (ja) |
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|---|---|---|---|---|
| JPH03249887A (ja) * | 1990-02-27 | 1991-11-07 | Sony Corp | 映像信号記録装置 |
| JPH04142190A (ja) * | 1990-10-03 | 1992-05-15 | Hitachi Ltd | 映像信号処理装置 |
| GB2400496B (en) * | 1991-12-11 | 2005-02-09 | Marconi Gec Ltd | Signal processing apparatus |
| US5412481A (en) * | 1992-02-24 | 1995-05-02 | Samsung Electronics Co., Ltd. | Time-base correction in a video recording/playback system |
| US5532886A (en) * | 1992-05-28 | 1996-07-02 | Conner Peripherals, Inc. | Data stream smoothing method and circuit for a tape drive |
| US5638085A (en) * | 1995-01-13 | 1997-06-10 | Micron Display Technology, Inc. | Timing control for a matrixed scanned array |
| US5598156A (en) * | 1995-01-13 | 1997-01-28 | Micron Display Technology, Inc. | Serial to parallel conversion with phase locked loop |
| GB0525229D0 (en) * | 2005-12-12 | 2006-01-18 | Qinetiq Ltd | Pattern matching apparatus |
Family Cites Families (12)
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|---|---|---|---|---|
| US4054903A (en) * | 1975-07-11 | 1977-10-18 | Sony Corporation | Video time base corrector |
| JPS5857836B2 (ja) * | 1976-02-10 | 1983-12-22 | ソニー株式会社 | メモリ−装置 |
| DE2901034C3 (de) * | 1979-01-12 | 1984-08-09 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | Verfahren und Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form |
| JPS57160286A (en) * | 1981-03-28 | 1982-10-02 | Sony Corp | Time base correcting device |
| DE3151251A1 (de) * | 1981-12-24 | 1983-07-07 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren und schaltungsanordnung zur wiedergabe digital codierter signale |
| US4518996A (en) * | 1983-03-21 | 1985-05-21 | Rca Corporation | Synchronization system that uses all valid signals |
| US4612568A (en) * | 1984-11-05 | 1986-09-16 | Rca Corporation | Burst-to-line-locked clock digital video signal sample rate conversion apparatus |
| JPS61158287A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| US4796243A (en) * | 1985-06-21 | 1989-01-03 | Nec Corporation | Time base correcting apparatus |
| US4769720A (en) * | 1985-09-21 | 1988-09-06 | Robert Bosch Gmbh | Processor for video signals obtained from an information carrier such as a magnetic tape |
| JPS6372287A (ja) * | 1986-09-13 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 時間軸変動補正装置 |
| DE3719404A1 (de) * | 1987-06-11 | 1988-12-22 | Bosch Gmbh Robert | Verfahren und anordnung zur korrektur von fehlern in digitalen signalen |
-
1989
- 1989-01-19 JP JP1010471A patent/JP2784781B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-17 GB GB9001073A patent/GB2228389B/en not_active Expired - Fee Related
- 1990-01-17 US US07/466,658 patent/US5093732A/en not_active Expired - Lifetime
- 1990-01-18 DE DE4001384A patent/DE4001384A1/de active Granted
- 1990-01-19 KR KR1019900000601A patent/KR0171198B1/ko not_active IP Right Cessation
- 1990-01-19 FR FR909000660A patent/FR2641929B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4001384A1 (de) | 1990-08-02 |
| GB2228389A (en) | 1990-08-22 |
| FR2641929B1 (fr) | 1992-12-04 |
| GB2228389B (en) | 1993-08-11 |
| GB9001073D0 (en) | 1990-03-14 |
| KR900012249A (ko) | 1990-08-03 |
| JPH02192291A (ja) | 1990-07-30 |
| KR0171198B1 (ko) | 1999-03-20 |
| DE4001384C2 (ja) | 1991-05-23 |
| FR2641929A1 (fr) | 1990-07-20 |
| US5093732A (en) | 1992-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |