JP3156448B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JP3156448B2 JP3156448B2 JP14889693A JP14889693A JP3156448B2 JP 3156448 B2 JP3156448 B2 JP 3156448B2 JP 14889693 A JP14889693 A JP 14889693A JP 14889693 A JP14889693 A JP 14889693A JP 3156448 B2 JP3156448 B2 JP 3156448B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- reference signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像情報を高能率符号
化して記録または伝送する際に用いるデータ並べ換え装
置でジッターを持った入力画像信号にもある程度対応で
きる時間軸補正装置に関するものである。
化して記録または伝送する際に用いるデータ並べ換え装
置でジッターを持った入力画像信号にもある程度対応で
きる時間軸補正装置に関するものである。
【０００２】
【従来の技術】画像情報はそのデータ量が非常に大きい
ため、伝送または記録する場合に、データ量を削減する
ために高能率符号化を用いることが多い。高能率符号化
は画像情報の持つ冗長成分を除去してデータ量を圧縮す
る手段である。高能率符号化としては、入力される画像
データを符号化に適したブロックの順番に並べ換える事
が必要となる。特に高能率符号化の効率の向上や、誤り
の影響の分散などを図るためブロック単位で並べ換える
ことも重要となる。
ため、伝送または記録する場合に、データ量を削減する
ために高能率符号化を用いることが多い。高能率符号化
は画像情報の持つ冗長成分を除去してデータ量を圧縮す
る手段である。高能率符号化としては、入力される画像
データを符号化に適したブロックの順番に並べ換える事
が必要となる。特に高能率符号化の効率の向上や、誤り
の影響の分散などを図るためブロック単位で並べ換える
ことも重要となる。
【０００３】ここでＴＶ信号を２フィールド集めて１ペ
ージとし、１ページの画像メモリで並べ換えを行うシス
テムにおいてアナログ信号から並べ換えの処理を行うま
での間で入力信号のジッターを無くす従来の時間軸補正
装置について述べる。従来の時間軸補正装置を図２に示
す。
ージとし、１ページの画像メモリで並べ換えを行うシス
テムにおいてアナログ信号から並べ換えの処理を行うま
での間で入力信号のジッターを無くす従来の時間軸補正
装置について述べる。従来の時間軸補正装置を図２に示
す。
【０００４】図２の１はＡＤ変換器（以下、ＡＤＣ）、
２はデータ処理部、３はＦＩＦＯ、４は画像メモリ、５
はデータ処理からＦＩＦＯ３の入力までを制御する第１
の制御回路、７はＦＩＦＯ３の出力から画像メモリの入
力までを制御する第２の制御回路、９は同期分離回路、
１１はＴＢＣ用メモリ、１２はＴＢＣ用制御回路、１３
は画像メモリの読み出しを制御する第３の制御回路、１
４は外部信号との同期を取るＰＬＬ、１５は固定クロッ
クを発生するクロック発生回路である。
２はデータ処理部、３はＦＩＦＯ、４は画像メモリ、５
はデータ処理からＦＩＦＯ３の入力までを制御する第１
の制御回路、７はＦＩＦＯ３の出力から画像メモリの入
力までを制御する第２の制御回路、９は同期分離回路、
１１はＴＢＣ用メモリ、１２はＴＢＣ用制御回路、１３
は画像メモリの読み出しを制御する第３の制御回路、１
４は外部信号との同期を取るＰＬＬ、１５は固定クロッ
クを発生するクロック発生回路である。
【０００５】まず、同期分離回路９で外部から入力され
るビデオ信号から同期信号を分離して水平同期信号を出
力する。ＰＬＬ回路１４で水平同期信号とクロックの位
相を合わし、水平同期信号との位相同期を取ったクロッ
クと基準信号を出力する。
るビデオ信号から同期信号を分離して水平同期信号を出
力する。ＰＬＬ回路１４で水平同期信号とクロックの位
相を合わし、水平同期信号との位相同期を取ったクロッ
クと基準信号を出力する。
【０００６】ＰＬＬ回路１４から出力されるクロックを
使用してＡＤＣ１で入力ビデオ信号をディジタルデータ
に変換する。変換されたディジタルデータはＴＢＣ用制
御回路１２から出力される信号と入力信号に位相同期し
たクロックに従ってＴＢＣ用メモリ１１に書込まれる。
ＴＢＣ用メモリ１１に書込まれたデータはクロック発生
回路１５から出力される第１の固定クロックに従って読
み出される。また、ＴＢＣ用制御回路１２からＴＢＣ用
メモリ１１から出力されるデータの基準となる基準信号
を出力する。第１の制御回路５はＴＢＣ用制御回路１２
から出力された基準信号を基に動作を開始する。データ
は第１の制御回路５から出力された制御信号に従ってフ
ィルタなどのデータ処理を行って、ＦＩＦＯ３に書込
む。第１の制御回路５はＦＩＦＯ３からデータを読み出
す為の基準となる信号を出力する。第１の制御回路５か
ら出力された基準信号に従って第２の制御回路７は動作
を開始する。クロック発生回路１５で生成された第２の
固定クロックと第１の制御回路５から出力される基準信
号に従って第２の制御回路７でＦＩＦＯ３からデータを
読み出す為の制御信号と画像メモリ４にデータを書込む
為の制御信号を生成する。第２の制御回路７から出力さ
れた制御信号に従ってＦＩＦＯ３に書込まれたデータは
読み出され、画像メモリ４に書込まれる。第２の制御回
路７は画像メモリ４からデータを読み出す為の基準信号
を生成する。第３の制御回路１３はクロック発生回路１
５から出力された第２の固定クロックと第２の制御回路
７から出力された基準信号に従って動作を開始する。画
像メモリ４に記憶されているデータは第３の制御回路１
３からの制御信号に従って並べ換えを行いながら読み出
される。
使用してＡＤＣ１で入力ビデオ信号をディジタルデータ
に変換する。変換されたディジタルデータはＴＢＣ用制
御回路１２から出力される信号と入力信号に位相同期し
たクロックに従ってＴＢＣ用メモリ１１に書込まれる。
ＴＢＣ用メモリ１１に書込まれたデータはクロック発生
回路１５から出力される第１の固定クロックに従って読
み出される。また、ＴＢＣ用制御回路１２からＴＢＣ用
メモリ１１から出力されるデータの基準となる基準信号
を出力する。第１の制御回路５はＴＢＣ用制御回路１２
から出力された基準信号を基に動作を開始する。データ
は第１の制御回路５から出力された制御信号に従ってフ
ィルタなどのデータ処理を行って、ＦＩＦＯ３に書込
む。第１の制御回路５はＦＩＦＯ３からデータを読み出
す為の基準となる信号を出力する。第１の制御回路５か
ら出力された基準信号に従って第２の制御回路７は動作
を開始する。クロック発生回路１５で生成された第２の
固定クロックと第１の制御回路５から出力される基準信
号に従って第２の制御回路７でＦＩＦＯ３からデータを
読み出す為の制御信号と画像メモリ４にデータを書込む
為の制御信号を生成する。第２の制御回路７から出力さ
れた制御信号に従ってＦＩＦＯ３に書込まれたデータは
読み出され、画像メモリ４に書込まれる。第２の制御回
路７は画像メモリ４からデータを読み出す為の基準信号
を生成する。第３の制御回路１３はクロック発生回路１
５から出力された第２の固定クロックと第２の制御回路
７から出力された基準信号に従って動作を開始する。画
像メモリ４に記憶されているデータは第３の制御回路１
３からの制御信号に従って並べ換えを行いながら読み出
される。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成ではデータの並べ換えの処理を行う前に時間軸
補正の処理が必要になり大規模のメモリと専用の制御回
路が必要になり、メモリコストや消費電力の増大を招い
てしまった。
来の構成ではデータの並べ換えの処理を行う前に時間軸
補正の処理が必要になり大規模のメモリと専用の制御回
路が必要になり、メモリコストや消費電力の増大を招い
てしまった。
【０００８】本発明はこのような従来の記録装置と再生
装置の課題を解決することを目的とする。
装置の課題を解決することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は１フィールドまたは複数のフィールドを１ペ
ージとする場合に、入力される動画像データを各ページ
毎に１ページ分の画像メモリに記録してからブロック単
位で並べ換えて出力し、一定時間後に次の画像データを
前記画像メモリに書込む時間軸補正装置であってアナロ
グの映像入力信号（たとえば、アナログＶＴＲの出力信
号）の同期信号を分離する同期分離回路と、同期分離回
路から出力される同期信号の変動に対する応答の早いＨ
ｉ＿ＰＬＬと同期信号の変動に対する応答の遅いＬｏｗ
＿ＰＬＬとで構成されるクロック及び基準信号発生回路
と、クロック及び基準信号発生回路のＨｉ＿ＰＬＬで生
成された第１のクロックに従ってアナログの映像入力信
号をディジタルデータに変換するＡＤＣと、第１のクロ
ックとＨｉ＿ＰＬＬで生成された第１の基準信号を基に
各処理回路の制御信号を生成する第１の制御回路と、第
１のクロックと第１の制御回路から出力される制御信号
に従ってフィルタなどの処理を行うデータ処理部と、第
１のクロックと第１の制御回路からの制御信号に従って
データを書込むＦＩＦＯと、第１の制御回路から出力さ
れたＦＩＦＯの読み出し基準信号をクロック及び基準信
号発生回路のＬｏｗ＿ＰＬＬで生成された第２のクロッ
ク及び第２の基準信号に同期させる変換回路と、第２の
クロックと変換回路からのＦＩＦＯ読み出し基準に従っ
てＦＩＦＯの読み出し制御信号と１ページ分の画像メモ
リの書込み制御信号を生成する第２の制御回路と、第２
のクロックとクロック及び基準信号発生回路のＬｏｗ＿
ＰＬＬで生成された第２の基準信号に従って画像メモリ
の読み出しを制御する第３の制御回路と、データの並べ
換えを行う為の１ページの画像メモリとで構成されたこ
とを特徴とするものである。
に本発明は１フィールドまたは複数のフィールドを１ペ
ージとする場合に、入力される動画像データを各ページ
毎に１ページ分の画像メモリに記録してからブロック単
位で並べ換えて出力し、一定時間後に次の画像データを
前記画像メモリに書込む時間軸補正装置であってアナロ
グの映像入力信号（たとえば、アナログＶＴＲの出力信
号）の同期信号を分離する同期分離回路と、同期分離回
路から出力される同期信号の変動に対する応答の早いＨ
ｉ＿ＰＬＬと同期信号の変動に対する応答の遅いＬｏｗ
＿ＰＬＬとで構成されるクロック及び基準信号発生回路
と、クロック及び基準信号発生回路のＨｉ＿ＰＬＬで生
成された第１のクロックに従ってアナログの映像入力信
号をディジタルデータに変換するＡＤＣと、第１のクロ
ックとＨｉ＿ＰＬＬで生成された第１の基準信号を基に
各処理回路の制御信号を生成する第１の制御回路と、第
１のクロックと第１の制御回路から出力される制御信号
に従ってフィルタなどの処理を行うデータ処理部と、第
１のクロックと第１の制御回路からの制御信号に従って
データを書込むＦＩＦＯと、第１の制御回路から出力さ
れたＦＩＦＯの読み出し基準信号をクロック及び基準信
号発生回路のＬｏｗ＿ＰＬＬで生成された第２のクロッ
ク及び第２の基準信号に同期させる変換回路と、第２の
クロックと変換回路からのＦＩＦＯ読み出し基準に従っ
てＦＩＦＯの読み出し制御信号と１ページ分の画像メモ
リの書込み制御信号を生成する第２の制御回路と、第２
のクロックとクロック及び基準信号発生回路のＬｏｗ＿
ＰＬＬで生成された第２の基準信号に従って画像メモリ
の読み出しを制御する第３の制御回路と、データの並べ
換えを行う為の１ページの画像メモリとで構成されたこ
とを特徴とするものである。
【００１０】
【作用】上記のような構成により本発明では、入力画像
データを並べ換える時にメモリにデータを書込むタイミ
ングと読み出すタイミングとの位相関係をある程度可変
できる様にする事により並べ換えの処理をする前に行う
時間軸補正回路の規模を縮小できる。これによってシス
テムとしての回路規模や消費電力を大幅に減少させるこ
とが可能になる。
データを並べ換える時にメモリにデータを書込むタイミ
ングと読み出すタイミングとの位相関係をある程度可変
できる様にする事により並べ換えの処理をする前に行う
時間軸補正回路の規模を縮小できる。これによってシス
テムとしての回路規模や消費電力を大幅に減少させるこ
とが可能になる。
【００１１】
【実施例】以下に本発明の一実施例を図面を用いて説明
する。
する。
【００１２】図１は、本発明の一実施例を示すブロック
図である。図２は変換回路での動作タイミングを示す。
図３は画像メモリの書込みと読み出しの変動に対するタ
イミングを示す。図１において、１はＡＤＣ、２はデー
タ処理回路、３はＦＩＦＯ、４は１ページ分の画像メモ
リ、５はフィルタ処理やＦＩＦＯの書込みを制御する第
１の制御回路、６は第１のクロックに同期した信号を第
２のクロックに同期した信号に変換する変換回路、７は
前記ＦＩＦＯの読み出しと画像メモリ４の書込みを制御
する第２の制御回路、８は画像メモリ４の読み出しを制
御する第３の制御回路、９は同期分離回路、１０は入力
信号の変動に対する応答の早いＨｉ＿ＰＬＬと入力信号
の変動に対する応答の遅いＬｏｗ＿ＰＬＬとで構成され
るクロック及び基準信号発生回路である。
図である。図２は変換回路での動作タイミングを示す。
図３は画像メモリの書込みと読み出しの変動に対するタ
イミングを示す。図１において、１はＡＤＣ、２はデー
タ処理回路、３はＦＩＦＯ、４は１ページ分の画像メモ
リ、５はフィルタ処理やＦＩＦＯの書込みを制御する第
１の制御回路、６は第１のクロックに同期した信号を第
２のクロックに同期した信号に変換する変換回路、７は
前記ＦＩＦＯの読み出しと画像メモリ４の書込みを制御
する第２の制御回路、８は画像メモリ４の読み出しを制
御する第３の制御回路、９は同期分離回路、１０は入力
信号の変動に対する応答の早いＨｉ＿ＰＬＬと入力信号
の変動に対する応答の遅いＬｏｗ＿ＰＬＬとで構成され
るクロック及び基準信号発生回路である。
【００１３】まず、入力ビデオ信号は同期分離回路９で
同期信号を分離して水平同期信号及び垂直同期信号を出
力する。クロック及び基準信号発生回路１０のＨｉ＿Ｐ
ＬＬ回路で水平同期信号とクロックの位相を合わし、水
平同期信号と位相同期の掛かったクロックと基準信号を
出力する。クロック及び基準信号発生回路１０からのク
ロックを使用してＡＤＣ１で入力信号をディジタルデー
タに変換する。第１の制御回路５はクロック及び基準信
号発生回路１０から出力された第１のクロックと水平の
基準信号に従ってデータ処理及びＦＩＦＯ３の書込み用
の制御信号を生成する。ディジタルデータに変換された
入力信号は第１の制御回路５で生成された制御信号に従
ってフィルタなどのデータ処理を行って、ＦＩＦＯ３に
書込む。また、第１の制御回路５はＦＩＦＯ３の読み出
しタイミングを決める為の基準信号を出力する。ＦＩＦ
Ｏ３の読み出しと画像メモリ４の書込みは一連の動作で
あり、クロック及び基準信号発生回路１０のＬｏｗ＿Ｐ
ＬＬで生成された第２のクロックにより処理される。そ
のため、図２の示すように変換回路６で第１の制御回路
５から出力されたＦＩＦＯ読み出し基準信号を画像メモ
リ４の入出力に同期した第２のクロックに同期させて出
力する。図２には第１のクロックが第２のクロックに対
して周期が短くなった場合と長くなった場合を示してい
る。前記変換されたＦＩＦＯ読み出し基準信号とクロッ
ク及び基準信号発生回路１０で生成された第２のクロッ
クに従って第２の制御回路７でＦＩＦＯ３の読み出し制
御信号と画像メモリの書込み制御信号を生成する。第２
の制御信号７から出力された制御信号に従ってＦＩＦＯ
３からデータを読み出し、更に画像メモリ４に書込む。
第３の制御回路８は入力信号の変動に対する応答速度の
遅いＬｏｗ＿ＰＬＬで作成された第２のクロックと１ペ
ージ単位の画像メモリ４の読み出し基準信号に従って画
像メモリ４の読み出し制御信号を出力する。画像メモリ
に記憶されているデータは第３の制御回路８から出力さ
れる制御信号に従ってデータの並べ換えを行いながら読
み出される。
同期信号を分離して水平同期信号及び垂直同期信号を出
力する。クロック及び基準信号発生回路１０のＨｉ＿Ｐ
ＬＬ回路で水平同期信号とクロックの位相を合わし、水
平同期信号と位相同期の掛かったクロックと基準信号を
出力する。クロック及び基準信号発生回路１０からのク
ロックを使用してＡＤＣ１で入力信号をディジタルデー
タに変換する。第１の制御回路５はクロック及び基準信
号発生回路１０から出力された第１のクロックと水平の
基準信号に従ってデータ処理及びＦＩＦＯ３の書込み用
の制御信号を生成する。ディジタルデータに変換された
入力信号は第１の制御回路５で生成された制御信号に従
ってフィルタなどのデータ処理を行って、ＦＩＦＯ３に
書込む。また、第１の制御回路５はＦＩＦＯ３の読み出
しタイミングを決める為の基準信号を出力する。ＦＩＦ
Ｏ３の読み出しと画像メモリ４の書込みは一連の動作で
あり、クロック及び基準信号発生回路１０のＬｏｗ＿Ｐ
ＬＬで生成された第２のクロックにより処理される。そ
のため、図２の示すように変換回路６で第１の制御回路
５から出力されたＦＩＦＯ読み出し基準信号を画像メモ
リ４の入出力に同期した第２のクロックに同期させて出
力する。図２には第１のクロックが第２のクロックに対
して周期が短くなった場合と長くなった場合を示してい
る。前記変換されたＦＩＦＯ読み出し基準信号とクロッ
ク及び基準信号発生回路１０で生成された第２のクロッ
クに従って第２の制御回路７でＦＩＦＯ３の読み出し制
御信号と画像メモリの書込み制御信号を生成する。第２
の制御信号７から出力された制御信号に従ってＦＩＦＯ
３からデータを読み出し、更に画像メモリ４に書込む。
第３の制御回路８は入力信号の変動に対する応答速度の
遅いＬｏｗ＿ＰＬＬで作成された第２のクロックと１ペ
ージ単位の画像メモリ４の読み出し基準信号に従って画
像メモリ４の読み出し制御信号を出力する。画像メモリ
に記憶されているデータは第３の制御回路８から出力さ
れる制御信号に従ってデータの並べ換えを行いながら読
み出される。
【００１４】図３に示す様に前記動作を繰返して行うこ
とにより画像メモリの書込みは入力信号の変動に対して
応答の遅いクロックに同期した変動の大きい基準信号に
従って行われ、読み出しは入力信号の変動に対して応答
の遅いクロックに同期した基準信号に従って読み出され
る事になる。並べ換え用に使用する画像メモリの書込み
と読み出しのタイミングを可変動作に対応する様にする
事により入力信号の変動を吸収できることになる。図３
には通常動作時と画像メモリへの書込みの周期が短くな
った場合と長くなった場合を示し、画像メモリの制御に
より入力変動を吸収できる範囲を示す。
とにより画像メモリの書込みは入力信号の変動に対して
応答の遅いクロックに同期した変動の大きい基準信号に
従って行われ、読み出しは入力信号の変動に対して応答
の遅いクロックに同期した基準信号に従って読み出され
る事になる。並べ換え用に使用する画像メモリの書込み
と読み出しのタイミングを可変動作に対応する様にする
事により入力信号の変動を吸収できることになる。図３
には通常動作時と画像メモリへの書込みの周期が短くな
った場合と長くなった場合を示し、画像メモリの制御に
より入力変動を吸収できる範囲を示す。
【００１５】本実施例では第１のクロックと第２のクロ
ックを近い周波数として記載したが全く異なるクロック
としても同様の動作をする。
ックを近い周波数として記載したが全く異なるクロック
としても同様の動作をする。
【００１６】
【発明の効果】上記のような構成により本発明では、入
力信号の変動に対して応答の早いクロックと水平の基準
信号を作成し水平の基準信号を入力信号の変動に対する
応答に遅いクロックと垂直の基準信号に同期させ、画像
メモリの書込みを前記同期した水平の基準信号に従って
行い、読み出しは垂直の基準信号と変動の少ないクロッ
クに従って行うことにより画像メモリの書込みと読み出
しのタイミングを変動に対して追随するようにする。こ
うして入力信号の変動を押さえ、特別なＴＢＣ回路の容
量を減らすことが出来る。
力信号の変動に対して応答の早いクロックと水平の基準
信号を作成し水平の基準信号を入力信号の変動に対する
応答に遅いクロックと垂直の基準信号に同期させ、画像
メモリの書込みを前記同期した水平の基準信号に従って
行い、読み出しは垂直の基準信号と変動の少ないクロッ
クに従って行うことにより画像メモリの書込みと読み出
しのタイミングを変動に対して追随するようにする。こ
うして入力信号の変動を押さえ、特別なＴＢＣ回路の容
量を減らすことが出来る。
【図１】本発明における一実施例の時間軸補正装置の構
成を示すブロック図
成を示すブロック図
【図２】本発明における一実施例の変換回路の動作を示
すタイミングチャート
すタイミングチャート
【図３】本発明における一実施例の画像メモリの書込み
と読み出しを示すタイミングチャート
と読み出しを示すタイミングチャート
【図４】従来の時間軸補正装置の構成を示すブロック図
１ ＡＤＣ ２ データ処理回路 ３ ＦＩＦＯ ４ 画像メモリ ５ 第１の制御回路 ６ 変換回路 ７ 第２の制御回路 ８ 第３の制御回路 ９ 同期分離回路 １０ クロック及び基準信号発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 9/79 - 9/898
Claims (1)
- 【請求項１】 １フィールドまたは複数のフィールドを
１ページとする場合に、入力される動画像データを前記
各ページ毎に１ページ分の画像メモリに記録してからブ
ロック単位で並べ換えて出力し、一定時間後に次の画像
データを前記画像メモリに書込む時間軸補正装置であっ
て、アナログの映像入力信号の同期信号を分離する同期
分離回路と、前記同期分離回路から出力される同期信号
の変動に対する応答の早いＨｉ＿ＰＬＬと同期信号の変
動に対する応答の遅いＬｏｗ＿ＰＬＬとで構成されるク
ロック及び基準信号発生回路と、前記クロック及び基準
信号発生回路のＨｉ＿ＰＬＬで生成された第１のクロッ
クに従ってアナログの映像入力信号をディジタルデータ
に変換するＡＤ変換器と、第１のクロックとＨｉ＿ＰＬ
Ｌで生成された第１の基準信号を基に各処理回路の制御
信号を生成する第１の制御回路と、第１のクロックと前
記第１の制御回路から出力される制御信号に従ってフィ
ルタなどの処理を行うデータ処理部と、第１のクロック
と前記第１の制御回路からの制御信号に従ってデータを
書込むＦＩＦＯと、前記第１の制御回路から出力された
前記ＦＩＦＯの読み出し基準信号を前記クロック及び基
準信号発生回路のＬｏｗ＿ＰＬＬで生成された第２のク
ロック及び第２の基準信号に同期させる変換回路と、第
２のクロックと前記変換回路からのＦＩＦＯ読み出し基
準に従って前記ＦＩＦＯの読み出し制御信号と１ページ
分の画像メモリの書込み制御信号を生成する第２の制御
回路と、第２のクロックと前記クロック及び基準信号発
生回路のＬｏｗ＿ＰＬＬで生成された第２の基準信号に
従って画像メモリの読み出しを制御する第３の制御回路
と、データの並べ換えを行う為の１ページの画像メモリ
とで構成されたことを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14889693A JP3156448B2 (ja) | 1993-06-21 | 1993-06-21 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14889693A JP3156448B2 (ja) | 1993-06-21 | 1993-06-21 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723345A JPH0723345A (ja) | 1995-01-24 |
| JP3156448B2 true JP3156448B2 (ja) | 2001-04-16 |
Family
ID=15463115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14889693A Expired - Fee Related JP3156448B2 (ja) | 1993-06-21 | 1993-06-21 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156448B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2279310A1 (en) | 1997-01-28 | 1998-08-13 | Stephen A. Benton | Video projection holographic screen, system and method |
-
1993
- 1993-06-21 JP JP14889693A patent/JP3156448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723345A (ja) | 1995-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703369A (en) | Video format signal recording and reproducing method | |
| JP2523601B2 (ja) | ビデオフオ−マツト信号処理方式 | |
| JPH0620292B2 (ja) | 時間軸修正機能を有する映像信号回路 | |
| US6490407B2 (en) | Recording and reproduction of mixed moving and still images | |
| JP3156448B2 (ja) | 時間軸補正装置 | |
| US4792863A (en) | Apparatus for recording still image with random noise minimized | |
| JPH02192291A (ja) | 時間軸補正装置 | |
| KR100499597B1 (ko) | 기록 재생 장치 | |
| JP2517060B2 (ja) | 映像信号処理装置 | |
| JPS63272191A (ja) | 時間軸変動補正回路 | |
| JP3887890B2 (ja) | 映像信号再生方法および映像信号再生装置 | |
| JPH0723341A (ja) | 信号同期装置 | |
| JP2874623B2 (ja) | 音声デコード処理回路 | |
| JPH10188473A (ja) | 映像記録再生装置 | |
| KR900008244Y1 (ko) | 자기기록 재생장치의 화상기록 재생회로 | |
| JP2845474B2 (ja) | カラー映像信号の時間軸補正装置 | |
| JPH10126745A (ja) | 可変速再生映像伸長装置 | |
| JP3679592B2 (ja) | 信号処理装置及び撮像装置 | |
| KR920000400B1 (ko) | 화상 기억 장치 | |
| JPH0863885A (ja) | 圧縮デジタル信号伸長装置 | |
| JP3156566B2 (ja) | 映像信号記録装置 | |
| JPH08172608A (ja) | 映像信号処理装置 | |
| JPH0453067A (ja) | 時間軸補正回路 | |
| JP3250908B2 (ja) | スチルビデオ再生装置 | |
| JPH03220989A (ja) | 特殊画像効果装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |