JPH02192291A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH02192291A JPH02192291A JP1010471A JP1047189A JPH02192291A JP H02192291 A JPH02192291 A JP H02192291A JP 1010471 A JP1010471 A JP 1010471A JP 1047189 A JP1047189 A JP 1047189A JP H02192291 A JPH02192291 A JP H02192291A
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- 230000015654 memory Effects 0.000 claims abstract description 57
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、入力ディジタル信号に基づいてクロック信号
を発生し、第１の先入れ先出し方式のメモリ手段に対し
て、入力ディジタル信号をクロック信号に基づいて書き
込み、基準クロック信号に基づいて読み出すことでクロ
ック位相を補正し、第２の先入れ先出し方式のメモリ手
段に対して、入力ディジタル信号のブロック同期信号に
基づいて書き込み、基準ブロック同期信号に基づいて読
み出すことによってブロック同期信号の位相を補正する
ことにより、簡単な回路構成で入力ディジタル信号の時
間軸変動成分を補正可能とするものである。
を発生し、第１の先入れ先出し方式のメモリ手段に対し
て、入力ディジタル信号をクロック信号に基づいて書き
込み、基準クロック信号に基づいて読み出すことでクロ
ック位相を補正し、第２の先入れ先出し方式のメモリ手
段に対して、入力ディジタル信号のブロック同期信号に
基づいて書き込み、基準ブロック同期信号に基づいて読
み出すことによってブロック同期信号の位相を補正する
ことにより、簡単な回路構成で入力ディジタル信号の時
間軸変動成分を補正可能とするものである。
（従来の技術〕
従来のアナログ映像信号を扱うビデオテーブレコーグ（
ＶＴＲ）の再生信号には、通常、時間軸変動成分が含ま
れており、この時間軸変動成分を取り除くためには、−
Ｍに、いわゆるタイムベー′スコレクタ（ＴＢＣ）によ
り時間軸補正が行われている。このＴＢＣによる時間軸
補正は、ディジタル映像信号を扱うディジタルＶＴＲに
おいても同様に用いられており；゛とのディジタル映像
信号の時間軸補正を行うＴＢＣは、例えば第３図のよう
な回路で構成されるものである。
ＶＴＲ）の再生信号には、通常、時間軸変動成分が含ま
れており、この時間軸変動成分を取り除くためには、−
Ｍに、いわゆるタイムベー′スコレクタ（ＴＢＣ）によ
り時間軸補正が行われている。このＴＢＣによる時間軸
補正は、ディジタル映像信号を扱うディジタルＶＴＲに
おいても同様に用いられており；゛とのディジタル映像
信号の時間軸補正を行うＴＢＣは、例えば第３図のよう
な回路で構成されるものである。
すなわち、第３図において、ディジタルＶＴＲの再生信
号であり、時間軸変動成分を含む例えば１ビツトのシリ
アルデータ信号となっている入力ディジタル映像信号は
、クロック発生回路１０１と、シリアル・パラレル変換
回路１０２に入力される。上記クロック発生回路１０１
は、ＰＬＬ（フェーズ・ロック・ループ）回路により構
成されており、上記入力ディジタル映像信号に同期した
クロック信号を発生する。このクロック信号は上記入力
ディジタル映像信号と同期しているため時間軸変動成分
を含むことになる。当該クロック信号は、２同期信号検
出回路１０３と書込アドレス発生回路１０８に伝送され
る。また、上記シリアル・パラレル変換回路１０２では
、当該回路１０２に入力された１ビツトシリアルデータ
の入力ディジタル映像信号が、例えば８ビツトのパラレ
ルデータ信号に変換され、当該パラレルデータ信号は、
ビット・ローテーション回路１０４と上記同期信号検出
回路１０３に伝送される。ここで、上記同期信号検出回
路１０３は、上記クロック信号に基づいて、入力ディジ
クル映像信号の所定データ長で構成された単位プロ・ン
ク毎のブロック同期信号を検出する。上記ブロック同期
信号は、上記ビット・ローテーション回路１０４に伝送
され、ここで上記ブロック同期信号に基いて上記パラレ
ルデータ信号の各単位ブロックが揃えられる。すなわち
、当該ビット・ローテーション回路１０４は、上記シリ
アル・パラレル変換回路１０２によって、例えば、８ビ
ツトパラレルのデータに切り出された状態の各８ビツト
の上位、下位ビットが揃っていない状態を、記録時の状
態すなわち上位５下位ビットの揃った状態に復元する回
路であり、上記同期信号検出回路１０３で検出された上
記ブロック同期信号のビット系列から、そのズレを検′
出することにより、記録時の状態に復元する回路であ
る。
号であり、時間軸変動成分を含む例えば１ビツトのシリ
アルデータ信号となっている入力ディジタル映像信号は
、クロック発生回路１０１と、シリアル・パラレル変換
回路１０２に入力される。上記クロック発生回路１０１
は、ＰＬＬ（フェーズ・ロック・ループ）回路により構
成されており、上記入力ディジタル映像信号に同期した
クロック信号を発生する。このクロック信号は上記入力
ディジタル映像信号と同期しているため時間軸変動成分
を含むことになる。当該クロック信号は、２同期信号検
出回路１０３と書込アドレス発生回路１０８に伝送され
る。また、上記シリアル・パラレル変換回路１０２では
、当該回路１０２に入力された１ビツトシリアルデータ
の入力ディジタル映像信号が、例えば８ビツトのパラレ
ルデータ信号に変換され、当該パラレルデータ信号は、
ビット・ローテーション回路１０４と上記同期信号検出
回路１０３に伝送される。ここで、上記同期信号検出回
路１０３は、上記クロック信号に基づいて、入力ディジ
クル映像信号の所定データ長で構成された単位プロ・ン
ク毎のブロック同期信号を検出する。上記ブロック同期
信号は、上記ビット・ローテーション回路１０４に伝送
され、ここで上記ブロック同期信号に基いて上記パラレ
ルデータ信号の各単位ブロックが揃えられる。すなわち
、当該ビット・ローテーション回路１０４は、上記シリ
アル・パラレル変換回路１０２によって、例えば、８ビ
ツトパラレルのデータに切り出された状態の各８ビツト
の上位、下位ビットが揃っていない状態を、記録時の状
態すなわち上位５下位ビットの揃った状態に復元する回
路であり、上記同期信号検出回路１０３で検出された上
記ブロック同期信号のビット系列から、そのズレを検′
出することにより、記録時の状態に復元する回路であ
る。
次に、上記各単位ブロック毎に揃えられた８ビツトパラ
レルの各データは、シリアル・パラレル変換回路１０５
によって更にデータ・レートがおとされた後、主メモリ
１０７に送られ記憶される。
レルの各データは、シリアル・パラレル変換回路１０５
によって更にデータ・レートがおとされた後、主メモリ
１０７に送られ記憶される。
この主メモリ１０７への書込アドレスを発生する書込ア
ドレス発生回路１０８には、上記同期信号検出回路１０
３からのブロック同期信号と、書込スタートパルスが供
給されており、当該書込アドレス発生回路１０８は、上
記ブロック同期信号と上記クロック信号及び書込スター
トパルスに基づき、上記データ・レートがおとされたパ
ラレルデータ信号を上記主メモリ１０７へ記憶させる際
の書込アドレスデータを発生させる。該発生された書込
アドレスデータは、読出／書込カウンタ回路１０９に供
給される。上記読出／書込カウンタ回路１０９には、続
出アドレス発生口＆８１１０からの続出アドレスデータ
も供給されている。この続出アドレスデータは、続出ス
タートパルスと基準ブロック同期信号に基づいて、該読
出アドレス発生回路１１０から発生されるものである。
ドレス発生回路１０８には、上記同期信号検出回路１０
３からのブロック同期信号と、書込スタートパルスが供
給されており、当該書込アドレス発生回路１０８は、上
記ブロック同期信号と上記クロック信号及び書込スター
トパルスに基づき、上記データ・レートがおとされたパ
ラレルデータ信号を上記主メモリ１０７へ記憶させる際
の書込アドレスデータを発生させる。該発生された書込
アドレスデータは、読出／書込カウンタ回路１０９に供
給される。上記読出／書込カウンタ回路１０９には、続
出アドレス発生口＆８１１０からの続出アドレスデータ
も供給されている。この続出アドレスデータは、続出ス
タートパルスと基準ブロック同期信号に基づいて、該読
出アドレス発生回路１１０から発生されるものである。
上記読出／書込カウンタ回路１０９は、上述の続出アド
レスデータと書込アドレスデータをカウントして上記主
メモリ１０７に交互に送り、該主メモリ１０７でのデー
タの書き込みと読み出しを行う、このようにして、上記
主メモリ１０７から読み出されたデータは、パラレル・
シリアル変換回路１１１を介することにより時間軸補正
されたディジタル映像信号として出力される。
レスデータと書込アドレスデータをカウントして上記主
メモリ１０７に交互に送り、該主メモリ１０７でのデー
タの書き込みと読み出しを行う、このようにして、上記
主メモリ１０７から読み出されたデータは、パラレル・
シリアル変換回路１１１を介することにより時間軸補正
されたディジタル映像信号として出力される。
しかしながら、上述した構成の時間軸補正装置において
は、上記主メモリ１０７の読出／書込のコントロールが
複雑であり、また、この主メモリ１０７は高速で動作す
ることが必要であるためコストが高い。また、書込アド
レス発生回路１０８や続出アドレス発生回路１０９、シ
リアル・パラレル変換回路１０２，１０５．パラレル・
シリアル変換回路１１１等が必要となり回路構成が複雑
′ となる。また、ディジタルＶＲＴでは、データの情
報量が多いため、例えば８チヤンネル等の多チャンネル
記録が一般に行われている。このため、上述の回路構成
もそのチャンネル数に応じた数が必要となり、したがつ
て装置自体が大規模なものとなる。
は、上記主メモリ１０７の読出／書込のコントロールが
複雑であり、また、この主メモリ１０７は高速で動作す
ることが必要であるためコストが高い。また、書込アド
レス発生回路１０８や続出アドレス発生回路１０９、シ
リアル・パラレル変換回路１０２，１０５．パラレル・
シリアル変換回路１１１等が必要となり回路構成が複雑
′ となる。また、ディジタルＶＲＴでは、データの情
報量が多いため、例えば８チヤンネル等の多チャンネル
記録が一般に行われている。このため、上述の回路構成
もそのチャンネル数に応じた数が必要となり、したがつ
て装置自体が大規模なものとなる。
このようなことから、特開昭６３−７２２８７号公報に
示すような時間軸補正装置が提案されているが、この装
置においても構成の複雑さは改善されておらず装置が大
規模かつコストの高いものとなっている。
示すような時間軸補正装置が提案されているが、この装
置においても構成の複雑さは改善されておらず装置が大
規模かつコストの高いものとなっている。
そこで、本発明は、上述のような実情に鑑みて提案され
たものであり、時間軸補正を簡単な回路構成で実現し、
コスト低減および装置自体の規模を縮小することの可能
な時間軸補正装置を提供することを目的とするものであ
る。
たものであり、時間軸補正を簡単な回路構成で実現し、
コスト低減および装置自体の規模を縮小することの可能
な時間軸補正装置を提供することを目的とするものであ
る。
（１１！題を解決するための手段〕
本発明は、上述の目的を達成するために提案されたもの
であり、ブロック同期信号を有する入力ディジタル信号
の時間軸変動を補正する時間軸補正装置において、上記
入力ディジタル信号に基づいてクロック信号を発生させ
るクロック発生手段と、上記入力ディジタル信号をクロ
ック信号に基づいて書き込み、基準クロック信号に基づ
いて読み出すことによりクロック位相を補正する第１の
先入れ先出し方式のメモリ手段と、上記ブロック同期信
号に基づいて書き込みが制御され、基準ブロック同期信
号に基づいて読み出しが制御されることによりブロック
同期信号の位相を補正する第２の先入れ先出し方式のメ
モリ手段を有することを特徴とするものである。
であり、ブロック同期信号を有する入力ディジタル信号
の時間軸変動を補正する時間軸補正装置において、上記
入力ディジタル信号に基づいてクロック信号を発生させ
るクロック発生手段と、上記入力ディジタル信号をクロ
ック信号に基づいて書き込み、基準クロック信号に基づ
いて読み出すことによりクロック位相を補正する第１の
先入れ先出し方式のメモリ手段と、上記ブロック同期信
号に基づいて書き込みが制御され、基準ブロック同期信
号に基づいて読み出しが制御されることによりブロック
同期信号の位相を補正する第２の先入れ先出し方式のメ
モリ手段を有することを特徴とするものである。
本発明によれば、第１の先入れ先出し方式のメモリ手段
で入力ディジタル信号のクロック位相を基準クロック信
号に同期させ、第２の先入れ先出し方式のメモリ手段で
入力ディジタル信号のブロック同期信号の位相を基準ブ
ロック同期信号に同期させている （実施例〕 以下、本発明を適用した実施例について図面を参照しな
がら説明する。なお、本発明は以下の実施例に限定され
るものでないことはいうまでもない。
で入力ディジタル信号のクロック位相を基準クロック信
号に同期させ、第２の先入れ先出し方式のメモリ手段で
入力ディジタル信号のブロック同期信号の位相を基準ブ
ロック同期信号に同期させている （実施例〕 以下、本発明を適用した実施例について図面を参照しな
がら説明する。なお、本発明は以下の実施例に限定され
るものでないことはいうまでもない。
第１図は、本発明の時間軸補正装置の基本的構成例を示
すものであり、第２図は本実施例の時間軸補正装置の各
部のタイミングを示している。
すものであり、第２図は本実施例の時間軸補正装置の各
部のタイミングを示している。
ここで、ディジタルＶＴＲの再生信号である入力ディジ
タル映像信号ＤＶＣは、−ｇ＋二時間軸変動成分を含み
、例えば、１ビツトのシリアルデータ信号となっている
。また、上記入力ディジタル映像信号は、所定のデータ
長の単位プロ・νりＤ１〜Ｄｎで構成され、当該単位ブ
ロックＤ１〜Ｄｎにはそれぞれブロック同期信号データ
、識別データ、書き込み、読み出しアドレスデータ等が
付加されているものである。
タル映像信号ＤＶＣは、−ｇ＋二時間軸変動成分を含み
、例えば、１ビツトのシリアルデータ信号となっている
。また、上記入力ディジタル映像信号は、所定のデータ
長の単位プロ・νりＤ１〜Ｄｎで構成され、当該単位ブ
ロックＤ１〜Ｄｎにはそれぞれブロック同期信号データ
、識別データ、書き込み、読み出しアドレスデータ等が
付加されているものである。
上記入力ディジタル映像信号ＤＶＣは、当該入力ディジ
タル映像信号に基づいてクロック信号を発生させるクロ
ック発止手段であるクロック発生回路１と、シリアル・
パラレル変換回路２に入力される。上記クロック発生回
路ｌは、ＰＬＬ （フェーズ・ロック・ループ）回路に
より構成されており、上記入力ディジタル映像信号ＤＶ
Ｃに同期したクロック信号を発生する。このクロック信
号は入力ディジタル映像信号ＤＶＣと同期しているため
時間軸変動成分を含んでおり、第１の先入れ先出し方式
のメモリ手段である第１のＦＩＦＯメモリ３へ書込クロ
ック信号ＷＣＬとして伝送される。また、上記シリアル
・パラレル変換回路２では、該回路２に入力された上記
入力ディジタル映像信号ＤＶＣを例えば８ビツトのパラ
レルデータ信号に変換し、このパラレルデータ信号が上
記第１のＦＩＦＯメモリ３に第２図の入力信号Ｆｉｌと
して伝送される。
タル映像信号に基づいてクロック信号を発生させるクロ
ック発止手段であるクロック発生回路１と、シリアル・
パラレル変換回路２に入力される。上記クロック発生回
路ｌは、ＰＬＬ （フェーズ・ロック・ループ）回路に
より構成されており、上記入力ディジタル映像信号ＤＶ
Ｃに同期したクロック信号を発生する。このクロック信
号は入力ディジタル映像信号ＤＶＣと同期しているため
時間軸変動成分を含んでおり、第１の先入れ先出し方式
のメモリ手段である第１のＦＩＦＯメモリ３へ書込クロ
ック信号ＷＣＬとして伝送される。また、上記シリアル
・パラレル変換回路２では、該回路２に入力された上記
入力ディジタル映像信号ＤＶＣを例えば８ビツトのパラ
レルデータ信号に変換し、このパラレルデータ信号が上
記第１のＦＩＦＯメモリ３に第２図の入力信号Ｆｉｌと
して伝送される。
ここで、上記第１のＦＩＦＯメモリ３には、基準続出ク
ロック信号ＲＣＬが供給されていると同時に、基準書込
スタートパルスＷＳＰ及び基準続出スタートパルスＲ３
Ｐが供給されている。これらは、第２図に示すように、
上記書込スタートパルスＷＳＰがヘッドブランキング期
間ＨＢ （ＶＴＲヘッドがテープ上を走査していない期
間）内で発生され、所定時間ｔ（ＦＩＦＯメモリの容量
の約１／２）遅れで水準続出スタートパルスＲ３Ｐが発
生される。すなわち、この基準続出スタートパルスＲ３
Ｐと基準書込スタートパルスＷＳＰは、上記第１のＦＩ
ＦＯメモリ３の読出リセット入力信号と書込リセット入
力信号となるものであり、上記基準続出スタートパルス
Ｒ５Ｐは上述のようにヘッドがテープ上のデータを読み
取っていないヘッドブランキング期間）ＩＢ内に発生さ
れ、また、基準書込スタートパルスＷＳＰもヘッドブラ
ンキング期間ＨＢ内に発生されているため、上記パラレ
ルデータすなわち、上記入力ディジタル映像信号ＤＶＣ
を失うことなく全て記憶することができる。
ロック信号ＲＣＬが供給されていると同時に、基準書込
スタートパルスＷＳＰ及び基準続出スタートパルスＲ３
Ｐが供給されている。これらは、第２図に示すように、
上記書込スタートパルスＷＳＰがヘッドブランキング期
間ＨＢ （ＶＴＲヘッドがテープ上を走査していない期
間）内で発生され、所定時間ｔ（ＦＩＦＯメモリの容量
の約１／２）遅れで水準続出スタートパルスＲ３Ｐが発
生される。すなわち、この基準続出スタートパルスＲ３
Ｐと基準書込スタートパルスＷＳＰは、上記第１のＦＩ
ＦＯメモリ３の読出リセット入力信号と書込リセット入
力信号となるものであり、上記基準続出スタートパルス
Ｒ５Ｐは上述のようにヘッドがテープ上のデータを読み
取っていないヘッドブランキング期間）ＩＢ内に発生さ
れ、また、基準書込スタートパルスＷＳＰもヘッドブラ
ンキング期間ＨＢ内に発生されているため、上記パラレ
ルデータすなわち、上記入力ディジタル映像信号ＤＶＣ
を失うことなく全て記憶することができる。
このように、上記パラレルデータ信号の書き込み動作に
おいては、基準書込スタートパルスＷＳＰに基づいて上
記第１のＦＩＦＯメモリ３がリセットされ、上述の書込
クロック信号ＷＣＬに同期して行われる。また、上記第
１のＦＩＦＯメモリ３の読み出し動作においては、基準
続出スタートパルスＲ３Ｐでリセットされ、かつ、基準
続出クロック信号ＲＣＬに同期して出力されるため、時
間軸が補正されたデータとして出力される。なお、当該
第１のＦＩＦＯメモリ３のデータ書込アドレスポインタ
も同時にインクリメントされることになる。
おいては、基準書込スタートパルスＷＳＰに基づいて上
記第１のＦＩＦＯメモリ３がリセットされ、上述の書込
クロック信号ＷＣＬに同期して行われる。また、上記第
１のＦＩＦＯメモリ３の読み出し動作においては、基準
続出スタートパルスＲ３Ｐでリセットされ、かつ、基準
続出クロック信号ＲＣＬに同期して出力されるため、時
間軸が補正されたデータとして出力される。なお、当該
第１のＦＩＦＯメモリ３のデータ書込アドレスポインタ
も同時にインクリメントされることになる。
上記第１のＦＩＦＯメモリ３から基準読出クロック信号
ＲＣＬに同期して読み出された第２図の図中出力信号Ｆ
ＯＩ（第２のＦＩＦＯメモリ６への入力信号Ｆ！２）で
示すパラレルデータは、同期信号検出回路４とビット・
ローチー２５ン回路５に供給され、該同期信号検出回路
４とビット・ローテーション回路５には上記基準読出ク
ロック信号Ｒ３Ｐが供給されている。ここで、上述のよ
うに第１のＦＩＦＯメモリ３に記憶されたパラレルデー
タ信号は、時間軸が補正されてはいるが、前述のシリア
ル・パラレル変換回路２によって８ビツトのパラレルデ
ータ信号として記録時の状態と異なった状態で切り出さ
れているため、各８ビツトの上位、下位ビットが元の８
ビツトのパラレルデータ信号とはズしている。
ＲＣＬに同期して読み出された第２図の図中出力信号Ｆ
ＯＩ（第２のＦＩＦＯメモリ６への入力信号Ｆ！２）で
示すパラレルデータは、同期信号検出回路４とビット・
ローチー２５ン回路５に供給され、該同期信号検出回路
４とビット・ローテーション回路５には上記基準読出ク
ロック信号Ｒ３Ｐが供給されている。ここで、上述のよ
うに第１のＦＩＦＯメモリ３に記憶されたパラレルデー
タ信号は、時間軸が補正されてはいるが、前述のシリア
ル・パラレル変換回路２によって８ビツトのパラレルデ
ータ信号として記録時の状態と異なった状態で切り出さ
れているため、各８ビツトの上位、下位ビットが元の８
ビツトのパラレルデータ信号とはズしている。
したがって、上記記録時の状態と異なったデータを記録
時の状態に復元するためすなわち上記上位、下位ビット
を揃えるために、上記同期信号検出回路４で上記基準続
出クロック信号ＲＣＬに基づいて上記パラレルデータ信
号の各単位ブロックＤＩ−Ｄｎ内に含まれるブロック同
期信号データＳＹ（第２図に示す）からブロック同期信
号を検出し、このブロック同期信号に基づいた上述の各
８ビツトの上位、下位ビットを揃えるための信号をビッ
ト・シフト情報ＢＳとして、上記ビット・ローテーショ
ン回路５に供給する。すなわち、当該ビット・ローテー
ション回路５が上記ビット・シフト情報ＢＳに基づいて
上記パラレルデータを記録時の状態に復元する。なお、
上記第１のＦＩＦＯメモリ３の記憶容量を適当に選択す
ることにより、時間軸変動の大きな信号にも対応すると
こが可能となる。
時の状態に復元するためすなわち上記上位、下位ビット
を揃えるために、上記同期信号検出回路４で上記基準続
出クロック信号ＲＣＬに基づいて上記パラレルデータ信
号の各単位ブロックＤＩ−Ｄｎ内に含まれるブロック同
期信号データＳＹ（第２図に示す）からブロック同期信
号を検出し、このブロック同期信号に基づいた上述の各
８ビツトの上位、下位ビットを揃えるための信号をビッ
ト・シフト情報ＢＳとして、上記ビット・ローテーショ
ン回路５に供給する。すなわち、当該ビット・ローテー
ション回路５が上記ビット・シフト情報ＢＳに基づいて
上記パラレルデータを記録時の状態に復元する。なお、
上記第１のＦＩＦＯメモリ３の記憶容量を適当に選択す
ることにより、時間軸変動の大きな信号にも対応すると
こが可能となる。
また、上記入力ディジタル映像信号ＤＶＣのブロック同
期信号の位相と基準ブロック同期信号の位相とはこの場
合合っておらず、この位相が合わないと該時間軸補正後
の信号処理が困難になる。
期信号の位相と基準ブロック同期信号の位相とはこの場
合合っておらず、この位相が合わないと該時間軸補正後
の信号処理が困難になる。
したがって、上記ビット・ローテーション回路５で記録
時の状態に復元されたパラレルデータ信号は、第２の先
入れ先出し方式のメモリ手段である第２のＦＩＦＯメモ
リ６に伝送され、該第２のＦＩＦＯメモリ６で上述のブ
ロック位相のズレを合わせる処理がされる。
時の状態に復元されたパラレルデータ信号は、第２の先
入れ先出し方式のメモリ手段である第２のＦＩＦＯメモ
リ６に伝送され、該第２のＦＩＦＯメモリ６で上述のブ
ロック位相のズレを合わせる処理がされる。
すなわち、上記第２のＦＩＦＯメモリ６の書込クロック
入力と読出クロック入力の端子には、上記基準続出クロ
ック信号ＲＣＬが伝送されている。
入力と読出クロック入力の端子には、上記基準続出クロ
ック信号ＲＣＬが伝送されている。
また、上記同期信号検出回路４から出力されたブロック
同期信号ＷＢＺは、上記第２のＦＩＦＯメモリ６へ第２
図に示すようなタイミングで書込スフートパルスとして
供給される。また、上記ブロック同期信号ＷＢＺは、Ｆ
ＩＦＯコントロール回路７にも伝送されている。上記Ｆ
ＩＦＯコントロール回路７には、基準ブロック同期信号
Ｒ３ＹＮが供給されており、当該ＦＩＦＯコントロール
回路７は上記基準ブロック同期信号Ｒ３ＹＮに基づいて
、上記第２のＦＩＦＯメモリ６の第２図に示すようなタ
イミングの続出スタートパルスＧＢＺを出力する。この
場合、上記ブロック同期信号ＷＢＺが上記ＦＩＦＯコン
トロール回路７に入力された後に該ＦＩＦＯコントロー
ル回路７に入力される最初の基準ブロック同期信号Ｒ３
ＹＮを、続出スタートパルスＧＢＺとしている。このよ
うに、上記第２のＦＩＦＯメモリ６の出力すなわち第２
図の図中出力信号ＦＯ２で示すパラレルデータ信号のブ
ロック位相は、上記基準ブロック同期信号Ｒ３ＹＮと合
わせることが可能となる。
同期信号ＷＢＺは、上記第２のＦＩＦＯメモリ６へ第２
図に示すようなタイミングで書込スフートパルスとして
供給される。また、上記ブロック同期信号ＷＢＺは、Ｆ
ＩＦＯコントロール回路７にも伝送されている。上記Ｆ
ＩＦＯコントロール回路７には、基準ブロック同期信号
Ｒ３ＹＮが供給されており、当該ＦＩＦＯコントロール
回路７は上記基準ブロック同期信号Ｒ３ＹＮに基づいて
、上記第２のＦＩＦＯメモリ６の第２図に示すようなタ
イミングの続出スタートパルスＧＢＺを出力する。この
場合、上記ブロック同期信号ＷＢＺが上記ＦＩＦＯコン
トロール回路７に入力された後に該ＦＩＦＯコントロー
ル回路７に入力される最初の基準ブロック同期信号Ｒ３
ＹＮを、続出スタートパルスＧＢＺとしている。このよ
うに、上記第２のＦＩＦＯメモリ６の出力すなわち第２
図の図中出力信号ＦＯ２で示すパラレルデータ信号のブ
ロック位相は、上記基準ブロック同期信号Ｒ３ＹＮと合
わせることが可能となる。
また、例えばテープ上の埃、塵等で情報がドロップアウ
トを起こしたような場合、すなわちこのような場合は、
例えば、第２図の図中ポイントＰで示す位置に来るべき
ブロック同期信号ＷＢＺが欠如することになる。このよ
うに上記ブロック同期信号ＷＢＺの信号が欠如したとき
、上記ＦＩＦＯコントロール回路７は、上記欠如したブ
ロック同期信号ＷＢＺの信号に対応する上記続出スター
トパルスＧＢＺを出力しないため、上記第２のＦＩＦＯ
メモリ６の読み出し動作はその欠如に影響されない。
トを起こしたような場合、すなわちこのような場合は、
例えば、第２図の図中ポイントＰで示す位置に来るべき
ブロック同期信号ＷＢＺが欠如することになる。このよ
うに上記ブロック同期信号ＷＢＺの信号が欠如したとき
、上記ＦＩＦＯコントロール回路７は、上記欠如したブ
ロック同期信号ＷＢＺの信号に対応する上記続出スター
トパルスＧＢＺを出力しないため、上記第２のＦＩＦＯ
メモリ６の読み出し動作はその欠如に影響されない。
なお、上記パラレルデータ信号が上記第１のＦＩＦＯメ
モリ３に記憶される際、該第１のＦＩＦＯメモリ３に供
給される上記基準書込スタートパルスＷＳＰと上記書込
クロックＷＣＬの位相が揃っていないため、上記第１の
ＦＩＦＯメモリ３のリセットタイミングの位相が１クロ
ック分ずれる虞れがあるが、このずれは上述の第２のＦ
ＩＦＯメモリ６で吸収することができる。
モリ３に記憶される際、該第１のＦＩＦＯメモリ３に供
給される上記基準書込スタートパルスＷＳＰと上記書込
クロックＷＣＬの位相が揃っていないため、上記第１の
ＦＩＦＯメモリ３のリセットタイミングの位相が１クロ
ック分ずれる虞れがあるが、このずれは上述の第２のＦ
ＩＦＯメモリ６で吸収することができる。
以上ように、本実施例の時間軸補正装置を介することに
より、時間軸変動成分を有する入力ディジタル映像信号
は、時間軸補正されたディジタル映像信号として出力さ
れる。なお、この時間軸補正されたディジタル映像信号
は、図示しないパラレル・シリアル変換回路で１ビツト
のシリアルデータ信号に変換される。
より、時間軸変動成分を有する入力ディジタル映像信号
は、時間軸補正されたディジタル映像信号として出力さ
れる。なお、この時間軸補正されたディジタル映像信号
は、図示しないパラレル・シリアル変換回路で１ビツト
のシリアルデータ信号に変換される。
また、上述の第１及び第２のＦＩＦＯメモリ３６はそれ
ぞれ１つのＩＣ（集積回路）で構成されているため安価
であり、書込クロック入力及び書込リセット入力と読出
クロック入力及び読出リセット入力は、異なったサイク
ルで独立かつ非同期で行うことができるため、同期合わ
せに有効である。
ぞれ１つのＩＣ（集積回路）で構成されているため安価
であり、書込クロック入力及び書込リセット入力と読出
クロック入力及び読出リセット入力は、異なったサイク
ルで独立かつ非同期で行うことができるため、同期合わ
せに有効である。
なお、図示の例では前記ビット・ローテーション回路５
は、前記第１のＦＩＦＯメモリ３と第２のＦＩＦＯメモ
リ６との間に配設されているが、第１のＦＩＦＯメモリ
３の前にすなわち前記シリアル・パラレル変換回路２と
第１のＦＩＦＯメモリ３の間に配設することも可能であ
る。ただし、この場合、前記同期信号検出回路４も第１
のＦＩＦＯメモリ３の前に配設されることになる。
は、前記第１のＦＩＦＯメモリ３と第２のＦＩＦＯメモ
リ６との間に配設されているが、第１のＦＩＦＯメモリ
３の前にすなわち前記シリアル・パラレル変換回路２と
第１のＦＩＦＯメモリ３の間に配設することも可能であ
る。ただし、この場合、前記同期信号検出回路４も第１
のＦＩＦＯメモリ３の前に配設されることになる。
本発明においては、簡単な回路構成で入力ディジタル信
号の時間軸変動成分を補正することが可能となり、また
、本発明装置はコストの高い高速汎用メモリを用いず、
先入れ先だし方式のメモリ手段（ＦＩＦＯメモリ）を用
いているためコストの削減も図ることができる。
号の時間軸変動成分を補正することが可能となり、また
、本発明装置はコストの高い高速汎用メモリを用いず、
先入れ先だし方式のメモリ手段（ＦＩＦＯメモリ）を用
いているためコストの削減も図ることができる。
したがって、例えばディジタルＶＴＲ等のように、多チ
ャンネル記録が行われている装置に本発明装置を適用す
れば、当該ディジタルＶＴＲ等の装置の小型化に非常に
有効である。
ャンネル記録が行われている装置に本発明装置を適用す
れば、当該ディジタルＶＴＲ等の装置の小型化に非常に
有効である。
第１図は本実施例の時間軸補正装置の概略構成例を示す
ブロック回路図、第２図は本実施例装置の各部のタイミ
ング図、第３図は従来例の時間軸補正装置の概略構成例
を示すブロック回路図である。 〔発明の効果〕 ｌ・・・・クロック発生回路 ・シリアル・パラレル変換回路 ・第１のＦＩＦＯメそり ・同期信号検出回路 ・ビット・ローテーション回路 ・第２のＦＩＦＯメモリ ・ＦＩＦＯコントロール回路
ブロック回路図、第２図は本実施例装置の各部のタイミ
ング図、第３図は従来例の時間軸補正装置の概略構成例
を示すブロック回路図である。 〔発明の効果〕 ｌ・・・・クロック発生回路 ・シリアル・パラレル変換回路 ・第１のＦＩＦＯメそり ・同期信号検出回路 ・ビット・ローテーション回路 ・第２のＦＩＦＯメモリ ・ＦＩＦＯコントロール回路
Claims (1)
- 【特許請求の範囲】 ブロック同期信号を有する入力ディジタル信号の時間軸
変動を補正する時間軸補正装置において、上記入力ディ
ジタル信号に基づいてクロック信号を発生させるクロッ
ク発生手段と、 上記入力ディジタル信号をクロック信号に基づいて書き
込み、基準クロック信号に基づいて読み出すことにより
クロック位相を補正する第１の先入れ先出し方式のメモ
リ手段と、 上記ブロック同期信号に基づいて書き込みが制御され、
基準ブロック同期信号に基づいて読み出しが制御される
ことによりブロック同期信号の位相を補正する第２の先
入れ先出し方式のメモリ手段を有することを特徴とする
時間軸補正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010471A JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
| GB9001073A GB2228389B (en) | 1989-01-19 | 1990-01-17 | Apparatus for correcting time base fluctuations in digital signals |
| US07/466,658 US5093732A (en) | 1989-01-19 | 1990-01-17 | Apparatus for correcting time base fluctuations in digital signals |
| DE4001384A DE4001384A1 (de) | 1989-01-19 | 1990-01-18 | Einrichtung zur korrektur von zeitbasisfluktuationen in digitalen signalen |
| FR909000660A FR2641929B1 (fr) | 1989-01-19 | 1990-01-19 | Appareil permettant de corriger une erreur de base de temps dans un signal video numerique reproduit |
| KR1019900000601A KR0171198B1 (ko) | 1989-01-19 | 1990-01-19 | 시간 베이스 에러 정정 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010471A JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192291A true JPH02192291A (ja) | 1990-07-30 |
| JP2784781B2 JP2784781B2 (ja) | 1998-08-06 |
Family
ID=11751059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010471A Expired - Fee Related JP2784781B2 (ja) | 1989-01-19 | 1989-01-19 | 時間軸補正装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5093732A (ja) |
| JP (1) | JP2784781B2 (ja) |
| KR (1) | KR0171198B1 (ja) |
| DE (1) | DE4001384A1 (ja) |
| FR (1) | FR2641929B1 (ja) |
| GB (1) | GB2228389B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03249887A (ja) * | 1990-02-27 | 1991-11-07 | Sony Corp | 映像信号記録装置 |
| JPH04142190A (ja) * | 1990-10-03 | 1992-05-15 | Hitachi Ltd | 映像信号処理装置 |
| GB2400496B (en) * | 1991-12-11 | 2005-02-09 | Marconi Gec Ltd | Signal processing apparatus |
| US5412481A (en) * | 1992-02-24 | 1995-05-02 | Samsung Electronics Co., Ltd. | Time-base correction in a video recording/playback system |
| US5532886A (en) * | 1992-05-28 | 1996-07-02 | Conner Peripherals, Inc. | Data stream smoothing method and circuit for a tape drive |
| US5638085A (en) * | 1995-01-13 | 1997-06-10 | Micron Display Technology, Inc. | Timing control for a matrixed scanned array |
| US5598156A (en) * | 1995-01-13 | 1997-01-28 | Micron Display Technology, Inc. | Serial to parallel conversion with phase locked loop |
| GB0525229D0 (en) * | 2005-12-12 | 2006-01-18 | Qinetiq Ltd | Pattern matching apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158287A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4054903A (en) * | 1975-07-11 | 1977-10-18 | Sony Corporation | Video time base corrector |
| JPS5857836B2 (ja) * | 1976-02-10 | 1983-12-22 | ソニー株式会社 | メモリ−装置 |
| DE2901034C3 (de) * | 1979-01-12 | 1984-08-09 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | Verfahren und Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form |
| JPS57160286A (en) * | 1981-03-28 | 1982-10-02 | Sony Corp | Time base correcting device |
| DE3151251A1 (de) * | 1981-12-24 | 1983-07-07 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren und schaltungsanordnung zur wiedergabe digital codierter signale |
| US4518996A (en) * | 1983-03-21 | 1985-05-21 | Rca Corporation | Synchronization system that uses all valid signals |
| US4612568A (en) * | 1984-11-05 | 1986-09-16 | Rca Corporation | Burst-to-line-locked clock digital video signal sample rate conversion apparatus |
| US4796243A (en) * | 1985-06-21 | 1989-01-03 | Nec Corporation | Time base correcting apparatus |
| US4769720A (en) * | 1985-09-21 | 1988-09-06 | Robert Bosch Gmbh | Processor for video signals obtained from an information carrier such as a magnetic tape |
| JPS6372287A (ja) * | 1986-09-13 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 時間軸変動補正装置 |
| DE3719404A1 (de) * | 1987-06-11 | 1988-12-22 | Bosch Gmbh Robert | Verfahren und anordnung zur korrektur von fehlern in digitalen signalen |
-
1989
- 1989-01-19 JP JP1010471A patent/JP2784781B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-17 US US07/466,658 patent/US5093732A/en not_active Expired - Lifetime
- 1990-01-17 GB GB9001073A patent/GB2228389B/en not_active Expired - Fee Related
- 1990-01-18 DE DE4001384A patent/DE4001384A1/de active Granted
- 1990-01-19 KR KR1019900000601A patent/KR0171198B1/ko not_active IP Right Cessation
- 1990-01-19 FR FR909000660A patent/FR2641929B1/fr not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158287A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4001384A1 (de) | 1990-08-02 |
| DE4001384C2 (ja) | 1991-05-23 |
| JP2784781B2 (ja) | 1998-08-06 |
| KR0171198B1 (ko) | 1999-03-20 |
| FR2641929B1 (fr) | 1992-12-04 |
| KR900012249A (ko) | 1990-08-03 |
| US5093732A (en) | 1992-03-03 |
| GB2228389B (en) | 1993-08-11 |
| FR2641929A1 (fr) | 1990-07-20 |
| GB2228389A (en) | 1990-08-22 |
| GB9001073D0 (en) | 1990-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |