JPH0447784A - 同期検出装置 - Google Patents
同期検出装置Info
- Publication number
- JPH0447784A JPH0447784A JP2156890A JP15689090A JPH0447784A JP H0447784 A JPH0447784 A JP H0447784A JP 2156890 A JP2156890 A JP 2156890A JP 15689090 A JP15689090 A JP 15689090A JP H0447784 A JPH0447784 A JP H0447784A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronization
- phase
- clock
- detection means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 74
- 230000010355 oscillation Effects 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000010363 phase shift Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/8715—Regeneration of colour television signals involving the mixing of the reproduced video signal with a non-recorded signal, e.g. a text signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオディスクなどの再生装置の同期検出装
置に関するものである。
置に関するものである。
従来の技術
以下に、従来例について図面を参照しながら説明する。
第2図は従来のビデオディスク再生装置の信号処理回路
を説明するブロック図で、特にデジタル信号処理によっ
てジッターといった時間軸変動を除去するデジタルタイ
ムベースコレクタを構成したものである。第2図におい
て、1はビデオディスク、2はモータおよびその駆動回
路などで構成されてビデオディスク1を回転させるため
のディスク駆動装置、3はディスク1から信号を読みと
るピックアップ、4はピックアップ3で検出された変調
信号を元の映像信号に復調するFM復調回路、5は前記
復調信号をデジタル信号に変換するアナログ−デジタル
変換器(以下A/D変換器と略記する)、6は時間軸が
変動している前記再生信号に同期したクロック信号でA
/D出力を書き込み、別の時間軸が安定なりロックで読
み出すことにより時間軸変動が補正されたデジタル映像
信号を得るメモリ装置、7はデジタル映像信号を元のア
ナログ信号に変換するデジタル−アナログ変換器(以下
D/A変換器と略記する)、8は外部より供給された文
字などのデータを映像信号にスーパーインポーズするア
ナログ加算回路、9は再生映像信号出力端子、IOはF
M復調された映像信号からアナログ的に水平同期信号を
検出する第1の同期信号検出回路、11はデジタルに変
換すしたA/D出力の映像信号中からデジタル的にバー
スト信号を検出するバースト検出回路である。
を説明するブロック図で、特にデジタル信号処理によっ
てジッターといった時間軸変動を除去するデジタルタイ
ムベースコレクタを構成したものである。第2図におい
て、1はビデオディスク、2はモータおよびその駆動回
路などで構成されてビデオディスク1を回転させるため
のディスク駆動装置、3はディスク1から信号を読みと
るピックアップ、4はピックアップ3で検出された変調
信号を元の映像信号に復調するFM復調回路、5は前記
復調信号をデジタル信号に変換するアナログ−デジタル
変換器(以下A/D変換器と略記する)、6は時間軸が
変動している前記再生信号に同期したクロック信号でA
/D出力を書き込み、別の時間軸が安定なりロックで読
み出すことにより時間軸変動が補正されたデジタル映像
信号を得るメモリ装置、7はデジタル映像信号を元のア
ナログ信号に変換するデジタル−アナログ変換器(以下
D/A変換器と略記する)、8は外部より供給された文
字などのデータを映像信号にスーパーインポーズするア
ナログ加算回路、9は再生映像信号出力端子、IOはF
M復調された映像信号からアナログ的に水平同期信号を
検出する第1の同期信号検出回路、11はデジタルに変
換すしたA/D出力の映像信号中からデジタル的にバー
スト信号を検出するバースト検出回路である。
12および13は第1および第2の位相検出回路で、第
1の同期検出回路10およびバースト検出回路11から
供給された水平同期信号とバースト信号を後記する電圧
制御発振器出力のクロック信号を分周して作った水平同
期パルスとバーストパルスとの位相を比較し、ずれ量に
応じた値を出力する。14は第1および第2の位相検出
回路12.13の出力を選択して電圧制御発振回路15
に供給する選択回路である。ここで2つの位相検出回路
12.13を切り換えて用いる理由を説明すると、まず
最初は水平同期信号を基にして粗く同期を引き込み、し
かる後にバースト信号を基に精密に時間軸変動に追随さ
せるためである。電圧制御発振回路15は供給された制
御電圧でその発振周波数および発振位相をコントロール
できる。16は電圧制御発振回路15がら出力されるク
ロック信号を分周して水平同期パルスとバーストパルス
を得、これを第1および第2の位相検出回路12および
13に供給する第1−の分周回路、17は電圧制御発振
回路15から出力されるクロック信号で駆動され、メモ
リ装置6の書き込み用アドレスを供給する書き込みアド
レスカウンタである。18は時間軸変動のない安定なり
ロックを発生ずる原発振回路、19は原発振回路18の
出力で得られたクロックで駆動され、メモリ装置6の読
みだし用アドレスを供給する読みだしアドレスカウンタ
、20は原発振回路18の出力のクロックを分周して基
準水平同期パルスを得る第2の分周回路、21は前記基
準同期水平パルスと第1の同期検出回路10の出力の水
平同期信号の位相を比較し、その検出信号で駆動装置2
を制御する第3の位相検出回路である。22はD/A変
換器7の出力のアナログ映像信号から再び同期信号をア
ナログ的に検出する第2の同期検出回路、23は第2の
同期検出回路22の出力の同期信号でその発生タイミン
グが制御される文字発生装置で、これより発生せられた
文字などのデータは加算回路8により映像信号にスーパ
ーインポーズされて出方される。
1の同期検出回路10およびバースト検出回路11から
供給された水平同期信号とバースト信号を後記する電圧
制御発振器出力のクロック信号を分周して作った水平同
期パルスとバーストパルスとの位相を比較し、ずれ量に
応じた値を出力する。14は第1および第2の位相検出
回路12.13の出力を選択して電圧制御発振回路15
に供給する選択回路である。ここで2つの位相検出回路
12.13を切り換えて用いる理由を説明すると、まず
最初は水平同期信号を基にして粗く同期を引き込み、し
かる後にバースト信号を基に精密に時間軸変動に追随さ
せるためである。電圧制御発振回路15は供給された制
御電圧でその発振周波数および発振位相をコントロール
できる。16は電圧制御発振回路15がら出力されるク
ロック信号を分周して水平同期パルスとバーストパルス
を得、これを第1および第2の位相検出回路12および
13に供給する第1−の分周回路、17は電圧制御発振
回路15から出力されるクロック信号で駆動され、メモ
リ装置6の書き込み用アドレスを供給する書き込みアド
レスカウンタである。18は時間軸変動のない安定なり
ロックを発生ずる原発振回路、19は原発振回路18の
出力で得られたクロックで駆動され、メモリ装置6の読
みだし用アドレスを供給する読みだしアドレスカウンタ
、20は原発振回路18の出力のクロックを分周して基
準水平同期パルスを得る第2の分周回路、21は前記基
準同期水平パルスと第1の同期検出回路10の出力の水
平同期信号の位相を比較し、その検出信号で駆動装置2
を制御する第3の位相検出回路である。22はD/A変
換器7の出力のアナログ映像信号から再び同期信号をア
ナログ的に検出する第2の同期検出回路、23は第2の
同期検出回路22の出力の同期信号でその発生タイミン
グが制御される文字発生装置で、これより発生せられた
文字などのデータは加算回路8により映像信号にスーパ
ーインポーズされて出方される。
発明が解決しようとする課題
上記の例では、スーパーインポーズのための文字発生装
置23を駆動する同期信号は改めてD/A変換器の出力
から別途検出していた。この理由を第3図を用いて説明
する。第3図において、実線はアナログ映像信号、黒丸
はデジタル変換後のサンプリング点を表わす。3Iは水
平同期信号部分、32はバースト信号部分で、いまデジ
タル的に同期検出するとき、33の点線で示したレベル
を検出レベルとすると、通常は34に示すサンプリング
点がこれに該当する。ところがもしレベル変動などが生
じた場合35あるいは36に示すサンプリング点が同期
信号位置として検出される可能性も出てくるので、最悪
の場合2つのサンプリング間のどちらかを不定期に検出
してしまうと検出同期信号が1クロツクのジッターを持
つことになり、スーパーインポーズされた文字が捕れて
しまって好ましくないという問題を有していた。
置23を駆動する同期信号は改めてD/A変換器の出力
から別途検出していた。この理由を第3図を用いて説明
する。第3図において、実線はアナログ映像信号、黒丸
はデジタル変換後のサンプリング点を表わす。3Iは水
平同期信号部分、32はバースト信号部分で、いまデジ
タル的に同期検出するとき、33の点線で示したレベル
を検出レベルとすると、通常は34に示すサンプリング
点がこれに該当する。ところがもしレベル変動などが生
じた場合35あるいは36に示すサンプリング点が同期
信号位置として検出される可能性も出てくるので、最悪
の場合2つのサンプリング間のどちらかを不定期に検出
してしまうと検出同期信号が1クロツクのジッターを持
つことになり、スーパーインポーズされた文字が捕れて
しまって好ましくないという問題を有していた。
さらに第2図の従来例では、メモリ装置6に書き込むた
めの書き込みアドレス信号は安定状態では再生映像信号
のバーストを基に決定されることになるが、このバース
ト位相(通常SCHと称されている)は第3図の37に
示す水平同期信号位置で38のように0度となるように
推奨されているにもかかわらず、実際には必ずしも守ら
れていないのが現状である。したがってメモリ装置6の
アドレスをもとに文字発生用の同期信号を作製すれば、
上記で説明したクロック単位のジッターは防げるが、一
方バースト位相がもし再生中に変動したとすればやはり
メモリ装置6のアドレス番地と書き込まれた映像信号と
の位相は一定とはならず、やはりスーパーインポーズさ
れた文字の位置が変動するという欠点を持つことになる
。
めの書き込みアドレス信号は安定状態では再生映像信号
のバーストを基に決定されることになるが、このバース
ト位相(通常SCHと称されている)は第3図の37に
示す水平同期信号位置で38のように0度となるように
推奨されているにもかかわらず、実際には必ずしも守ら
れていないのが現状である。したがってメモリ装置6の
アドレスをもとに文字発生用の同期信号を作製すれば、
上記で説明したクロック単位のジッターは防げるが、一
方バースト位相がもし再生中に変動したとすればやはり
メモリ装置6のアドレス番地と書き込まれた映像信号と
の位相は一定とはならず、やはりスーパーインポーズさ
れた文字の位置が変動するという欠点を持つことになる
。
本発明はかかる問題に鑑み、アナログ的な第2の同期信
号検出回路を不用とし、しかもデジタル的に安定に同期
を検出して文字発生装置などに供給できる同期検出装置
を提供することを目的とするものである。
号検出回路を不用とし、しかもデジタル的に安定に同期
を検出して文字発生装置などに供給できる同期検出装置
を提供することを目的とするものである。
課題を解決するための手段
上記課題を解決するために、本発明の同期検出装置は、
ビデオディスクなどの再生装置よりの時間軸変動をとも
なった再生信号をアナログ−デジタル変換する前の第1
の同期信号の位相を検出する第1の位相検出手段および
前記再生信号をアナログ−デジタル変換した後のバース
ト信号の位相を検出する第2の位相検出手段の2つの位
相検出手段を有する位相同期発振手段と、前記位相同期
発振手段より供給される第1のクロックにより前記再生
映像信号をデジタル化するアナログ−デジタル変換手段
と、前記デジタル化された再生信号を前記第1のクロッ
クで駆動されるアドレスカウンタにより作成される書き
込みアドレス信号にしたがって書き込み、時間軸の変動
しない第2のクロックによって駆動されるアドレスカウ
ンタにより作成される読み出しアドレス信号によって時
間軸の変動が除去された再生信号を読み出すデジタルメ
モリ手段と、第1のクロックを分周して作成した第2の
同期信号と前記再生信号の第1の同期信号との位相ずれ
量を前記第1−のクロックの整数倍の数値として検出す
る同期ずれ検出手段と、前記読み出しアドレス信号をデ
コードして第3の同期信号を作成するとともに、前記同
期ずれ検出手段の出力を用いてデコード量を設定し、第
3の同期信号に対して同期ずれを補正するデコード手段
を備えたものである。
ビデオディスクなどの再生装置よりの時間軸変動をとも
なった再生信号をアナログ−デジタル変換する前の第1
の同期信号の位相を検出する第1の位相検出手段および
前記再生信号をアナログ−デジタル変換した後のバース
ト信号の位相を検出する第2の位相検出手段の2つの位
相検出手段を有する位相同期発振手段と、前記位相同期
発振手段より供給される第1のクロックにより前記再生
映像信号をデジタル化するアナログ−デジタル変換手段
と、前記デジタル化された再生信号を前記第1のクロッ
クで駆動されるアドレスカウンタにより作成される書き
込みアドレス信号にしたがって書き込み、時間軸の変動
しない第2のクロックによって駆動されるアドレスカウ
ンタにより作成される読み出しアドレス信号によって時
間軸の変動が除去された再生信号を読み出すデジタルメ
モリ手段と、第1のクロックを分周して作成した第2の
同期信号と前記再生信号の第1の同期信号との位相ずれ
量を前記第1−のクロックの整数倍の数値として検出す
る同期ずれ検出手段と、前記読み出しアドレス信号をデ
コードして第3の同期信号を作成するとともに、前記同
期ずれ検出手段の出力を用いてデコード量を設定し、第
3の同期信号に対して同期ずれを補正するデコード手段
を備えたものである。
さらに、本発明の同期検出装置は、ビデオディスクなど
の再生装置よりの時間軸変動をともなった再生信号をア
ナログ−デジタル変換する前の第1の同期信号の位相を
検出する第1の位相検出手段および前記再生信号をアナ
ログ−デジタル変換した後のバースト信号の位相を検出
する第2の位相検出手段の2つの位相検出手段を有する
位相同期発振手段と、前記位相同期発振手段より供給さ
れる第1のクロックにより前記再生映像信号をデジタル
化するアナログ−デジタル変換手段と、前記デジタル化
された再生信号を前記第1のクロックで駆動されるアド
レスカウンタにより作成される書き込みアドレス信号に
したがって書き込み、時間軸の変動しない第2のクロッ
クによって駆動されるアドレスカウンタにより作成され
る読み出しアドレス信号によって時間軸の変動が除去さ
れた再生信号を読み出すデジタルメモリ手段と、第1の
クロックを分周して作成した第2の同期信号と前記再生
信号の第1の同期信号との位相ずれ量を前記第1のクロ
ックの整数倍の数値として検出する同期ずれ検出手段と
、読み出しアドレス信号より得た一定の番地信号または
読み出しアドレスカウンタのリセットパルスやロードパ
ルスなどで読み出しアドレスと周期が同じ信号をスター
ト信号として時間軸の変動のない第2のクロックをあら
かじめ設定した数値だけカウントして第3の同期信号を
出力するとともに、前記同期ずれ検出手段の出力に基づ
いて前記あらかじめ設定した数値を変更し、第3の同期
信号に対して同期ずれを補正するカウンタとを備えたも
のである。
の再生装置よりの時間軸変動をともなった再生信号をア
ナログ−デジタル変換する前の第1の同期信号の位相を
検出する第1の位相検出手段および前記再生信号をアナ
ログ−デジタル変換した後のバースト信号の位相を検出
する第2の位相検出手段の2つの位相検出手段を有する
位相同期発振手段と、前記位相同期発振手段より供給さ
れる第1のクロックにより前記再生映像信号をデジタル
化するアナログ−デジタル変換手段と、前記デジタル化
された再生信号を前記第1のクロックで駆動されるアド
レスカウンタにより作成される書き込みアドレス信号に
したがって書き込み、時間軸の変動しない第2のクロッ
クによって駆動されるアドレスカウンタにより作成され
る読み出しアドレス信号によって時間軸の変動が除去さ
れた再生信号を読み出すデジタルメモリ手段と、第1の
クロックを分周して作成した第2の同期信号と前記再生
信号の第1の同期信号との位相ずれ量を前記第1のクロ
ックの整数倍の数値として検出する同期ずれ検出手段と
、読み出しアドレス信号より得た一定の番地信号または
読み出しアドレスカウンタのリセットパルスやロードパ
ルスなどで読み出しアドレスと周期が同じ信号をスター
ト信号として時間軸の変動のない第2のクロックをあら
かじめ設定した数値だけカウントして第3の同期信号を
出力するとともに、前記同期ずれ検出手段の出力に基づ
いて前記あらかじめ設定した数値を変更し、第3の同期
信号に対して同期ずれを補正するカウンタとを備えたも
のである。
さらに、本発明の同期検出手段は、ビデオディスクなど
の再生装置よりの時間軸変動をともなった再生信号をア
ナログ−デジタル変換する前の第1の同期信号の位相を
検出する第1の位相検出手段および前記再生信号をアナ
ログ−デジタル変換した後のバースト信号の位相を検出
する第2の位相検出手段の2つの位相検出手段を有する
位相同期発振手段と、前記位相同期発振手段より供給さ
れる第1のクロックにより前記再生映像信号をデジタル
化するアナログ−デジタル変換手段と、前記デジタル化
された再生信号を前記第1のクロックで駆動されるアド
レスカウンタにより作成される書き込みアドレス信号に
したがって書き込み、時間軸の変動しない第2のクロッ
クによって駆動されるアドレスカウンタにより作成され
る読み出しアドレス信号によって時間軸の変動が除去さ
れた再生信号を読み出すデジタルメモリ手段と、第1の
クロックを分周して作成した第2の同期信号と前記再生
信号の第1の同期信号との位相ずれ量を前記第1−のク
ロックの整数倍の数値として検出する同期ずれ検出手段
と、時間軸の変動しない第2のクロックを分周して第3
の同期信号を出力する自走カウンタと、前記同期ずれ検
出手段の出力に基づいてタイミング信号を発生し、前記
自走カウンタをリセットし、第3の同期信号に対して同
期ずれを補正するリセット信号発生手段とを備えたもの
である。
の再生装置よりの時間軸変動をともなった再生信号をア
ナログ−デジタル変換する前の第1の同期信号の位相を
検出する第1の位相検出手段および前記再生信号をアナ
ログ−デジタル変換した後のバースト信号の位相を検出
する第2の位相検出手段の2つの位相検出手段を有する
位相同期発振手段と、前記位相同期発振手段より供給さ
れる第1のクロックにより前記再生映像信号をデジタル
化するアナログ−デジタル変換手段と、前記デジタル化
された再生信号を前記第1のクロックで駆動されるアド
レスカウンタにより作成される書き込みアドレス信号に
したがって書き込み、時間軸の変動しない第2のクロッ
クによって駆動されるアドレスカウンタにより作成され
る読み出しアドレス信号によって時間軸の変動が除去さ
れた再生信号を読み出すデジタルメモリ手段と、第1の
クロックを分周して作成した第2の同期信号と前記再生
信号の第1の同期信号との位相ずれ量を前記第1−のク
ロックの整数倍の数値として検出する同期ずれ検出手段
と、時間軸の変動しない第2のクロックを分周して第3
の同期信号を出力する自走カウンタと、前記同期ずれ検
出手段の出力に基づいてタイミング信号を発生し、前記
自走カウンタをリセットし、第3の同期信号に対して同
期ずれを補正するリセット信号発生手段とを備えたもの
である。
作用
本発明は前述した構成により、最終的にバースト位相を
基に決められているメモリ装置に書き込まれた映像信号
のアドレスに対して、読み出しアドレスカウンタを基に
して、なおかつバースト位相が水平同期信号に対して一
定でない映像信号に対しても別途同期信号の位相を検出
してそのずれ量を補正し、常に映像信号の同期信号と一
致した同期信号を得て同期ずれを補正することができる
ようにしている。
基に決められているメモリ装置に書き込まれた映像信号
のアドレスに対して、読み出しアドレスカウンタを基に
して、なおかつバースト位相が水平同期信号に対して一
定でない映像信号に対しても別途同期信号の位相を検出
してそのずれ量を補正し、常に映像信号の同期信号と一
致した同期信号を得て同期ずれを補正することができる
ようにしている。
実施例
以下に本発明の一実施例について図面を参照しながら説
明する。
明する。
第1図は本発明の第1−の実施例の同期検出装置の要部
を示し、その主要部分を第2図の従来例より抜粋し、さ
らに本発明による手段のブロックを追加したものであり
、第2図と同じ構成のものについては同じ番号をつけ、
その詳細な説明は省略する。
を示し、その主要部分を第2図の従来例より抜粋し、さ
らに本発明による手段のブロックを追加したものであり
、第2図と同じ構成のものについては同じ番号をつけ、
その詳細な説明は省略する。
第1−図において、41は第1の同期検出回路10にお
いて時間軸変動を持った再生映像信号中からアナログ的
に検出された水平同期信号と、電圧制御発振回路15の
出力のクロックを分周して得られた水平同期パルスの位
相を比較して得られた第1の位相検出回路12の出力よ
り、それが具体的に何りロック分の誤差であるかを換算
して数値として出力する同期ずれ検出回路である。42
は読み出しアドレスカウンタ19の出力よりある数字を
デコードして同期信号として文字発生装置23に出力し
、文字の発生タイミングを制御するデコード回路で、読
み出しアドレスカウンタ19の出力をデコードして同期
信号として出力するとともに、第1の同期検出回路10
で検出された水平同期信号と第1の分周回路16で作ら
れた水平同期パルスとの同期ずれ量に対応して同期ずれ
検出回路41から出力されるクロックの整数倍の数値を
用いてデコード量を設置6 定し、デコード回路42から出力される同期信号に対し
て同期ずれを補正するものであり、たとえば、デコード
回路42の出力として、同期ずれ検出回路41の出力に
対して正負に反転する数値を出力するようにすれば、た
とえ、メモリ装置6から読み出された映像信号の同期信
号位置が読み出しアドレスとずれていても文字発生装置
23に供給される同期信号は常に映像信号中の同期信号
と同じ位置に位置する。こうして発生された文字などの
データはメモリ装置6に接続されたデジタル加算回路4
3に供給され、メモリ出力にデジタル的にスーパーイン
ポーズされて次段のD/A変換器7でアナログ信号に変
換される。
いて時間軸変動を持った再生映像信号中からアナログ的
に検出された水平同期信号と、電圧制御発振回路15の
出力のクロックを分周して得られた水平同期パルスの位
相を比較して得られた第1の位相検出回路12の出力よ
り、それが具体的に何りロック分の誤差であるかを換算
して数値として出力する同期ずれ検出回路である。42
は読み出しアドレスカウンタ19の出力よりある数字を
デコードして同期信号として文字発生装置23に出力し
、文字の発生タイミングを制御するデコード回路で、読
み出しアドレスカウンタ19の出力をデコードして同期
信号として出力するとともに、第1の同期検出回路10
で検出された水平同期信号と第1の分周回路16で作ら
れた水平同期パルスとの同期ずれ量に対応して同期ずれ
検出回路41から出力されるクロックの整数倍の数値を
用いてデコード量を設置6 定し、デコード回路42から出力される同期信号に対し
て同期ずれを補正するものであり、たとえば、デコード
回路42の出力として、同期ずれ検出回路41の出力に
対して正負に反転する数値を出力するようにすれば、た
とえ、メモリ装置6から読み出された映像信号の同期信
号位置が読み出しアドレスとずれていても文字発生装置
23に供給される同期信号は常に映像信号中の同期信号
と同じ位置に位置する。こうして発生された文字などの
データはメモリ装置6に接続されたデジタル加算回路4
3に供給され、メモリ出力にデジタル的にスーパーイン
ポーズされて次段のD/A変換器7でアナログ信号に変
換される。
第4図は本発明の第2の実施例の同期検出装置の要部ブ
ロック図を示す。第4図において、44は源発振回路1
8より供給されるクロックをカウントし、これを同期信
号として文字発生装置23に出力し、文字の発生タイミ
ングを制御するn進カウンタ(nは正整数)で、読み出
しアドレスカウンタ19の読み出しアドレス信号より得
た一定の番地、たとえば0番地の値、または読み出しア
ドレスカウンタ19のリセットパルスやロードパルスな
どで読み出しアドレスと周期が同じ信号を得て、これを
スタート信号としてあらかじめ設定しておいた値、たと
えば10カウントまでカウントして同期信号を出力し、
次にスタート信号が来るまで停止するように構成されて
いる。このとき、同期ずれ検出回路41の出力によって
、設定数値を変化させる。
ロック図を示す。第4図において、44は源発振回路1
8より供給されるクロックをカウントし、これを同期信
号として文字発生装置23に出力し、文字の発生タイミ
ングを制御するn進カウンタ(nは正整数)で、読み出
しアドレスカウンタ19の読み出しアドレス信号より得
た一定の番地、たとえば0番地の値、または読み出しア
ドレスカウンタ19のリセットパルスやロードパルスな
どで読み出しアドレスと周期が同じ信号を得て、これを
スタート信号としてあらかじめ設定しておいた値、たと
えば10カウントまでカウントして同期信号を出力し、
次にスタート信号が来るまで停止するように構成されて
いる。このとき、同期ずれ検出回路41の出力によって
、設定数値を変化させる。
具体的にはn進カウンタ44のnの値はカウンタのロー
ド値であるので、そのロード値に対し、同期ずれ検出回
路41の出力に対応して所定の数値を加算または減算す
るようにする。この方式の特徴は読み出しアドレスカウ
ンタ19のカウンタリセットパルスなどを用いたときは
その値から必ずある値だけ遅れて同期信号が出力される
ことになるのが、もしこれが障害となる場合は前記アド
レスカウンタのO番地をデコードするかわりにOよりn
だけ前の値、たとえば、もし910番地まであるのなら
900の値をデコードしてスタートパルスとすればよい
。ただし通常は文字データに対してそれほどのずれは問
題ではなく、むしろそのずれ量の変動することが問題な
ので、特にアドレスをデコードしてスタートパルスを得
る必要はない。
ド値であるので、そのロード値に対し、同期ずれ検出回
路41の出力に対応して所定の数値を加算または減算す
るようにする。この方式の特徴は読み出しアドレスカウ
ンタ19のカウンタリセットパルスなどを用いたときは
その値から必ずある値だけ遅れて同期信号が出力される
ことになるのが、もしこれが障害となる場合は前記アド
レスカウンタのO番地をデコードするかわりにOよりn
だけ前の値、たとえば、もし910番地まであるのなら
900の値をデコードしてスタートパルスとすればよい
。ただし通常は文字データに対してそれほどのずれは問
題ではなく、むしろそのずれ量の変動することが問題な
ので、特にアドレスをデコードしてスタートパルスを得
る必要はない。
第5図は本発明の第3の実施例の同期検出装置の要部ブ
ロック図である。第5図において、45は読みだしアド
レスカウンタ19の出力と同期ずれ検出回路41の出力
とによりリセットタイミングを発生するタイミング発生
回路で、具体的な構成は前述の第2の実施例で説明した
n進カウンタのスタートパルスを作る構成とほぼ同じで
ある。46は源発振回路18の出力のクロックより同期
信号を作る第3の分周回路で、具体的にはm進の自走カ
ウンタで(mは正整数)構成されており、mの値は一定
で同期信号が得られる値に設定されている。この第3の
分周回路46から得られた同期信号は文字発生回路23
に供給される。したがって分周回路46はたとえ入力信
号がなくなっても常に同期信号を発生できるという特徴
があり、たとえばディスクが再生されていない場合の何
もない画面でも文字だけは表示できるというメリットが
ある。
ロック図である。第5図において、45は読みだしアド
レスカウンタ19の出力と同期ずれ検出回路41の出力
とによりリセットタイミングを発生するタイミング発生
回路で、具体的な構成は前述の第2の実施例で説明した
n進カウンタのスタートパルスを作る構成とほぼ同じで
ある。46は源発振回路18の出力のクロックより同期
信号を作る第3の分周回路で、具体的にはm進の自走カ
ウンタで(mは正整数)構成されており、mの値は一定
で同期信号が得られる値に設定されている。この第3の
分周回路46から得られた同期信号は文字発生回路23
に供給される。したがって分周回路46はたとえ入力信
号がなくなっても常に同期信号を発生できるという特徴
があり、たとえばディスクが再生されていない場合の何
もない画面でも文字だけは表示できるというメリットが
ある。
なお以上に述べたように、これら実施例は主として同期
信号を水平同期信号として説明しているが、もしメモリ
装置の容量がフィールドあるいはフレーム単位のもので
あれば同期信号もそれに対応したものであることはもち
ろんである。
信号を水平同期信号として説明しているが、もしメモリ
装置の容量がフィールドあるいはフレーム単位のもので
あれば同期信号もそれに対応したものであることはもち
ろんである。
また、これら実施例によって得られた安定な同期信号は
単に文字発生回路に用いるだけでなく、特殊再生用のメ
モリコントロールなどにも使用できる。
単に文字発生回路に用いるだけでなく、特殊再生用のメ
モリコントロールなどにも使用できる。
さらに、以上はビデオディスクを例として説明したが、
コンボッジット信号のままで記録再生する装置の時間軸
補正装置にはすべて応用可能である。
コンボッジット信号のままで記録再生する装置の時間軸
補正装置にはすべて応用可能である。
発明の効果
以上のように、本発明によれば、たとえば、デジタル的
に文字加算のための同期信号を発生し、したがってデジ
タル信号の状態でスーパーインポーズも可能であり、し
かもバースト位相が水平同期信号に対して一定でない信
号でも有効であるという効果が得られ、今後デジタル信
号処理が主流になってくると思われることに対し、その
実用的効果は大きい。
に文字加算のための同期信号を発生し、したがってデジ
タル信号の状態でスーパーインポーズも可能であり、し
かもバースト位相が水平同期信号に対して一定でない信
号でも有効であるという効果が得られ、今後デジタル信
号処理が主流になってくると思われることに対し、その
実用的効果は大きい。
第1図は本発明の第1の実施例の同期検出装置の要部ブ
ロック図、第2図は従来例の同期検出装置のブロック図
、第3図は同期信号のデジタルサンプリングの状態を説
明するための図、第4図は本発明の第2の実施例の同期
検出装置の要部ブロック図、第5図は本発明の第3の実
施例の同期検出装置の要部ブロック図である。 4・・・FM復調回路、5・・・A/D変換器、6・・
・メモリ装置、7・・・D/A変換器、10・・・第1
の同期検出回路、11・・・バースト検出回路、12・
・・第1−位相検出回路、13・・・第2の位相検出回
路、15・・・電圧制御発振回路、16・・・第1の分
周回路、17・・・書き込みアドレスカウンタ、18・
・・源発振回路、19・・・読み出しアドレスカウンタ
、23・・・文字発生回路、41・・・同期ずれ検出回
路、42・・・デコード回路、43・・・デジタル加算
回路、44・・・n進カウンタ、45・・・タイミング
信号発生回路、46・・・第3の分周回路。
ロック図、第2図は従来例の同期検出装置のブロック図
、第3図は同期信号のデジタルサンプリングの状態を説
明するための図、第4図は本発明の第2の実施例の同期
検出装置の要部ブロック図、第5図は本発明の第3の実
施例の同期検出装置の要部ブロック図である。 4・・・FM復調回路、5・・・A/D変換器、6・・
・メモリ装置、7・・・D/A変換器、10・・・第1
の同期検出回路、11・・・バースト検出回路、12・
・・第1−位相検出回路、13・・・第2の位相検出回
路、15・・・電圧制御発振回路、16・・・第1の分
周回路、17・・・書き込みアドレスカウンタ、18・
・・源発振回路、19・・・読み出しアドレスカウンタ
、23・・・文字発生回路、41・・・同期ずれ検出回
路、42・・・デコード回路、43・・・デジタル加算
回路、44・・・n進カウンタ、45・・・タイミング
信号発生回路、46・・・第3の分周回路。
Claims (1)
- 【特許請求の範囲】 1、ビデオディスクなどの再生装置よりの時間軸変動を
ともなった再生信号をアナログ−デジタル変換する前の
第1の同期信号の位相を検出する第1の位相検出手段お
よび前記再生信号をアナログ−デジタル変換した後のバ
ースト信号の位相を検出する第2の位相検出手段の2つ
の位相検出手段を有する位相同期発振手段と、前記位相
同期発振手段より供給される第1のクロックにより前記
再生映像信号をデジタル化するアナログ−デジタル変換
手段と、前記デジタル化された再生信号を前記第1のク
ロックで駆動されるアドレスカウンタにより作成される
書き込みアドレス信号にしたがって書き込み、時間軸の
変動しない第2のクロックによって駆動されるアドレス
カウンタにより作成される読み出しアドレス信号によっ
て時間軸の変動が除去された再生信号を読み出すデジタ
ルメモリ手段と、第1のクロックを分周して作成した第
2の同期信号と前記再生信号の第1の同期信号との位相
ずれ量を前記第1のクロックの整数倍の数値として検出
する同期ずれ検出手段と、前記読み出しアドレス信号を
デコードして第3の同期信号を作成するとともに、前記
同期ずれ検出手段の出力を用いてデコード量を設定し、
第3の同期信号に対して同期ずれを補正するデコード手
段とを備えた同期検出装置。 2、ビデオディスクなどの再生装置よりの時間軸変動を
ともなった再生信号をアナログ−デジタル変換する前の
第1の同期信号の位相を検出する第1の位相検出手段お
よび前記再生信号をアナログ−デジタル変換した後のバ
ースト信号の位相を検出する第2の位相検出手段の2つ
の位相検出手段を有する位相同期発振手段と、前記位相
同期発振手段より供給される第1のクロックにより前記
再生映像信号をデジタル化するアナログ−デジタル変換
手段と、前記デジタル化された再生信号を前記第1のク
ロックで駆動されるアドレスカウンタにより作成される
書き込みアドレス信号にしたがって書き込み、時間軸の
変動しない第2のクロックによって駆動されるアドレス
カウンタにより作成される読み出しアドレス信号によっ
て時間軸の変動が除去された再生信号を読み出すデジタ
ルメモリ手段と、第1のクロックを分周して作成した第
2の同期信号と前記再生信号の第1の同期信号との位相
ずれ量を前記第1のクロックの整数倍の数値として検出
する同期ずれ検出手段と、前記読み出しアドレス信号よ
り得た一定の番地信号または読み出しアドレスカウンタ
のリセットパルスやロードパルスなどで読み出しアドレ
スと周期が同じ信号をスタート信号として時間軸の変動
しない第2のクロックをあらかじめ設定した数値だけカ
ウントして第3の同期信号を出力するとともに、前記同
期ずれ検出手段の出力に基づいて前記あらかじめ設定し
た数値を変更し、第3の同期信号に対して同期ずれを補
正するカウンタとを備えた同期検出装置。 3、ビデオディスクなどの再生装置よりの時間軸変動を
ともなった再生信号をアナログ−デジタル変換する前の
第1の同期信号の位相を検出する第1の位相検出手段お
よび前記再生信号をアナログ−デジタル変換した後のバ
ースト信号の位相を検出する第2の位相検出手段の2つ
の位相検出手段を有する位相同期発振手段と、前記位相
同期発振手段より供給される第1のクロックにより前記
再生映像信号をデジタル化するアナログ−デジタル変換
手段と、前記デジタル化された再生信号を前記第1のク
ロックで駆動されるアドレスカウンタにより作成される
書き込みアドレス信号にしたがって書き込み、時間軸の
変動しない第2のクロックによって駆動されるアドレス
カウンタにより作成される読み出しアドレス信号によっ
て時間軸の変動が除去された再生信号を読み出すデジタ
ルメモリ手段と、第1のクロックを分周して作成した第
2の同期信号と前記再生信号の第1の同期信号との位相
ずれ量を前記第1のクロックの整数倍の数値として検出
する同期ずれ検出手段と、時間軸の変動しない第2のク
ロックを分周して第3の同期信号を出力する自走カウン
タと、前記同期ずれ検出手段の出力に基づいてタイミン
グ信号を発生し、前記自走カウンタをリセットし、第3
の同期信号に対して同期ずれを補正するリセット信号発
生手段とを備えた同期検出装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2156890A JP2517160B2 (ja) | 1990-06-14 | 1990-06-14 | 同期検出装置 |
US07/713,156 US5220411A (en) | 1990-06-14 | 1991-06-11 | Synchronizing phase shift corrected synchronous signal detecting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2156890A JP2517160B2 (ja) | 1990-06-14 | 1990-06-14 | 同期検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0447784A true JPH0447784A (ja) | 1992-02-17 |
JP2517160B2 JP2517160B2 (ja) | 1996-07-24 |
Family
ID=15637633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2156890A Expired - Lifetime JP2517160B2 (ja) | 1990-06-14 | 1990-06-14 | 同期検出装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5220411A (ja) |
JP (1) | JP2517160B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0558120A3 (ja) * | 1992-02-25 | 1994-02-16 | Koninkl Philips Electronics Nv |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5410437A (en) * | 1991-03-31 | 1995-04-25 | Sony Corporation | Apparatus for recording and/or reproducing an information signal, a PCM signal and a video signal in a helical track on a recorded medium and superimposing character signals on the video signal |
JP3847353B2 (ja) * | 1994-09-29 | 2006-11-22 | 日本テキサス・インスツルメンツ株式会社 | 同期検出回路 |
JPH09182109A (ja) * | 1995-12-21 | 1997-07-11 | Sony Corp | 複合映像機器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0138164B1 (en) * | 1983-10-14 | 1991-09-04 | Hitachi, Ltd. | Method and apparatus for sampling and processing a video signal |
JPS6199481A (ja) * | 1984-10-20 | 1986-05-17 | Sony Corp | 自動位相制御回路 |
US4802026A (en) * | 1985-08-19 | 1989-01-31 | Sony Corporation | Velocity error correcting circuit for time base error corrector |
US4977462A (en) * | 1987-03-24 | 1990-12-11 | Sony Corporation | Apparatus for correcting a time base error in a video signal |
JPH0828888B2 (ja) * | 1987-05-12 | 1996-03-21 | パイオニア株式会社 | Pll回路の同期方法 |
US4989073A (en) * | 1987-11-25 | 1991-01-29 | Ampex Corporation | System for compensating timing errors during sampling of signals |
US5062005A (en) * | 1989-02-01 | 1991-10-29 | Matsushita Electric Industrial Co., Ltd. | Videodisc reproducing apparatus |
-
1990
- 1990-06-14 JP JP2156890A patent/JP2517160B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-11 US US07/713,156 patent/US5220411A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0558120A3 (ja) * | 1992-02-25 | 1994-02-16 | Koninkl Philips Electronics Nv |
Also Published As
Publication number | Publication date |
---|---|
JP2517160B2 (ja) | 1996-07-24 |
US5220411A (en) | 1993-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2995923B2 (ja) | 同期クロック発生回路 | |
US5132554A (en) | Clock generating apparatus | |
JPH0447784A (ja) | 同期検出装置 | |
JPH0239918B2 (ja) | ||
JPH0620293B2 (ja) | 時間軸誤差補正装置 | |
KR940007998B1 (ko) | 시간축 보정 장치의 기록 클럭 발생 회로 | |
EP0460964A2 (en) | Time base correcting apparatus | |
JP2901398B2 (ja) | 時間軸補正回路 | |
JP3123612B2 (ja) | 時間軸補正装置 | |
JP3258715B2 (ja) | 水平同期回路 | |
JP3095853B2 (ja) | 時間軸補正装置 | |
KR0132984B1 (ko) | Cdg재생시스템의 고속모드절환장치 | |
JP2660442B2 (ja) | ディジタル式基準クロック発生回路 | |
JPS63272191A (ja) | 時間軸変動補正回路 | |
JPH01185086A (ja) | タイムベースコレクタ | |
KR100189877B1 (ko) | 시간축 보정장치 | |
JPH08265798A (ja) | タイムベースコレクタ回路 | |
JPH02294178A (ja) | 時間軸誤差補正装置 | |
JPH0666104B2 (ja) | 時間軸補正装置 | |
JPH09107285A (ja) | 位相情報検出回路 | |
JPH03289783A (ja) | 記録円盤再生装置 | |
JPH07112190B2 (ja) | 同期装置 | |
JPH03198592A (ja) | 時間軸補正回路 | |
JPH09172603A (ja) | Sd−vcrのフレームパルス発生装置 | |
JPS6113785A (ja) | 時間軸エラ−補正装置 |