JP2660442B2 - ディジタル式基準クロック発生回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はタイム・ベース・コレクタ（TBC）の書き
込みクロック発生回路などに適用して好適な外部同期形
の基準クロック発生回路に関し、特に従来よりも応答速
度を改善すると共に、純ディジタル的に信号処理できる
ようにしたものである。

［従来の技術］ 映像信号を光ディスク、VTRなどにアナログ信号で記
録し、再生する場合、再生された映像信号の時間軸変動
を除去するため、通常TBCが使用されている。

第８図はこのTBC20の一例を示すもので、端子26に供
給された時間軸変動を有した再生映像信号（静止画信
号）は、書き込みクロック発生回路24に供給されて、こ
れより水平同期信号が分離されると共に、映像信号の時
間軸変動に一致した書き込みクロックＷ・CKが生成され
る。

A/D変換器21においてこの書き込みクロックＷ・CKに
基づいて再生映像信号がサンプリングされてディジタル
化され、ディジタル映像信号が同じ時間軸変動を有する
書き込みクロックＷ・CKによってメモリ22に書き込まれ
る。

一方、読み出しクロック発生回路25からは時間軸が一
定な外部基準同期信号に同期した読み出しクロックＲ・
CKが出力され、これでディジタル映像信号がメモリ22よ
り読み出されると共に、D/A変換器23においてこの読み
出しクロックＲ・CKに基づいてアナログ信号に変換され
る。したがって、出力端子27には時間軸が一定になされ
た映像信号が得られる。

さて、このように構成されたTBC20の時間軸補正能力
は、再生映像信号の時間軸変動に対して、いかに正確に
追従した書き込みクロックＷ・CKを作ることができるか
にかかっている。従来から提案されている水晶振動子や
コイル、コンデンサなどの素子を使った一般のBCO（bur
st controlled oscillator）では十分でなく、広い周波
数応答範囲と、速い応答速度とをあわせ持った回路が必
要となる。

また、このようなBCOは、本質的なものとして、ノイ
ズや、波形歪、ドロップアウト、スキューなどの影響を
受けて不安定なものとなりやすい欠点がある。

そのため、TBCのバーストゲート回路や、同期分離回
路では、入力映像信号の時間軸変動成分を減衰させない
ようにしながら、ノイズ等の影響を受けにくくするとい
う相反する要求を満たすため、水平同期信号分離手段や
カラーバーストゲート手段として、 （１）遅延回路やフライホイール発振器を使ったゲート
信号による同期ゲート回路 （２）ドロップアウトを検出して、映像信号中のドロッ
プアウトノイズやミューティングしたり、同期分離やク
ランプを禁止する回路 （３）広帯域回路による同期・カラーバーストの増幅・
分離 などの工夫がされている。

次に、このようにして分離した同期信号及びカラーバ
ースト信号を使って、正確な書き込みクロックＷ・CKを
作る場合の一例を第９図に示す。

第９図に示す書き込みクロック発生回路24において、
端子40に供給された水平同期信号と、可変発振器である
VCO（voltage controlled osillator）33の出力を分周
回路34で分周した信号とが、位相比較器31で位相比較さ
れ、その誤差電圧でVCO33の発振周波数が制御される。
このPLL系にはループ発振を防ぐためループフィルタ32
が挿入されているが、このループフィルタ32のため、映
像信号に急激な位相変動などがある場合には、これに殆
ど追従しなくなる上に、サブキャリア位相とは無関係な
ものとなる。

そのため、VCO出力がさらに分周回路35で1/4に分周さ
れて3fsc（ｆscはサブキャリア周波数）にするときに、
入力映像信号から分離したカラーバースト信号（端子41
より入力）の１パルスでリセットされる。

なお、このリセットによって3fscの分周出力では、カ
ラーバースト信号との位相誤差が、カラーサブキャリア
の位相に換算して、30゜以下になる。

そして、この1/4分周器出力を位相変調器36に通した
後、分周回路37で1/3分周してカラーサブキャリアの周
期と同一にし、これと入力カラーバースト信号とが位相
比較器38で位相比較され、その誤差電圧で位相変調器36
が制御される。この場合においても、上述したと同様に
ループフィルタ39が挿入される。

こうすることにより、入力映像信号に追従し、しか
も、水平同期信号に位相ロックした書き込みクロックＷ
・CKを作ることができる。

［発明が解決しようとする課題］ しかし、このような従来のTBC20では、書き込みクロ
ックの元になる信号を発生するVCO33およびカラーバー
スト信号に位相ロックさせるための位相変調器36に夫々
ループフィルタ32および39を使用したフィードバック制
御を用いているため、上記のような改善をみても、応答
速度の速い書き込みクロック発生回路を実現することは
不可能であった。

特に、光ディスク静止画ファイルのような場合、静止
画１フレームが再生されるのは短時間であり、また光デ
ィスクの回転ジッタも高い周波数成分を持つため、フィ
ードバック制御では高速に完全な時間軸補正を行なうこ
とはできなかった。

そこで、この発明はこのような課題を解決したもので
あって、応答速度を改善した基準クロック発生回路を提
案するものである。さらに、その信号処理系を純ディジ
タル的に構成できるようにしものである。

［課題を解決するための手段］ 請求項１に係るディジタル式基準クロック発生回路
は、第１の基準信号発生手段と、第２の基準信号発生手
段と、位相差検出手段と、出力クロック信号発生手段と
を備える。第１の基準信号発生手段は、第１の基準信号
を発生する。第２の基準信号発生手段は、第１の基準信
号に応答して、その第１の基準信号の位相に直交した位
相を有する第２の基準信号を発生する。位相差検出手段
は、所定の入力信号と第１の基準信号との位相差を検出
し、その検出された位相差を表わしかつ互いに直交した
位相を有する第１および第２の検出信号を出力する。出
力クロック信号発生手段は、第１の基準信号と第２の基
準信号と第１および第２の検出信号とに応答して、入力
信号の位相に同期した出力クロック信号を発生する。上
記出力クロック信号発生手段は、第１の乗算手段と、第
２の乗算手段と、加算手段とを含む。第１の乗算手段
は、第１の基準信号と第１の検出号とを乗算する。第２
の乗算手段は、第２の基準信号と第２の検出信号とを乗
算する。加算手段は、第１および第２の乗算手段のそれ
ぞれの出力を加算してその和を前記出力クロック信号と
して出力する。上記位相差検出手段は、サンプリング手
段と、算出手段と、記憶手段とを含む。サンプリング手
段は、入力信号に応答して第１の基準信号をサンプリン
グし、そのサンプリングされた第１の基準信号のレベル
に基づいて入力信号の絶対位相を定める。算出手段は、
定められた絶対位相と予め定められた位相との位相差を
算出する。記憶手段は、予め定められた正弦波データお
よび余弦波データを記憶し、正弦波データに基づいて算
出された位相差の正弦波信号を第１の検出信号として出
力し、かつ余弦波データに基づいて算出された位相差の
余弦波信号を第２の検出信号として出力する。

請求項２に係るディジタル式基準信号発生回路におい
ては、上記請求項１の第１の基準信号が、第１のクロッ
ク信号と、第１のクロック信号の非活性化時に活性化さ
れる第２のクロック信号と、第２のクロック信号の非活
性化時に活性化される第３のクロック信号と、第３のク
ロック信号の非活性化時に活性化される第４のクロック
信号とを有する。第１のクロック信号は第４のクロック
信号の非活性化時に活性化される。上記第２の基準信号
は、第５のクロック信号と、第５のクロック信号の非活
性化時に活性化される第６のクロック信号と、第６のク
ロック信号の非活性化時に活性化される第７のクロック
信号と、第７のクロック信号の非活性化時に活性化され
る第８のクロック信号とを有する。第５のクロック信号
は第８のクロック信号の非活性化時に活性化される。上
記第１の検出信号は複数のビットからなる。上記第２の
検出信号は複数のビットからなる。上記第１の乗算手段
は、第１の検出信号の複数のビットに対応して設けられ
た複数の第１のナンド回路と、複数の第１のナンド回路
に対応して設けられた複数の第１のイクスクルーシブオ
ア回路とを含む。第１のナンド回路の各々は、第１の検
出信号の対応するビットと第１のクロック信号と第３の
クロック信号とを受ける。第１のイクスクルーシブオア
回路の各々は、対応する第１のナンド回路の出力を受け
る。複数の第１のイクスクルーシブオア回路のうち最上
位ビットの第１のイクスクルーシブオア回路はさらに第
２のクロック信号と相補的な信号を受ける。最上位ビッ
トの第１のイクスクルーシブオア回路以外の第１のイク
スクルーシブオア回路はさらに第４のクロック信号を受
ける。上記第２の乗算手段は、第２の検出信号の複数の
ビットに対応して設けられた複数の第２のナンド回路
と、複数の第２のナンド回路に対応して設けられた複数
の第２のイクスクルーシブオア回路とを含む。第２のナ
ンド回路の各々は、第２の検出信号の対応するビットと
第５のクロック信号と第７のクロック信号とを受ける。
第２のイクスクルーシブオア回路の各々は、対応する第
２のナンド回路の出力を受ける。複数の第２のイクスク
ルーシブオア回路のうち最上位ビットの第２のイクスク
ルーシブオア回路はさらに第６のクロック信号と相補的
な信号を受ける。最上位ビットの第２のイクスクルーシ
ブオア回路以外の第２のイクスクルーシブオア回路はさ
らに第８のクロック信号を受ける。

［作 用］ ディジタル基準信号と入力信号とはディジタル基準信
号の１サイクルごとにその位相差が求められ、これに基
づいて書き込みクロックＷ・CKが形成されるから、目的
の入力信号（本例では時間軸変動を有する水平同期信
号）とディジタル基準信号の位相差を有した書き込みク
ロックＷ・CKを、高帯域でかつ高速に形成できる。

これによって十分に広い周波数応答範囲と、速い応答
速度とをあわせ持った安定な基準クロック発生回路を実
現することができる。

基準クロックを形成するためのディジタル乗算器4,6
は、これに使用されるディジタル基準信号が、正弦波信
号そのものではなく、これをディジタル化したときのπ
/2おきのディジタルデータを使用しているので、簡単な
論理構成で実現できる。

［実 施 例］ 以下、この発明に係るディジタル式基準クロック発生
回路の一例を、上述したTBCの書き込みクロック発生回
路に適用した場合につき第１図を参照して詳細に説明す
る。

同図の書き込みクロック発生回路24において、１はデ
ィジタル基準信号発生器であって、これは水晶発振器２
と、４ビットのシフトレジスタ３とで構成される。

水晶発振器２からは、例えば基準周波数本例では4.05
MHz（＝fc）の４倍の周波数を発振するようになされ、
これより得られた発振出力4CK（第２図Ａ）が、シフト
レジスタ３で1/4に逓降され、同図Ｂ〜Ｅに示すような
互いにπ/2づつ順次位相のずれた矩形波のディジタル基
準クロック信号CK0〜CK3（その周波数は4.05MHz）が形
成される。

ここで、基準の位相をもつディジタル基準クロック信
号をCK0とすれば、これよりπ/2、２π/2、３π/2だけ
ずれた４つのディジタル基準信号（以下ディジタル基準
クロック信号という）CK0〜CK3を使用することによっ
て、状態１→状態０→状態−１→状態０の順番に繰り返
し変化する信号に対応させることができる。

繰り返し変化する信号とは、ディジタル基準クロック
信号をアナログ化したときの基準クロック信号のことで
あり、上述した各状態はディジタル基準クロック信号CK
と同一周波数の正弦波信号sin（２πfct）の０、π/2、
２π/2、３π/2の位相での振幅値に対応させることが可
能である。したがって、４つのディジタル基準クロック
信号CK0〜CK3で１つの正弦波信号sin（２πfct）を表現
することができ、そのときの振幅値は、夫々0,1,0,−１
となる。

以後の説明では、４つのディジタル基準クロック信号
CK0〜CK3をディジタル正弦波信号sin（２πfct）とい
う。

さて、ディジタル正弦波信号sin（２πfct）を構成す
る４つのディジタル基準クロック信号CK0〜CK3は、レジ
スタで構成された１クロック遅延器５に供給されて、夫
々が１クロック分遅延される。この遅延量は、位相的に
はπ/2に相当するから、この１クロック遅延器５を通す
ことによって、ディジタル余弦波信号CKc｛＝−cos（２
πfct）｝が出力される。

この１クロック遅延器５の存在で、基準クロック信号
CKは、直交位相関係にある第１及び第２のディジタル基
準クロック信号（ディジカル正弦波信号sin（２πfct）
とディジタル余弦波信号−cos（２πfct））に変換され
たことになる。

ディジタル正弦波信号sin（２πfct）は入力信号に対
応した第１のディジタル検出信号（後述する）と共に第
１のディジタル乗算器４に供給され、また、ディジタル
余弦波信号−cos（２πfct）は第２のディジタル検出信
号と共に第２のディジタル乗算器６に供給される。

ここで、ディジタル乗算器4,6に入力したディジタル
正弦波信号sin（２πfct）及びディジタル余弦波信号−
cos（２πfct）の位相分解能は夫々、ディジタル乗算器
4,6のビット構成に依存する。

例えば、ディジタル乗算器4,6が夫々５ビット構成と
すると、11.25度（＝360度÷32）の位相分解能となる。
この位相分解能は、システムが有するS/Nによって形成
される残留時間軸誤差、またはシステムの要求するTBC
範囲によって選定すべきものである。

さて、上述したディジタル正弦波信号sin（２πfct）
は、これに対応したアナログ基準クロック信号を形成す
るため、ディジタル基準クロック信号のうち、３つのデ
ィジタル基準クロック信号CK1,CK2,CK3が２ビット化回
路７に供給される。

２ビット化回路７は第３図に示すように、ディジタル
基準クロック信号CK2とCK3が供給されるオア回路7Aと、
ディジタル基準クロック信号CK1とCK3が供給されるオア
回路7Bとで構成され、オア回路7AよりMSBビットが出力
され、他方のオア回路7BよりLSBビットが出力される。

この２ビット化回路７の真理値表を第４図に示す。図
は各状態（0,1,0,−１）との関係を示すもので、この２
ビットの出力がD/A変換器８に供給されてアナログ信号
に変換される。

このアナログ信号がバンドパスフィルタ９によってそ
の基本波のみ抽出されてアナログの正弦波信号が形成さ
れる。

このアナログ正弦波信号が、端子11に供給された水平
同期信号（入力信号）と共にA/D変換器12に供給され
る。よって、このA/D変換器12では、時間軸が変動した
水平同期信号が得られたときのアナログ正弦波信号sin
（２πfct）の電圧がサンプリングされ、それがディジ
タル信号として出力される。

A/D変換器12から出力されたディジタル信号は演算器1
3に供給される。

演算器13では、まず位相換算器15において、ディジタ
ル信号の絶対位相ａに対する初期位相設定器14で予め設
定された位相ｂとの位相差（ａ−ｂ＝ｃ）が算出され、
これが波形変換ROM16及び17にそのアドレス信号として
供給されて、その位相差の正弦成分sin（ａ−ｂ）と余
弦成分cos（ａ−ｂ）が参照されて出力される。

第５図はROM内容の一例である。出力は10ビットの場
合である。

この直交位相関係にある２つの正弦成分sin（ａ−
ｂ）と余弦成分cos（ａ−ｂ）が第１及び第２のディジ
タル検出信号として利用される。

上述したように、演算器13から出力されたこの正弦成
分sin（ａ−ｂ）が第１のディジタル乗算器４に供給さ
れ、余弦成分cos（ａ−ｂ）が第２のゼィジタル乗算器
６に供給される。

ディジタル乗算器４の乗算動作を説明する。

ディジタル正弦波信号としての４つのディジタル基準
クロック信号CK0〜CK3を使用して、上述したような４つ
の状態を実現するには、例えば状態０（０相及び２π/2
相の２つ）のときには、余弦成分cos（ｃ）のビットDi
（ｉ＝０〜８）の内容に拘らず、０が出力され、状態１
のときには、そのまま出力され、そして、状態−１のと
きには、反転して出力されるような乗算動作を実現すれ
ばよい。

このような乗算動作は、簡単な論理回路で構成でき
る。

第６図はその一例であって、10ビットのディジタル乗
算器４は10個のナンド回路4Aとイクスクルーシブオア回
路4Bとで構成される。

正弦成分（ａ−ｂ）を構成するビッドD0〜D9の夫々が
対応するナンド回路4Aに供給されると共に、ディジタル
基準クロック信号CK0,CK2がナンド回路4Aに共通に供給
される。

ナンド回路は夫々のイクスクルーシブオア回路4Bに供
給され、これらにはその最上位ビットに対するナンド出
力が供給されるイクスクルーシブオア回路4Cを除き、デ
ィジタル基準クロック信号CK3が共通に供給される。

最上位ビットD9は符号ビットであるので、これに対応
したイクスクルーシブオア回路4Cには、ディジタル基準
クロック信号CK1の反転信号が供給される。

この構成における真理値表を第７図に示す。同図Ａ
は、ビットD0からD8までの入出力関係を示す。その上段
はビットD0からD8までが「Ｌ」のときのものであり、下
段は「Ｈ」のときのものである。状態０では、「Ｌ」
（このレベルを０とする）が出力され、状態１では、入
力がそのまま出力され、状態−１では反転して出力され
る。

同図Ｂは同様に、ビッドD9についての真理値表であっ
て、「Ｌ」がマイナス（−）を、「Ｈ」がプラス（＋）
を表わすものとする。

そして、アナログの正弦波信号を考えたとき、その零
点を「０（＝1000000000）」とし、最小値を「−512
（＝0000000000）」、最大値を「＋511（＝111111111
1）」としたときには、状態０のときのビットD9との乗
算出力は、０であるので、（0000000000）ではなく、
（1000000000）としなければならない。そうなるよう
に、論理構成がなされている。

また、同図Ｂより明らかなように、状態１のときは符
号ビットD9がそのまま出力され、状態−１のときには反
転して出力される。

ディジタル乗算器６も同様に構成されているもので、
その説明は省略する。

以上のようにディジタル乗算器4,6を構成すれば、比
較的簡単な構成で、夫々より正弦信号と余弦信号のディ
ジタル乗算出力を得ることができる。

第１のディジタル乗算器４ではディジタル正弦波信号
sin（２πfct）と、第１のディジタル検出信号である正
弦成分sin（ａ−ｂ）との乗算が行なわれ、その乗算結
果である。

sin（２πfct）・sin（ａ−ｂ） が出力される。

第２のディジタル乗算器６では、ディジタル余弦波信
号−cos（２πfct）と、第２のディジタル検出信号であ
る余弦成分cos（ａ−ｂ）との乗算が行なわれ、その乗
算結果 −cos（２πfct）・cos（ａ−ｂ） が出力される。

夫々のディジタル乗算出力はバッファレジスタ18,19
を経てディジタル加算器51で、本例では減算処理され
る。ディジタル減算出力は以下のようになる。

sin（２πfct）・sin（ｃ） ＋cos（２πfct）・cos（ｃ） ＝cos（２πfct−ｃ） （ただし、ｃ＝ａ−ｂ） これより明らかなように、ディジタル余弦波信号cos
（２πfct）に対してｃだけ位相が遅れたディジタル余
弦波信号cos（２πfct−ｃ）が出力される。

最後に、このディジタル余弦波信号cos（２πfct−
ｃ）がD/A変換器52でアナログ信号に変換され、バンド
パスフィルタ53を通過したのち、コンパレータ54で２値
化されて書き込みクロックＷ・CKとなされる。

したがって、この書き込みクロックＷ・CKは水平同期
信号に位相が同期したクロックである。

このように最終的に出力される余弦波信号cos（２πf
ct−ｃ）には、ディジタル基準クロック信号の１クロッ
クに対する水平同期信号の位相差に対応した位相ｃが現
われる。つまり、ディジタル基準クロック信号である正
弦波信号と入力信号である水平同期信号との位相差ｃだ
け、瞬時に余弦波信号cos（２πfct）の位相が変化させ
られる。

しかも、この余弦波信号cos（２πfct）は、時間軸変
動をもつ水平同期信号に位相ロックしている。余弦波信
号cos（２πfct）は、コンパレータ55によって２値信号
に変換されているため、安定した書き込みクロックＷ・
CKとして得られる。

上述した実施例では、水平同期信号に対する書き込み
クロックの初期位相を合わせることのみで再生映像信号
の時間軸補正を行なっているが、これでも十分なTBC効
果が得られる。

これは、コンポーネント記録の動画または静止画で
も、一つの水平期間の中での時間軸変動は小さいからで
ある。ただし、より正確なTBC効果を要求する場合は、
水平同期信号の終了位相誤差をTBC20のメモリ22に記憶
させ、この記憶誤差に基づき、ディジタル信号からアナ
ログ信号に変換するD/A変換器23のサンプリングクロッ
ク（読み出しクロックＲ・CK）の位相を水平周期の単位
で、位相変調すればよい。そして、この読み出しクロッ
クの発生回路として、上述した書き込みクロック発生回
路と同じ手段を使用すればよい。

なお、この発明は上述した実施例に限定されるもので
はない。例えば、正弦波信号と余弦波信号は位相が1/4
周期ずれただけで、全く等しい信号であるから、上述し
た実施例において正弦波と余弦波を交換しても全く同じ
効果が得られる。

また、ディジタル乗算器4,6においては、正弦波同
士、余弦波同士を乗算したが、これも同様の理由により
正弦波と余弦波とを乗算してもよい。その場合には、最
終的に出力される余弦波信号における位相ｃの符合が反
転するだけである。

ディジタル加算器51においては、減算処理ではなく、
加算処理を行なってもよい。

［発明の効果］ 以上説明したように、この発明によれば、入力信号に
対するディジタル基準クロック信号の位相を、高帯域で
かつ高速に同期をとることができるから、十分に広い周
波数応答範囲と、速い応答速度とをあわせ持った安定な
書き込みクロックなどの基準クロックを発生させること
ができる。

そのため、この発明は特に短時間の時間軸変動があ
り、また高い回転ジッタを有するような光ディスク静止
画ファイルなどのTBC書き込みクロック発生回路に適用
して極めて有用である。

また、基準クロックを形成するためのディジタル乗算
器は、これに使用されるディジタル基準信号が、正弦波
信号そのものではなく、これをディジタル化したときの
π/2おきの離散的なディジタルデータを使用しているの
で、簡単な論理構成で実現できる特徴を有する。

【図面の簡単な説明】

第１図はこの発明に係るディジタル式の基準クロック発
生回路の一例を示すブロック図、第２図は基準クロック
の波形図、第３図は２ビット化回路の接続図、第４図は
その真理値表を示す図、第５図は正弦ROM及び余弦ROMの
内容を示す波形図、第６図はディジタル乗算器の接続
図、第７図はその真理値表の図、第８図は従来のTBCの
ブロック図、第９図は従来のTBCに用いられている書き
込みクロック発生回路のブロック図である。 ２……水晶発振器 4,6……ディジタル乗算器 ５……１クロック遅延器 ７……２ビット化回路 13……演算器 18,19……バッファレジスタ 24……書き込みクロック発生回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の基準信号を発生する第１の基準信号
   発生手段と、 前記第１の基準信号に応答して、その第１の基準信号の
   位相に直交した位相を有する第２の基準信号を発生する
   第２の基準信号発生手段と、 所定の入力信号と前記第１の基準信号との位相差を検出
   し、その検出された位相差を表わしかつ互いに直交した
   位相を有する第１および第２の検出信号を出力する位相
   差検出手段と、 前記第１の基準信号と前記第２の基準信号と前記第１お
   よび第２の検出信号とに応答して、前記入力信号の位相
   に同期した出力クロック信号を発生する出力クロック信
   号発生手段とを備え、 前記出力クロック信号発生手段は、 前記第１の基準信号と前記第１の検出信号とを乗算する
   第１の乗算手段と、 前記第２の基準信号と前記第２の検出信号とを乗算する
   第２の乗算手段と、 前記第１および第２の乗算手段のそれぞれの出力を加算
   してその和を前記出力クロック信号として出力する加算
   手段とを含み、 前記位相差検出手段は、 前記入力信号に応答して前記第１の基準信号をサンプリ
   ングし、そのサンプリングされた第１の基準信号のレベ
   ルに基づいて前記入力信号の絶対位相を定めるサンプリ
   ング手段と、 前記定められた絶対位相と予め定められた位相との位相
   差を算出する算出手段と、 予め定められた正弦波データおよび余弦波データを記憶
   し、前記正弦波データに基づいて前記算出された位相差
   の正弦波信号を前記第１の検出信号として出力し、かつ
   前記余弦波データに基づいて前記算出された位相差の余
   弦波信号を前記第２の検出信号として出力する記憶手段
   とを含む、ディジタル式基準クロック発生回路。
2. 【請求項２】前記第１の基準信号は、第１のクロック信
   号と、前記第１のクロック信号の非活性化時に活性化さ
   れる第２のクロック信号と、前記第２のクロック信号の
   非活性化時に活性化される第３のクロック信号と、前記
   第３のクロック信号の非活性化時に活性化される第４の
   クロック信号とを有し、前記第１のクロック信号は前記
   第４のクロック信号の非活性化時に活性化され、 前記第２の基準信号は、第５のクロック信号と、前記第
   ５のクロック信号の非活性化時に活性化される第６のク
   ロック信号と、前記第６のクロック信号の非活性化時に
   活性化される第７のクロック信号と、前記第７のクロッ
   ク信号の非活性化時に活性化される第８のクロック信号
   とを有し、前記第５のクロック信号は前記第８のクロッ
   ク信号の非活性化時に活性化され、 前記第１の検出信号は複数のビットからなり、 前記第２の検出信号は複数のビットからなり、 前記第１の乗算手段は、 前記第１の検出信号の複数のビットに対応して設けら
   れ、各々が前記第１の検出信号の対応するビットと前記
   第１のクロック信号と前記第３のクロック信号とを受け
   る複数の第１のナンド回路と、 前記複数の第１のナンド回路に対応して設けられ、各々
   が対応する第１のナンド回路の出力を受ける複数の第１
   のイクスクルーシブオア回路とを含み、前記複数の第１
   のイクスクルーシブオア回路のうち最上位ビットの第１
   のイクスクルーシブオア回路はさらに前記第２のクロッ
   ク信号と相補的な信号を受け、前記最上位ビットの第１
   のイクスクルーシブオア回路以外の第１のイクスクルー
   シブオア回路はさらに前記第４のクロック信号を受け、 前記第２の乗算手段は、 前記第２の検出信号の複数のビットに対応して設けら
   れ、各々が前記第２の検出信号の対応するビットと前記
   第５のクロック信号と前記第７のクロック信号とを受け
   る複数の第２のナンド回路と、 前記複数の第２のナンド回路に対応して設けられ、各々
   が対応する第２のナンド回路の出力を受ける複数の第２
   のイクスクルーシブオア回路とを含み、前記複数の第２
   のイクスクルーシブオア回路のうち最上位ビットの第２
   のイクスクルーシブオア回路はさらに前記第６のクロッ
   ク信号と相補的な信号を受け、前記最上位ビットの第２
   のイクスクルーシブオア回路以外の第２のイクスクルー
   シブオア回路はさらに前記第８のクロック信号を受ける
   ことを特徴とする、請求項１に記載のディジタル式基準
   クロック発生回路。