KR930011837B1 - 클럭발생장치 - Google Patents

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사또 순이찌
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샤프 가부시끼가이샤
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Abstract

내용 없음.

Description

클럭발생장치
제1도는 종래의 타임.베이스.컬렉터의 개략블럭도.
제2도는 제1도에 표시한 타임.베이스.컬렉터에 사용되는 기록클럭 발생회로의 블럭도.
제3도는 이 발명의 한 실시예의 블럭도.
제4도는 제3도에 표시한 ROM으로부터 판독된 정현파 데이터 및 여현판 데이터에 의한 파형도.
제5도는 이 발명의 다른 실시예의 블럭도.
제6도는 제5도에 표시한 기준클럭 발생회로로부터 출력되는 각 기준 클럭신호의 파형도.
제7도는 제5도에 표시한 핸스 패스 필터의 대역특성을 표시하는 도면이다.
제8도는 마찬가지로 위상특성을 표시하는 도면이다.
제9도는 제5도에 표시한 2비트화 회로의 한 예를 표시하는 회로도.
제10도는 제9도에 표시한 2비트화 회로의 진리치표(眞理値表)를 표시하는 도면이다.
제11도는 제5도에 표시한 디지틀 승산기(乘算器)의 한 예를 표시하는 회로도.
제12도는 제11도에 표시한 디지틀 승산기의 진리치표를 표시하는 도면이다.
제13도는 이 발명의 또 다른 실시예를 표시하는 블럭도.
제14a도, 제14b도, 제15a도, 제15b도는 제13도에 표시한 클럭발생 장치에서 발생되는 클럭신호의 타이밍도.
제16도는 이 발명의 또 다른 실시예를 표시하는 블럭도.
제17도는 이 발명의 또 다른 실시예를 표시하는 블럭도.
제18도는 이 발명의 다시금 다른 실시예를 표시하는 블럭도.
이 발명은 클럭 발생장치에 관한 것이다. 보다 특정적으로는, 이 발명은 타임.베이스.컬렉터 기록클럭 발생 회로 등에 적용되며, 외부로부터 주어진 수평동기 신호를 기준동기 신호로 동기시켜서 클럭 신호를 발생하도록한 클럭신호 발생장치에 관한 것이다.
영상 신호를 광 디스크나 비디오 테이프 레코오더 등에 애널로그 신호로 기록하고, 재생할 경우, 재생된 영상신호의 시각축 변동을 제거하기 위하여, 타임,베이스.컬렉터가 사용되고 있다.
제1도는 종래의 타임.베이스.컬렉터의 한예를 표시하는 개략블럭도이다.
제1도는 참조하여, 단자(26)에는 시간측이 변동한 재생 영상신호(정지화 신호)가 주어진다.
이 재생영상 신호는 A/D 변환기(21)와 기록클럭 발생회로(24)와에 주어진다.
기록클럭 발생회로(24)는 재생영상 신호로부터 수평동기 신호를 분리하는 것과 아울러, 재생영상 신호의 시간축 변동에 대응한 기록클럭신호(W.CK)를 발생한다.
A/D변환기(21)는 이 기록 블럭신호(W.CK)에 응하여, 재생 영상신호를 샘플링하고, 디지틀화하여 메모리(22)에 준다.
메모리(22)는 디지틀화된 영상신호를 똑같은 시간축 변동을 가지는 기록클럭신호(W.CK)에 의하여 기록한다.
한편, 외부기준 동기 신호가 판독 클럭발생회로(25)에 주어지고, 이 판독 클럭 발생회로(25)로부터 시간축이 일정한 외부기준 동기 신호에 동기한 판독 클럭신호(R.CK)가 발생되어 메모리(22)와 D/A변환기(23)와에 주어진다.
메모리(22)는 판독클럭신호(R.CK)에 응하여, 기억되어 있는 디지틀 영상신호를 판독하여 D/A 변환기(23)에 준다.
D/A변환기(23)는 이 판독 클럭신호(R.CK)에 응하여, 디지틀 영상 신호를 애널로그 신호로 변환한다.
따라서, D/A변환기(23)로부터 출력단자(27)에 출력된 영상신호는 시간축이 일정하게 된다.
그런데, 제1도에 표시하는 바와 같이 타임.베이스.컬렉터의 시간축 보정능력은, 재생영상 신호의 시간축의 변동에 대하여, 여하히 정확하게 추종한 기록클럭 신호(W.CK)를 발생할 수 있는가에 달려있다.
종래로부터 제안되고 있는 수정진동자나 코일, 콘덴서등의 소자를 사용한 일반적인 BCO(burst controlled oscillator)로는 충분하지 않고, 넓은 주파수 응답 범위와, 빠른 응답속도와를 병합하여 갖는 회로가 필요하게 된다.
또, 이와 같은 BCO는, 본질적인 것으로서, 노이즈나 파형 변형이나 드롭아웃이나 스큐(skew) 등의 영향을 받아서 불안정하기 쉬운 결점이 있다.
그러므로, 타임.베이스.컬렉터에 포함되어 있는 바스트 게이트 회로나, 동기분리 회로에서는, 입력영상 신호의 시간축 변동성분을 감쇠되지 않도록 하면서, 노이즈 등의 영향을 받게 되는 일이 어렵게한다는 상반되는 요구를 만족시키기 위하여, 여러가지의 연구가 시행되고 있다.
즉, 수평동기 신호분리 회로로서, 지연회로나 플라이 휠발진기를 사용한 게이트 신호에 의한 동기 게이트 회로나, 드롭 아웃을 검출하여 영상신호중의 드롭아웃 노이즈를 뮤팅하거나, 동기분리나 클램프를 금지하는 회로가 사용되고 있다.
또, 컬러 바스트 게이트 회로로서는, 광대역 회로가 사용되고, 동기 신호 및 컬러 바스트 신호의 증폭이나 분리가 행하여지고 있다.
다음에, 이와 같이 하여 분리된 동기신호 및 컬러바스트 신호를 사용하여, 정확한 기록 클럭신호(W.CK)를 만들경우의 한예를 제2도에 표시한다.
제2도에 표시하는 기록클럭 발생회로(24)에 있어서, 단자(40)를 사이에 두고 수평동기 신호가 위상 비교기(31)에 주어진다.
위상 비교기(31)는 수평동기 신호와, 가변전압 제어발진기(VCO)(33)의 출력을 분주회로(34)에서 분주한 신호와의 위상을 비교하고, 오차전압을, 루프필터(32)를 사이에 두고 VCO(33)에 준다.
이것들의 위상 비교기(31)와 루프필터(32)와 VCO(33)와 분주회로(34)와에 의하여 PLL루프가 구성되어 있다. 루프필터(32)는 PLL루프의 발진을 방지하기 위하여 삽입되어 있고, 이 루프필터(32)때문에, 영상신호에 급격한 위상 변동이 있어도, VCO(33)의 출력은 이 위상 변동에 거의 추종하지 않게 되고, 서브캐리어의 위상과는 무관계인 것으로 된다.
VCO(33)의 출력은 분주회로(35)에 주어지고 주파수가 1/4로 분주되어, 3fsc(fsc는 서브캐리어 주파수)신호가 출력된다.
또한, 분주회로(35)는 단자(41)에 입력된 컬러바스트 신호의 1펄스에 의하여 리세트 된다.
이 리세트 동작에 의하여, 분주회로(35)의 분주출력인 3fcs신호는, 컬러바스트 신호와의 위상차가 컬러서브캐리어의 위상으로 환산하여 30°이하로 된다.
분주회로(35)의 1/4분주출력은 위상 변조기(36)에 주어져서 위상 변조되고, 그 출력이 분주회로(37)에 의하여 1/3분주되어, 컬러 서브캐리어의 주기와 동일하게 된다.
분주회로(37)의 1/3분주 출력은 위상비교기(38)에 주어진다. 위상 비교기(38)에는, 컬러바스트 신호가 주어져있고, 위상 비교기(38)는 1/3분주 출력신호와 컬러 바스트 신호와의 위상 비교를 행하고, 루프필터(39)를 사이에 두고 오차전압을 위상변조기(36)에 준다.
위상변조기(36)는 이 오차전압에 응하여, 3fsc 신호를 위상 변조하고, 입력영상 신호에 추종하여, 또한 수평동기 신호에 위상 클럭한 기록클럭신호(W.CK)를 단자(42)에 출력한다.
그러나, 제2도에 표시한 기록클럭 발생회로(24)를 사용한 타임.베이스.컬렉터(20)에 있어서는, 기록클럭신호의 기초가 되는 신호를 발생하는 VCO(33) 및 컬러바스트 신호로 위상 클럭시키기 위한 위상 변조회로(36)에 각각 루프필터(32,39)를 사용한 피드백 제어를 사용하고 있기 때문에, 상술한 바와 같은 개선을 행하여도, 응답속도가 빠른 기록 클럭 발생회로를 실현하는 것은 불가능하였었다.
특히, 광디스크 정지화 파일과 같은 경우, 정지화 1프레임이 재생되는 것은 단시간이고, 광디스크의 회전지터(jitter)도 높은 주파수 성분을 갖기 때문에, 피드백 제어에서는 고속으로 완전한 시간축 보정을 행할 수 없었다.
그러므로, 이 발명의 주된 목적은, 입력신호에 동기하고 또한 응답속도를 개선한 클럭발생장치를 제공하는 것이다.
이 발명의 다른 목적은, 기준신호에 동기하고 또한 설정된 주파수를 가지는 안정된 클럭신호를 발생할 수 있는 클럭 발생장치를 제공하는 것이다.
이 발명은 입력신호의 위상을 기준클럭 신호의 위상에 동기시켜서 출력클럭 신호를 발생하는 클럭 발생장치이고, 제1의 클럭신호 발생회로로부터 발생된 기준클럭 신호로서의 제1의 클럭신호에 응하여, 그 제1의 클럭신호의 위상에 대하여, 그 위상이 직교하는 제2의 클럭신호가 제2의 클럭 신호 발생회로로부터 발생된다.
입력신호와 제1의 클럭신호와의 위상차가 위상차 검출회로에 의하여 검출되고, 각각이 그 위상차를 갖고 또한 위상이 직교하는 제1 및 제2의 검출신호가 출력된다.
제1의 클럭신호와 제2의 클럭신호와 제1 및 제2의 검출신호와에 응답하고, 입력신호의 위상에 동기한 출력클럭신호가 출력클럭 신호 발생회로로부터 발생된다.
따라서, 이 발명에 따르면, 입력신호에 대한 기준신호의 위상을 광대역이고 또한 고속으로 동기를 취할수가 있고, 충분하게 넓은 주파수 응답범위와, 빠른 응답속도와를 병합하여 갖인 안정된 기록클럭신호 등의 기준클럭신호를 발생할 수가 있다.
따라서, 이 발명은 높은 회전 지터를 가지는 것과 같은 광디스크 정지화 파일등의 타임.베이스.컬렉터의 기록 클럭 발생회로에 유효하게 적용할 수가 있다.
이 발명의 보다 바람직한 실시예에서는, 위상차 검출회로로서, 입력신호를 제1의 클럭신호에 의하여 샘플링하는 샘플링 회로와, 샘플링된 입력신호의 절대위상을 구하고, 미리정해진 위상과의 위상차를 연산하는 연산회로와, 미리 정현파 데이터와 여현파 데이터와를 기억하고, 연산회로에 의하여 위상차가 연상된 것에 응하여, 그 위상차를 가지는 정현파 신호를 제1의 검출신호로서 출력하는 것과 아울러, 그 위상차를 가지는 여현파 신호를 제2의 검출신호로서 출력하는 기억회로로 구성된다.
다시금, 이 발명의 보다 바람직한 실시예에서는, 출력클럭신호 발생회로로서, 제1의 클럭신호와 제1의 검출신호와를 곱셈하는 제1의 승산회로와, 제2의 클럭신호와 제2의 검출신호와를 곱셈하는 제2의 승산회로와, 제1 및 제2의 승산회로의 각각의 출력을 가산하여 출력클럭신호를 출력하는 가산회로에 의하여 구성된다.
다시금, 다른 발명은 기준 클럭신호에 대하여 미리 정하는 주파수의 범위내에서 임의 주파수의 클럭신호를 발생하는 클럭발생장치이고, 제1의 클럭신호 발생회로로부터 기준 클럭신호로서의 제1의 클럭신호가 발생되고, 이 제1의 클럭신호에 응하여, 그 제1의 클럭신호의 위상에 대하여 직교하는 위상을 가지는 제2의 클럭신호가 제2의 클럭신호 발생회로로부터 발생된다.
입력단자에는 정하는 주파수를 설정하기 위한 설정신호가 입력되고, 제1의 클럭신호에 응답하여, 입력된 설정신호가 적분회로에 의하여 적분된다. 적분된 설정신호가 기억회로에 입력되면, 적분된 설정신호에 응한 진폭치의 정현파 데이터와 여현파 데이터와가 판독된다.
제1의 클럭신호와 제2의 클럭신호와 정현파 데이터 및 여현파 데이터와에 응답하여, 위상이 기준클럭신호에 동기하고 또한 설정된 주파수의 출력클럭신호가 출력클럭신호 발생회로로부터 발생된다.
따라서, 이 다른 발명에 따르면, 설정신호에 의하여 임의의 주파수의 클럭신호를 얻을수가 있다.
그러므로, 기준신호에, 대단히 가까운 주파수의 클럭신호에서도 간단하게 얻을 수가 있고, 기준신호 보다도 주파수가 높은 클럭신호를 간단하게 얻을 수가 있다.
이외의 발명의 보다 바람직한 실시예에서는, 출력클럭신호발생회로로서, 제1의 클럭신호와 기억회로로부터 판독된 여현파 데이터와를 곱셈하는 제1의 승산회로와, 제2의 클럭신호와 정현파 데이터와를 곱셈하는 제2의 승산회로와, 제1 및 제2의 승산회로의 각각의 출력을 가산하는 가산회로와에 의하여 구성된다.
다시금, 보다 바람직한 실시예에서는, 기억회로는 정현파 데이터 및 여현파 데이터를 각각 상위복수 비트와 하위복수 비트와로 분할하여 기억하고, 제1의 클럭신호의 진폭이 제1의 감쇠회로에 의하여 미리 정하는 레벨에 감쇠되고, 제2의 클럭신호의 진폭이 제2의 감쇠회로에 의하여 미리 정하는 레벨에 감쇠된다. 제1의 승산회로는 제1의 클럭신호와 여현파 데이터의 상위 복수 비트와를 곱셈하는 제3의 승산회로와, 진폭이 미리 정하는 레벨에 감쇠된 제1의 클럭신호와 여현파 데이터의 하위비트와를 곱셈하는 제4의 승산회로와에 의하여 구성된다.
제2의 승산회로는 제2의 클럭신호와 정현파 데이터의 상위 복수비트와를 곱셈하는 제5의 승산회로와, 신호와 미리 정하는 레벨에 감쇠된 제2의 클럭신호와 정현파 데이터의 하위 복수 비트와를 곱셈하는 제6의 승산회로와에 의하여 구성된다.
제3도는 이 발명의 한 실시예의 블럭도이다.
우선, 제3도를 참조하여, 구성에 관하여 설명한다. 수정발진기(1)는 예를들면 4.05㎒(=fc)의 주파수를 가지는 구형파의 기준클럭신호를 발생한다.
이 기준 클럭신호는 밴드패스 필터(2)에 주어진다. 밴드패스 필터(2)는 구형파의 기준클럭 신호를 4.05㎒의 정현파 신호(sin(2πfct))로 변환한다.
여기서, π는 원주율이고, t는 시간이다. 정현파 신호(sin(2πfct))는 제1의승산기(3)와 1/4주기지연기(4)와 A/D변환기(6)에 주어진다. 1/4주기지연기(4)는 입력된 정현파 신호(sin(2πfct))를 1/4주기만큼 지연하여 여현파 신호(cos(2πfct))를 제2의 클럭신호로서 출력한다.
이 여현파 신호(cos(2πfct)는 승산기(5)에 주어진다. 단자(11)를 사이에 두고 수평동기 신호가 A/D변환기(6)에 주어진다.
이 수평동기 신호는 클럭신호의 위상을 수평동기 신호의 위상에 마추기 위하여 입력된다. A/D변환기(6)는 시간축이 변동한 수평동기 신호가 얻어질때의 정형파 신호(sin(2πfct))의 전압을 샘플링하고, 그것을 디지틀 신호로서 연산기(7)에 준다.
연산기(7)에는 초기 위한 설정기(8)에 의하여 초기 위상(b)이 설정된다. 연산기(7)는, 도시하지 않았으나 정현파 데이터를 기억하기 위하여 ROM과 여현파 데이터를 기억하기 위한 ROM를 내장하고 있다.
연산기(7)는 A/D변환기(6)로부터 입력된 디지틀 신호의 절대위상(a)과 초기위상 설정기(8)로 설정된 위상(b)과의 위상차(a-b=c)를 연산하고, 그 위상차의 정현파 성분(sin(a-b))과 여현파 성분(cos(a-b))을 내장하고 있는 ROM로부터 출력한다.
연산기(7)로부터 출력된 정현파 성분(sin(a-b))은 제1의 승산기(3)에 주어지고, 여현파성분(cos(a-b))은 승산기(5)에 주어진다. 승산기(3)는 정현파신호(sin(2πfet))와 제1의 검출신호인 정현파성분(sin(a-b))과의 곱셈을 행하고, 그 곱셈 결과를 애널로그 신호로 출력한다.
승산기(5)는 제2의 기준신호인 여현파 신호(cos(2πfet))와 제2의 검출 신호인 여현파 성분(cos(a-b))과의 곱셈을 행하고, 그 곱셈 결과를 애널로그 신호로서 출력한다.
승산기(3,5)는 예를들면 4상한(象限)의 멀티프라임 기능을 가지는 D/A 변환기가 사용된다. 승산기(3.5)로부터 출력된 곱셈결과는 가산기(9)에 의하여 가산되고, 콤퍼레이터(12)(comparator)에 주어진다.
콤퍼레이터(12)는 가산결과를 2치화(値化)하여 기록클럭신호(W.CK)를 출력한다.
제4도는 제3도에 표시한 연산기에 내장되어 있는 ROM로부터 판독된 정현파 데이타 및 여현파 데이터에 의한 파형도이다.
제4도에서 명백한 바와 같이, 정현파 성분(sin(a-b))과 여현파 성분(cos(a-b))은 각각의 위상이 직교 위상관계에 있다.
다음에, 제3도 및 제4도를 참조하여, 이 발명의 한 실시예의 클럭발생 장치의 구체적인 동작에 관하여 설명한다. 수정발진기(1)로부터 출력된 구형파의 기준클럭신호는 밴드패스 필터(2)에 의하여 4.05㎒의 정현파 신호(sin(2πfct))로 변환되고, 승산기(3)과 1/4주기지연기(4)와 A/D변환기(6)에 주어진다. 1/4주기지연기(4)는 정현파 신호 (sin(2πfct))를 1/4주기 만큼 지연하고, 제2의 클럭신호인 여현파신호 (cos(2πfct))를 발생하여 승상기(5)에 준다.
여기서, 승산기(3,5)에 입력된 정현파 신호(sin(2πfct)) 및 여현파 신호 (cos(2πfct))의 위상분해능(能)은 각각 승산기(3,5)의 비트 구성에 의존한다.
예를들면, 승산기(3,5)가 각각 5비트로 구성된 것이라고 하면, 11.25°(=360°÷32)의 위상분해능으로 된다.
이 위상 분해능은, 시스팀의 애널로그 회로가 가지는 S/N에 의하여 형성되는 잔류시간축 오차 또는 시스팀의 요구하는 타임.베이스.컬렉터의 범위에 의하여 선택된다.
A/D변환기(6)는 단자(11)를 사이에 두고 시간축이 변동한 수평동기 신호가 주어지면, 정현파 신호(sin(2πfct))의 전압을 샘플링하고, 그 샘플링 결과를 디지틀 신호로서 출력한다.
연산기(7)는 그 디지틀 신호를 받아, 디지틀 신호의 절대 위상(a)을 구하고, 초기위상 설정기(8)에서 미리 설정된 위상(b)과의 위상차(a-b=c)를 연산한다.
연산기(7)는 그 위상차의 정현파 성분(sin(a-b))과 여현파 성분 (cos(a-b))을 내장하고 있는 ROM으로 부터 판독한다.
즉, 연산기(7)는 위상(a,b)를 어드레스로하여, 정현파용의 ROM과 여현파용의 ROM을 동시에 액세스하고, 위상차(a-b)에 대응한 정현파 성분과 여현파 성분과를 동시에 디지틀 신호로서 출력한다.
연산기(7)로부터 출력된 정현파 성분 (sin(a-b))은 승산기(3)에 주어지고, 여현파 성분 (cos(a-b))은 승산기(5)에 주어진다. 승산기(3,5)는 공히 검출신호인 입력디지틀 신호를 애널로그신호로 변환할 즈음에, 기준신호에서 그 출력진폭이 제어될 수 있도록 한 것이 사용되고 있다.
따라서, 승산기(3)는 제1의 기준신호인 정현파 신호 (sin(2πfct))와, 제1의 검출신호인 정현파 성분(sin(2πfct))과의 곱셈을 행하고, 그 곱셈 결과인 sin(2πfct). sin(a-b)을 애널로그 신호로서 출력한다.
승산기(5)는 제2의 기준신호인 여현파신호 (cos(2πfct))와, 제2의 검출신호인 여현파 성분 cos(a-b)와의 곱셈을 행하고, 그 곱셈 결과인 cos(2πfct)cos(a-b)를 애널로그 신호로서 출력한다.
승산기(3,5)로부터 출력된 승산출력을 애널로그 가산기(9)에 의하여 가산되고, 아래의 출력신호가 콤퍼레이터(12)에 주어진다.
sin(2πfct)).sin(c)+cos(2πfct).cos(2πfct-c) (1)
단, c=(a-b)
이 제(1)식에서 명백한 바와 같이, 제1의 기준신호는 90°위상이 다른 여현파 신호 cos(2πfct)에 대하여 C만큼 위상이 늦인 여현파 신호 (cos(2πfct))가 출력된다.
이 여현파 신호 (cos(2πfct))는 콤퍼레이터에(12)에 의하여 2치화되고, 기록클럭 신호(W.CK)로서 출력된다.
따라서, 이 기록 클럭신호(W.CK)는 수평동기 신호에 위상이 동기한 클럭으로 되다.
이와 같이, 출력되는 여현파 신호 (cos(2πfct))에는, 기준신호의 1클럭에 대한 수평동기 신호의 위상차에 대응한 위상(c)이 나타난다.
즉, 기준신호인 정현파 신호와 입력신호인 수평동기 신호와의 위상차(c)만큼, 순시에 정현파 신호와 동일한 여현파 신호(cos(2πfct))의 위상을 변화시키게 된다.
더구나, 이 여현파 신호(cos(2πfct))는, 시간축 변동을 갖는 수평동기 신호에 위사록(lock)하고 있다.
여현파 신호 cos(a-b)는 콤퍼레이터(12)에 의하여 2치 신호로 변화되어 있기 때문에, 안정된 기록클럭 신호(W.CK)가 얻어진다.
또한, 상술의 실시예에서는, 수평동기 신호에 대한 기억클럭신호(W.CK)의 초기 위상을 맞추는 것만으로 재생영상 신호의 시간축 보정을 행하고 있지만, 이것으로도 충분한 타임.베이스.컬렉터에 의한 효과를 얻을 수가 있다.
이것은, 콤포넨트 기록의 동화(動畵) 또는 정지화(靜止畵)에서도, 한개의 수평기간중에서의 시간축 변동이 작기 때문이다.
단, 보다 정확한 타임.베이스.컬렉터 효과가 요구될 경우에는, 수평동기 신호 종료 위상 오차를 제1도에 표시한 메모리(22)에 기억시켜서, 이 기록오차에 의거하여, 디지틀 신호로부터 애널로그 신호로 변환하는 D/D변환기(23)의 샘플링 클럭(판독 클럭신호(R.CK))의 위상을 수평주기의 단위로 위상 변조하면 좋다.
그리고, 판독 클럭신호(R.CK)의 발생회로로서, 상술의 기록클럭신호 발생회로와 같은 수단을 사용하면 된다.
또한, 정현파 신호와 여현파 신호와는, 위상이 1/4주기 어긋난것만으로 전혀 똑같은 신호이므로, 제3도에 표시한 실시예에 있어서 정현파와 여현파를 교환하여도 전혀 같은 효과를 얻을 수가 있다.
다시금, 애널로그 가산기(9)에 의하여 가산처리되는 일 없이, 애널로그 감산기를 사용하여 감산처리를 행하도록 하여도 좋다.
제5도는 이 발명의 다른 실시예 블럭도이고, 제6도는, 제5도에 표시한 기준 클럭 발생회로로부터 발생되는 기준클럭신호의 타이밍도이다.
이 제5도에 표시한 실시예는, 기준클럭신호로서, 각각의 위상이 0,π/2,2π/2,3π/2만큼 어긋난 신호를 사용하는 것과 아울러 디지틀 승산기(3a,5a)를 사용하도록한 것이며, 아래의 점을 제외하고 상술의 제3도에 표시한 실시예와 마찬가지이다.
기준클럭 발생회로(10)는, 수정발진기(1a)와 4비트 쉬프트 레지스터(51)와를 포함한다. 수정발진기(1a)는 4.05㎒의 4배의 주파수의 정현파 신호(sin(2πfct))에 대응하는 클럭신호(4ck)를 발생한다. 이 클럭신호(4ck)는 4비트 쉬프트 레지스터(51)에 주어져 1/4분주되고, 제6도에 표시하는 바와 같이, 각각이 주파수 4.05㎒이고, 서로 π/2식 순차로 위상이 어긋난 구형파의 기준클럭신호(CK0~CK3)가 출력된다.
이 기준클럭신호(CK0~CK3)는 디지틀 승산기(3a)와 2비트화(化) 회로(52)와 레지스터(55)와에 주어진다. 레지스터(55)는 기준클럭신호(CK0~CK3)를 각각 1클럭분 만큼 지연한다.
이 지연량은 위상적으로는 π/2에 상당하고, 기준클럭신호(CK0~CK3)를 레지스터(55)에 주는 것에 의하여, 레지스터(55)로부터 여현파신호(cos(2πfct))에 대응하는 제2의 클럭신호(CKc)가 출력되고, 디지틀 승산기(5b)에 주어진다.
기준클럭신호(CK0~CK3)중 3개의 기준클럭신호 cos(CK1~CK3)는 2비트화 회로(52)에 의하여 2비트로 변환되고, D/A변환기(53)에 주어진다.
D/A변환기(53)는 클럭신호(4CK)에 응답하여, 2비트화된 기준클럭신호(CK1~CK3)를 애널로그 신호로 변환한다.
이 애널로그 신호는 밴드패스 필터(54)에 주어지고, 기본파 성분만이 추출되고 A/D변환기(6)에 주어진다.
연산기(7)는 위상 환산기(71)와 ROM(72,73)을 포함한다. 위상환산기(71)는 상술의 제3도의 실시예의 설명과 마찬가지로하여, A/D 변환기(6)의 출력의 절대위상(a)과 초기위상 설정기(8)에서 설정된 위상(b)과의 위상차(a-b=c)를 연산한다.
ROM(72)는 여현파 성분의 데이터 cos(a-b)를 미리 기억하고, ROM(73)은 정현파 성분의 데이터 sin(a-b)을 미리기억하고 있다.
위상환산기(71)에 의하여 위상차가 연산되면, ROM(72)은 그 위상차를 가지는 여현파 데이터 cos(a-b)를 디지틀 승산기(5a)에 주고, ROM(73)로부터 그 위상차의 정현파 데이터 sin(a-b)를 디지틀 승산기(3a)에 준다. 디지틀 승산기(3a)는 기준으로되는 정현파 클럭신호(CK0~CK3)와 정현파 데이터 sin(a-b)와를 곱셈하고, 디지틀 승산기(5a)는 여현파의 제2의 클럭신호(CKc)와 여현파 데이터 cos(a-b)와를 곱셈한다.
디지틀 승산기(3a)의 곱셈 승산결과는 클럭신호(4CK)에 응하여 레지스터(56)에 기억되고, 디지틀 승산기(5a)의 곱셈결과는 클럭신호(4CK)에 응하여 레지스터(57)에 기억된다. 레지스터(56,57)의 각각에 기억된 곱셈결과는 디지틀 가산기(9a)에 의하여 가산되고, 그 가산 결과는 D/A변환기(58)에 의하여 클럭신호(4CK)에 응답하여 애널로그 신호로 변환된다.
이 애널로그 신호는 밴드패스 필터(59)에 주어지고, 기본파 성분만이 추출되고, 콤페레이터(12)에 의하여 2치화되고, 기록 클럭신호(W.CK)로서 출력된다.
제7도는 제5도에 표시한 밴드패스 필터의 대역특성을 표시하는 도면이고, 제8도는 같은 위상 특성을 표시하는 도면이다.
제5도에 표시한 밴드패스 필터(59)는 캐리어 주파수(fo)를 중심으로하여 ±4fo인 곳에서 감쇠량이 1/(2n-1) 이상이고,±1/2fo의 범위의 주파수 성분이 통과할 수 있도록 한 대역특성으로 선택되는 것이 바람직하다.
다시금 캐리어 주파수(fo)를 중심으로하여, ±1/2fo의 주파수 범위에서 위상지연 특성이 주파수에 대하여, 제8도에 표시하는 바와 같이 선형특성을 유지하도록 밴드 패스 필터(59)의 위상특성이 선택되는 것이 바람직하다.
제9도는 제5도에 표시한 2비트화 회로의 한예를 표시하는 회로도이고, 제10도는 제9도에 표시한 2비트와 회로의 진리치표를 표시하는 도면이다.
다음에, 제9도 및 제10도를 참조하여 2비트화 회로(52)에 관하여 설명한다. 2비트화 회로(52)는 OR회로(521과 522)를 포함하고, OR회로(521)에는 기준클럭신호((CK2와CK3)가 주어지고, OR회로(522)에는 기준클럭신호((CK1과CK3)가 주어진다.
따라서, OR 회로(521)로부터 MSB비트가 출력되고, 다른쪽의 OR회로(522)로부터 LSB비트가 출력된다.
이 2비트화 회로(52)의 진리치표는 제10도에 표시하는 것과 같이 된다.
제10도에 있어서는, 각 상태(0,1,0, -1)와의 관계를 표시하고 있고, 이 2비트의 출력이 상술의 D/A변환기(53)에 주어져서 애널로그 신호로 변환된다.
제11도는 제5도에 표시한 디지틀 승산기의 한예를 표시하는 회로도이고, 제12도는 제11도에 표시한 디지틀 승산기의 진리치표를 표시하는 도면이다.
다음에, 제11도 및 제12도를 참조하여, 디지틀 승산기(3a)에 관하여 설명한다. 디지틀 승산기(3a)는 10비트분의 3입력 NAND회로(301)와 EXOR회로(302)와를 포함한다. NAND회로(301)의 하나의 입력단자에는 정현파 성분(a-b)을 구성하는 비트(D0~D9)의 각각이 주어지는 것과 아울러, 기준클럭신호(CK0,CK2)가 NAND회로(301)의 다른 입력단에 주어진다.
NAND회로(301)의 출력신호는 각각 대응의 EXOR회로(302)의 한쪽입력단에 주어지고, 최상위 비트의 EXOR회로(302)를 제외하는 다른 EXOR회로(302)에는 기준클럭신호(CK3)가 공통적으로 주어진다.
최상위비트(D9)는 부호비트이기 때문에, 이것에 대응한 EXOR회로(302)에는 기준클럭신호(CK1)를 반전한 클럭신호가 주어진다.
이와 같이 구성된 디지틀 승산기(3a)에 있어서의 진리치표는 제12a도 및 제12b도에 표시하는 것과 같이 된다.
제12a도 비트(D0)로부터 (D8)까지의 입출력 관계를 표시하고, 그 상단은 비트(D0)까지가 ＂L＂레벨일때의 것이며, 하단은 ＂H＂레벨일때의 것이다.
상태 0에서는 ＂L＂레벨(이 레벨을 0으로 한다)이 출력되고, 상태 1에서는 입력은 그대로 출력되고, 상태 -1에서는 반전하여 출력된다.
제12b도는 마찬가지로하여 비트(D9)에 관해서의 진리치표이고, ＂L＂레벨이 마이너스(-)를 표시하고, ＂H＂레벨이 플러스(+)를 표시하는 것으로 한다.
그리고 애널로그 정현파 신호를 생각할때, 그 영점을 ＂0(=1000000000)＂로 하고, 최소치를 ＂-512(=0000000000)＂로 하고, 최대치를 ＂+511(=1111111111)＂로 하였을때에는 상태 0일때의 비트(D9)의 곱셈출력은 0이므로, (0000000000)이 아니고, (1000000000)로 하지 않으면 안된다.
그러므로, 제11도에 표시한 승산기는 그렇게 되도록 논리 구성이 되어 있다.
또, 제12b도에서 명백히 되는 바와 같이 상태 1일때에는, 부호비트(D9)가 그대로 출력되고, 상태 -1일때에는 반전출력된다.
제5도에 표시한 디지틀 승산기(5a)도 제11도와 마찬가지로 구성되어 있으므로, 그 설명을 생략한다.
다음에, 제5도에 표시한 실시예의 구체적인 동작에 관하여 설명한다. 수정발진기(1a)는 4.05㎒의 4배의 주파수의 클럭신호(4CK)를 발생한다. 4비트 쉬프트 레지스터(51)는 제6도에 표시하는 바와 같이, 클럭신호(4CK)를 분주하고, 각각의 위상이 다른 기준클럭신호(CK0~CK3)를 출력한다.
2비트화 회로(52)는 기준클럭신호(CK1~CK3)를 2비트화 하고, 제10도에 표시하는 바와 같은 MSB비트와 LSB비트를 D/A변환기(53)에 준다.
D/A변환기(53)는 그 2비트의 디지틀 신호를 애널로그로 변환하고, 밴드 패스 필터(54)에 의하여 그 기본파만이 추출되고 애널로그의 정현파 신호가 A/D변환기(6)에 주어진다. A/D변환기(6)는 상술의 제3도에 표시한 실시예와 마찬가지로 하여, 시간축이 변동한 수평동기 신호가 주어졌을때의 애널로그 정현파 신호 (sin(2πfct))의 전압을 샘플링하고, 디지틀 신호로서 연산기(7)에 준다.
연산기(7)는 위상비교기(71)가 디지틀 신호의 절대위상(a)에 대한 초기위상(b)과의 위상차를 산출하고, 그것을 어드레스신호로서 ROM(72,73)으로부터 위상차(a-b=c)에 대응한 정현파 성분 sin(a-b)과 여현파 성분 cos(a-b)을 출력한다.
디지틀 승산기(3a)는 4개의 기준클럭신호(CK0~CK3)와 정현파 성분 sin(a-b)를 곱셈하고, 디지틀 승산기(5a)는 여현의 클럭신호(CKK)와 여현파 성분 cos(a-b)과를 곱셈한다.
그 결과 디지틀 승산기(3a)로부터는 곱셈결과 sin(2πfct).sin(a-b)가 출력되어서 레지스터(56)에 기억되고, 디지틀 승산기(5a)로부터 곱셈결과로서 -cos(2πfct).cos(a-b)가 출력되어서 레지스터(57)에 기억된다. 레지스터(56,57)에 기억더ㅚㄴ 곱셈결과는 디지틀 가산기(9a)에 의하여 감산처리 된다.
즉, 디지틀 가산기(9a)는 다음의 제(2)식에 표시하는 감산결과를 출력한다.
sin(2πfct).sin(c)+cos(2πfct).cos(c)=cos(2πfct) (2)
단, c-a-b
이 제(2)식에서 명백하는 바와 같이 여현파 신호 (cos(2πfct))에 대하여, c만큼만 위상이 지연된 여현파 신호 (cos(2πfct-c))가 출력된다.
이 여현파 신호(cos(2πfct-c))는 D/A변환기(58)에 의하여 애널로그 신호로 변환되고, 밴드 패스 필터(59)에 의하여 기본파가 추출되고, 콤페레이터(12)에 의하여 2치화 되어서 기록클럭신호(W.CK)가 출력된다.
제13도는 이 발명의 또다른 실시예를 표시하는 블럭도이다. 이 제13도에 표시한 실시예는, 외부로부터 주어지는 설정신호에 의하여 희망하는 단일주파수의 출력클럭 신호가 얻어지도록 구성한 것이다.
단, 출력클럭신호의 주파수 범위는, 소정의 주파수(△f)의 범위내이다.
제13도를 참조하여, 클럭발생장치는 적분회로(60)와 위상 변회로(61)로 이루어진다. 적분회로(60)의 단자(62)에는 외부로부터 설정신호가 주어진다.
이 설정신호는 8비트의 디지틀 신호이고, 그 디지틀치에 의하여 출력클럭신호의 주파수가 정하여 진다.
그 설정신호는 가산기(64)에 주어진다.
가산기(64)는 1클럭전의 설정치와 금회의 설정치와를 가산한다. 이 가산기(64)는 2n비트(n는 정수) 구성의 가산기이고, 이 실시예에서는 n=5로 하고 있다.
그러므로, 8비트의 설정신호는 가산기(64)의 하위 8비트에 입력되고, 나머지 2비트는 0입력으로 된다.
이 가산출력은 재차 레지스터(65)에 입력된다.
이와 같이하여, 1클럭전의 설정신호를 순차로 가산하는 것에 의하여, 레지스터(65)로부터는 적분된 디지틀 설정신호가 얻어진다.
수정발진기(1b)는 예를들면 2.5㎒의 주파수의 기준클럭신호를 발생하는 것이며, 이 기준 클럭신호(CK)는 밴드 패스필터(2)를 사이에 두고 적분회로(60)의 단자(63)에 주어지는 것과 아울러, 위상변조회로(61)에 주어진다.
위상변조회로(61)는 승산기(3,5)와 1/4주기 지연기(4)와 가산기(9)와 ROM(72,73)과 밴드 패스 필터(59)와 콤퍼레이터(12)와를 포함한다.
이중, 승산기(3,5)와 1/4주기지연기(4)와 가산기(9)에 콤퍼레이터(12)는 제3도에 표시한 실시예와 마찬가지이고, ROM(72,73)과 밴드 패스 필터(59)는 제5도에 표시한 실시예와 같은 것이 사용된다.
적분된 디지틀 설정신호는 ROM(72,73)에 주어지고, ROM(72)로부터 적분된 디지틀 설정신호의 비트데이터의 내용에 대응한 진폭치의 여현설정신호(cos(c))가 출력되어서 승산기(3)에 주어지고, ROM(73)로부터는 마찬가지의 진폭치를 가지는 정현디지틀 설정신호(sin(c))가 판독되어 승산기(5)에 주어진다.
승산기(3)에는 정현파의 기준클럭신호(sin(2πfct))가 주어지고, 승산기(5)에는 정현파의 기준클럭신호(sin(2πfct))를 1/4주기 지연회로(4)에 의하여 반전한 여현의 클럭신호(cos(2πfct))가 주어진다.
승산기(3)는 정현파 신호(sin(2πfct))와 ROM(72)로부터 판독된 여현디지틀 설정신호(cos(c))와를 곱셈하고, 승사기(5)는 여현파 신호(cos(2πfct))와 ROM(72)로부터 판독된 정현디지틀 설정신호(sin(c))와를 곱셈한다.
승산기(3,5)는 곱셈결과를 애널로그 신호로서 출력하고, 가산기(9)에 주어진다. 가산기(9)는 애널로그 가산기이고, 승산기(3,5)의 승산결과를 가산하고, 밴드 패스 필터(59)에 준다.
밴드 패스 필터(59)는 가산출력중의 기본파 성분만을 추출하고, 콤퍼레이터(12)에 준다. 콤퍼레이터(12)는 기본성분의 애널로그치를 2치화하여 단자(40)로부터 출력한다.
제14a도, 제14b도, 제15a도 및 제15b도는 제13도에 표시한 클럭발생장치에서 발생되는 클럭신호의 타이밍도이다.
다음에, 제13도, 제14a도, 제14b도, 제15a도 및 제15b도를 참조하여, 이 실시예의 클럭발생장치의 동작에 관하여 설명한다.
수정발진기(1b), 밴드 패스 필터(2) 및 1/4주기지욘기(4)는 상술의 제3도와 마찬가지이기 때문에, 설명을 생략한다. 적분회로(60)의 단자(62)에 설정신호가 주어지면, 가산기(64)는 레지시터(65)에 기억되어 있는 1클럭전의 설정치와 금회설정된 설정치와를 가산하고, 레지스터(65)에 기억시킨다.
그리고, 레지스터(65)로부터 위상 변조기(61)에 적분된 디지틀 설정신호가 주어진다. ROM(72)은 적분된 디지틀 설정신호의 비트데이터의 내용에 대응한 진폭치의 여현 디지틀 설정신호(cos(c))를 판독하여 승산기(3)에 준다.
마찬가지로하여, ROM(73)은 입력디지틀 설정신호의 비트 데이터의 내용에 대응한 진폭치의 정현파 디지틀 설정신호(sin(c))를 판독하여 승산기(5)에 준다.
승산기(3)는 기준클럭신호(sin(2πfct))와 여현파 디지틀 설정신호 (cos(c))와를 곱셈하고, 곱셈결과 sin(2πfct) .cos(c)를 애널로그 가산기(9)에 준다.
또, 승산기(5)는 여현의 클럭신호(cos(2πfct))와 정현 디지틀 설정신호(sin(c))과를 곱셈하고, 곱셈결과 cos(2πfct).sin(c)를 애널로그 가산기(9)에 준다.
애널로그 가산기(9)는 2개의 곱셈결과를 가산하고, 아래의 제(3)식에 표시하는 출력을 밴드 패스 필터(59)에 준다.
sin(2πfct).cos(c)+cos(2πfct).sin(c)=sin(2πfct+c) (3)
즉, 가산기(9)는 정현기준신호(sin(2πfct))에 대하여, C만큼 위상이 앞선 정현기준신호(sin(2πfct+2)를 출력하여 밴드 패스 필터(59)에 준다.
밴드 패스 필터(59)는 정현파 기준신호(sin(2πfct+c)를 대역제한하고, 콤퍼레이터(12)에 준다.
콤퍼레이터(12)는 정현파 기준신호(sin(2πfct+c))를 2치화 하여 설정신호에 대응한 주파수를 가지는 출력클럭 신호를 단자(40)로부터 출력한다.
상술한 바와 같이, 출력단자(40)에 얻어진 출력클럭 신호는, 기준신호의 1사이클마다에, 그 기준신호에 대하여 입력설정 신호에 응한 위상을 고속으로(2/fc의 시간) 변화시킬 수가 있으므로, 이것에 의하여 기준신호가 위상변조되게 된다.
이것은 결과로서 출력되는 출력클럭 신호의 주파수 그 자체가 입력설정 신호에 의하여 제어되는 것으로 된다.
또한, 승산기(3,5)가 각각 10비트로 구성되어 있는 것으로 하면, 위상분배능은 0.35°(=360÷1023)으로 된다.
단위시간(t)당의 최소위상 변화(dc)와 주파수 변화(df)와의 관계는 다음의 제(4)식으로 표시된다.
df=(1/2π)(dc/dt) (4)
따라서, 단위 시간당의 최소위상변화(dc)와 최대주파수 변위(△f)의 관계는 다음식으로 표시된다.
△f=df(28-1) (5)
위상(c)은 매주기마다 양음(陽陰)의 극성도 선택가능하다고 고려하면, 발진가능한 주파수(f)는 다음식으로 표시된다.
f=fe±△f (6)
즉, 수정발진기(1b)로부터의 기준주파수(fc)를 중심주파수로서 ±△f의 범위내의 주파수를 출력할 수가 있다.
따라서 dc=6.14×10-3rad (7)
dt=400nsec(=1/5c=2.5㎒) (8)
일때는 △f=0.623㎒ (9)
△F=2443㎐ (10)
로 되며, df 간격으로 상술의 제(6)식의 범위내의 주파수가 얻어진다. df의 값은 승산기(3,5)의 분해능에 의하여 결정된다. 이상의 것을 총합하면, 제14a도 및 제14b도에 표시하는 바와 같이, 클럭신호는 기준 신호의 주파수(fc)를 중심으로 하여, ±△의 범위내의 주파수로 된다.
기준신호의 주파수(fc)를 기준으로하여, df간격으로 a,b,c,d 와 같이 단일의 줄파수를 출력할 수가 있다. df의 간격은, 승산기(3,5)가 취급할 수 있는 비트수에 의하여 정하여지고, 비트수가 적을때에는 df의 간격이 넓고, 비트수가 클때에는 df의 간격은 좁게 된다.
어느 주파수의 출력 클럭 신호를 출력하는가는, 위상(c)의 값과 극성, 즉 입력설정 신호의 비트데이터의 내용에 의하여 선택하면 된다.
비트데이터가 작을때에는, 기준신호에 가까운 주파수의 클럭신호가 선택되고, 비트데이터가 클때에는, 기준신호에서 떨어진 주파수의 클럭신호가 선택된다.
상술이 8비트의 설정신호의 비트데이터가 모두 ＂0＂일때에는, c=0이기 때문에, 기준신호 그 자체가 출력된다.
비트데이터가 작을때에 출력되는 출력클럭 신호의 한예를 제14a도, 제14b도, 제15a도 및 제15b도에 실선으로 표시한다.
또, 제14a도 및 제15a도에 표시하는 바와 같이, 위상(c)의 극성이 양일때에는, 출력클럭신호로서는 기준신호 보다 높은 주파수의 것이 출력되고, 음일때에는, 제14b도 및 제15b도에 표시하는 바와 같이, 기준신호보다도 낮은 주파수의 것이 출력된다.
위상(c)의 극성을 양이나 음으로 변경할려면, 예를들면, 승산기(3,5)의 입력하는 정현파 및 여현파의 디지틀 설정신호(sin(c),cos(c))를 역전시키면 된다.
또한 상술의 식에서 명백히 하는 바와 같이, 입력설정신호의 입력전압과, 기준신호의 출력주파수과는 완전한 직선관계로 된다.
즉 선형 특성으로 된다.
또, 설정가능한 주파수 범위 fc±△f는 다음식으로 표시된다.
fc(1-1/2)＜fc±△f＜fc(1=1/2) (11)
따라서, 선택되는 중심주파수(fc)에 의하여, 광범위한 주파수의 출력클럭신호를 발생할 수 있다.
상술한 바와 같이, 이 실시예에서는, 수정발진기(1b)에서 발생된 클럭신호(CK)를 디지틀적 처리에 의하여, 그 주파수를 변화시키도록 되어 있으므로, 주파수의 변동은 온도특성에만 의존한다.
따라서, 온도특성이 좋은 클럭발생 장치를 실현 할 수가 있다.
제16도는 이 발명의 다시금 다른 실시예를 표시하는 블록도이다.
이 제16도에 표시한 실시예는, 상술의 제13도에 표시한 실시예의 승산기(3,5)에 대신하여, 염가의 5비트의 승산기(3b,3c,5b 및 5c)를 사용한 것이다. 정현파의 기준클럭신호(sin(2πfct)는 승산기(3b)에 주어지는 것과 아울러, 감쇠기(67)에 주어지고, 입력레벨이 1/(2n-1)로 감쇠되고, 승산기(3b)에 주어진다. ROM(72)으로부터 출력되는 여현디지틀 설정신호(cos(c)) 중 상위 5비트가 승산기(3b)에 주어지고, 하위 5비트가 승산기(3e)에 주어진다.
다시금, 1/4주기지연기(4)에 의하여 지연된 여현의 클럭신호(cos(2πfct))는 감쇠기(68)에 주어지고, 그 입력레벨이 1/2(n-1)로 감쇠되어 승산기(5c)에 주어진다.
ROM(73)으로부터 판독된 정현디지틀 설정신호(sin(c)) 중 사위 5비트가 승산기(5b)에 주어지고, 하위 5비트가 승산기(5c)에 주어진다.
승산기(3b)는 기준클럭신호(sin(2πfct))와 여현디지틀 설정신호(cos(c))의 상위 5비트와를 곱셈하고, 곱셈출력을 가산기(9b)에 준다.
승산기(3c)는 감쇠된 기준클럭 신호와 여현디지틀 설정신호(cos(c))의 하위 5비트를 곱셈하고, 그 곱셈 결과를 가산기(90)에 준다.
마찬가지로하여, 승산기(5b)는 여현 클럭신호(cos(2πfct))와 ROM(73)으로부터 판독된 정현디지틀 설정신호(sin(c))의 상위 5비트와를 곱셈하고, 그 곱셈 결과를 가산기(9b)에 준다. 승산기(5c)는 감쇠된 여현클럭신호(cos(2πfct))와 정현디지틀 설정신호(sin(c))의 하위 5비트와를 곱셈하고, 그 곱셈결과를 가산기(9b)에 준다.
가산기(9b)는 입력된 그 곱셈 결과를 가산하고, 출력클럭신호(sin(2πfct+2))를 밴드 패스 필터(59)를 통과시켜, 콤퍼레이터(12)에 준다.
그런데, 제16도에 표시한 실시예에 있어서, 기준클럭 신호의 최대진폭을 n비트, 즉 5비트로 분해하였을경우, 1비트당의 크기는 기준클럭 신호의 최대진폭의 1/(25-1)로 된다.
따라서, 감쇠기(67)와 승산기(3c)와에서 승산기(3b)의 최소 분해진폭을 다시금 5비트로 분해한 것으로 된다.
그 결과, 한쌍의 승산기(3b,3c) 감쇠기(67)와에 의하여, 2n비트의 승산기로서 기능하는 것이 된다.
이와 같이, 승산기(3b,3c 및 5b,5c)로서 5비트 구성의 것을 사용한 것에 의하여 코스트를 저감할 수 있다.
또한, 예를들면 정현파 신호와 여현파 신호는 위상이 1/4주기 어긋나는 것만으로 전혀 똑같은 신호이므로, 상술의 실시예에 있어서도 정현파 신호와 여현파 신호와를 교환하여도 전혀 같은 효과를 얻을 수가 있다.
또, 승산기(3b,3c 및 5b,5c)에 있어서, 정현파끼리 또는 여현파끼리를 곱셈하여도 좋다.
다시금, 애널로그 가산기(9b)에 있어서는, 가산처리가 아닌 감산처리를 행하여도 된다.
제17도는 이 발명의 다시금 다른 실시예를 표시하는 블럭도이다.
이 실시예는, 상술의 제5도에 표시한 실시예와 마찬가지로 하여, 4개의 기준클럭신호(CK0~CK3)를 사용하도록 한 것이고, 적분회로(60) 및 ROM(72,73)은 상술의 제16도와 마찬가지로 하여 구성한다.
4개의 기준클럭신호(CK0~CK3)를 발생시키기 위하여, 수정 발진기(1b)는 2.5㎒×4=10.0㎒의 주파수의 클럭신호(4CK)를 발생한다.
이 클럭신호(4CK)는 4비트의 쉬프트 레지스터(51)에 주어지고, 상술의 제6도에 표시한 바와 같이, π/2씩 순차로 위상이 어긋난 기준클럭신호(CK0~CK3)가 출력된다.
여기서, 기준의 위상을 갖는 기준클럭 신호가 CK0이라고 하면, 이것보다 π/2,2π/2,3π/2 만큼 어긋난 4개의 기준클럭신호(CK0~CK3)를 사용하는 것에 의하여, 상태 1→상태 0→상태 -1→상태 0의 순번으로 반복 변화하는 신호에 대응시킬 수가 있다.
이와 같은 반복 변화하는 신호라는 것은, 디지틀의 기준클럭신호를 애널로그화 하였을때의 기준신호이고, 각 상태는 기준클럭신호(CK)와 동일한 주파수의 정현파 신호(sin(2πfct))의 0,π/2,2π/2,3π/2의 위상인 진폭치에 대응시키는 것이 가능하다.
따라서, 4개의 기준클럭신호(CK0~CK3)에서 1개의 정현파 신호 sin(2πfct)를 표현할 수가 있고, 그때의 진폭치는 각각 0,1,0,-1로 된다.
4개의 기준클럭신호(CK0~CK3)는 레지스터로 이루어지는 1클럭지연기(55)에 주어지고, 각각 1클럭분 지연된다.
이 지연량은 위상적으로는 π/2에 상당하므로, 이 1클럭 지연기(55)를 통하는 것에 의하여, 여현의 기준 클럭신호(CKc)(=-cos(2πfct))가 출력된다.
정현파의 기준클럭신호(sin(2πfct))와 ROM(72)으로부터 출력된 여현디지틀 설정신호(cos(c))는 디지틀 승산기(3a)에 주어지고, 여현의 클럭신호(-cos(2πfct))와 ROM(73)으로부터 판독된 정현디지틀 설정신호(sin(c))는 디지틀 승산기(5a)에 주어진다.
아래의 동작은, 제5도와 마찬가지이기 때문에 설명을 생략한다.
제18도는 이 발명의 다시금 다른 실시예를 표시하는 블럭도이다.
이 실시예는 제17도에 표시한 실시예의 디지틀 승산기(3a,5a)에 대신하여, 상술의 제16도에 표시한 실시예와 마찬가지로 하여 염가의 5비트의 디지틀 승산기(3b,3c,5b 및 5c)를 사용한 것이다.
정현파의 기준클럭신호 (sin(2πfct))는 감산기(67)에 의하여 그 입력레벨이 1/(2n-1)로 감쇠되어서 디지틀 승산기(3c)에 주어진다.
이 디지틀 승산기(3c)에는 ROM(72)으로부터 판독된 여편 디지틀 설정신호(cos(c)) 중의 하위 5비트가 주어지고, 상위 5비트가 디지틀 승산기(3b)에 주어진다. 1클럭지연기(55)에 의하여 1클럭지연된 여현의 클럭신호(-cos(2πfct))는 감쇠기(68)에 의하여 그 입력레벨이 1/(2n-1)로 감쇠되고, 디지틀 승산기(5c)에 주어진다. ROM(73)으로부터 판독된 정현디지틀 설정신호(sin(c))의 하위 5비트는 디지틀 승산기(5c)에 주어지고, 상위 5비트는 디지틀 승산기(5b)에 주어진다.
각 디지틀 승산기(3b,3c,5b,5c)의 곱셈 결과는 레지스터(56a, 56b,57a 및 57b)에 기억되고, 가산기(9b)에 의하여 가산된다.
그것 이외의 동작은 제17도에 표시한 실시예와 마찬가지이다. 또한, 상술의 실시예에 있어서도, ROM(72 와 73)을 사용하여 정현 및 여현의 디지틀 설정신호를 얻도록 하였으나, 정현신호와 여현신호와는 직교위상 관계에 있으므로, 그 어느 것인가의 한쪽의 ROM만을 사용하여도, 정현 및 여현의 디지틀 설정신호를 생성할 수가 있다.
또, 정현파 신호와 여현파 신호는 위상이 1/4주기 만큼 어긋나는 것만으로, 전혀 똑같은 신호이므로, 상술한 각 실시예에 있어서 정현파 신호와 여현파 신호를 교환하여도 전혀 같은 효과를 얻을 수가 있다.
다시금, 디지틀 승산기(3b,3c,5b 및 5c)에 있어서도, 정현파끼리 혹은 여현파끼리를 곱셈하여도 좋다.
다시금, 가산기(9b)는 감산처리가 아닌 가산처리를 행하여도 좋다.
이 발명의 클럭발생장치는, 광디스크나 비디오 테이프 레코오더 등으로부터 재생된 영상신호의 시간축 변동을 제거하기 위한 타임.베이스.컬렉터 등에 사용되고, 영상신호의 시간축 변동에 일치한 기록클럭신호를 발생하도록한 클럭 발생장치에 적용할 수 있다.

Claims (14)

  1. 입력신호의 위상을 기준클럭 신호의 위상에 동기시켜서 출력클럭 신호를 발생하는 클럭 발생장치이고, 상기 기준클럭 신호를 제1의 클럭신호로서 발생하는 제1의 클럭신호 발생수단(1), 상기 제1의 클럭신호 발생회로로부터 발생된 제1의 클럭신호에 응하여, 해당 제1의 클럭신호의 위상에 대하여 그 위상이 직교하는 제2의 클럭신호를 발생하는 제2의 클럭신호 발생수단(4), 상기 입력신호와 상기 제1의 클럭신호와의 위상차를 검출하고, 각각이 해당위상차를 가지고 있고 또한 위상이 직교하는 제 1 및 제2의 검출신호를 출력하는 위상차 검출수단(6,7) 및 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호와, 상기 제2의 클럭신호로부터 발생된 제2의 클럭신호와, 상기 위상차 검출수단으로부터 출력된 제1 및 제2의 검출신호와에 응답하여, 상기 입력신호의 위상에 동기한 출력클럭 신호를 출력클럭 신호발생수단(3,5,9,12)을 포함한 클럭신호 발생장치.
  2. 제1항에 있어서, 상기 위상차 검출수단(6,7)는, 상기 입력신호를 상기 제1의 클럭신호에 의하여 샘플링하는 샘플링 수단(6), 상기 샘플링된 입력신호의 절대위상을 구하고, 미리정해진 위상과의 위상차를 연산하는 연산수단(71), 및 미리 정현파 데이터와 여현파 데이터와를 기억하고, 상기 연산회로에 의하여 상기 위상차가 연상된 것에 응하여, 해당위상차를 가지는 정현파 신호를 상기 제1의 검출신호로서 출력하는 것과 아울러, 해당위상차를 가지는 여현신호를 제2의 검출신호로서 출력하는 기억수단(72,73)을 포함하는 클럭신호 발생장치.
  3. 제2항에 있어서 다시금, 상기 미리 정해진 위상을 상기 연산수단에 설정하기 위한 위상설정수단(8)를 포함하는 클럭신호 발생장치.
  4. 제1항에 있어서 상기 제2의 클럭신호 발생수단은, 상기 제1의 클럭신호의 위상을 소정의 주기만큼 지연시켜서, 상기 제2의 클럭신호를 출력하는 지연수단(4)을 포함하는 클럭신호 발생장치.
  5. 제1항에 있어서, 상기 출력클럭신호 발생수단은, 상기 제1의 클럭신호와 상기 제1의 검출신호와를 곱셈하는 제1의 승산수단(3), 상기 제2의 클럭신호와 상기 제2의 검출신호와를 곱셈하는 제2의 승산수단(5), 및 상기 제1및 제2의 승산수단의 각각의 출력을 가산하여 상기 출력 클럭신호를 출력하는 가산수단(9)을 포함하는 클럭신호 발생장치
  6. 제1항에 있어서, 상기 제1의 클럭발생 수단은, 상기 제1의 클럭신호의 주파수의 n배의 주파수를 가지는 클럭신호를 발생하는 클럭신호 발생수단(1a), 및 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 1/n의 분주비로 분주하고, 각각의 위상이 다른 복수의 클럭신호를 복수의 제1의 클럭신호로서 출력하는 분주수단(51)을 포함하고, 상기 제2의 클럭신호 발생수단은, 상기 분주 수단으로부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호를 각각 1클럭분 지연시켜서 복수의 제2의 클럭신호로서 출력하는 지연수단(55)를 포함하는 클럭신호 발생장치.
  7. 제6항에 있어서, 상기 출력클럭 신호발생수단은, 상기 분주수단으로부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호와, 상기 제1의 검출 신호와를 곱셈하는 제1의 승산수단(3a), 상기 지연수단으로 부터 출력된 각각의 위상이 다른 복수의 제2의 클럭신호와 상기 제 2의 검출신호와를 곱셈하는 제2의 승산수단(5a) 및 상기 제1및 제2의 승산수단의 출력신호를 가산하여 상기 출력클럭신호를 출력하는 가산수단(9a)을 포함하는 클럭신호 발생장치.
  8. 기준클럭신호에 대응하여 미리 정하는 주파수의 범위에서 임의 주파수의 클럭신호를 발생하는 클럭발생장치이고, 상기 기준클럭 신호를 제1의 클럭신호로서 발생하는 제1클럭신호 발생수단(1b), 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호에 응하여, 해당 제1의 클럭신호의 위상에 대하여 직교하는 위상을 가지는 제2의 클럭신호가 발생하는 제2의 클럭신호 발생수단(4), 상기 미리 정하는 주파수를 설정하기 위한 설정신호가 입력되는 입력단자(62), 상기 제1의 클럭신호 발생수단으로부터 발생된 기준클럭 신호에 응답하고, 상기 입력단자에 입력된 설정신호를 적분하기 위한 적분수단(60), 미리 정현파 데이터와 여현파 데이터와를 기억하고, 상기 적분수단에 의하여 적분된 설정신호가 입력된 것에 응하여, 각각이 적분된 설정신호에 응한 진폭치의 정현파 데이터와 여현파 데이터와를 판독하는 기억수단(72,73) 및 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호와 상기 제2의 클럭신호 발생수단으로 부터 발생된 제2의 클럭신호와, 상기 기억수단으로부터 판독된 정현파 데이터 와 여현파 데이터와에 응하여, 위상이 상기 기준클럭 신호에 동기하고 또한 상기 설정 신호에 의하여 설정된 주파수의 출력클럭 신호를 발생하는 출력클럭신호 발생수단(3,5,9)를 포함하는 클럭신호 발생장치
  9. 제8항에 있어서, 상기 출력클럭신호 발생수단은, 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터를 곱셈하는 제1의 승산수단(3), 상기 제2의 클럭신호발생수단으로부터 발생된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터와를 곱셈하는 제2의 승산수단(5) 및 상기 제1 및 제2의 승산수단의 각각의 출력을 가산하는 가산수단(9)을 포함하는 클럭신호 발생장치.
  10. 제9항에 있어서, 상기 기억수단은, 정현파 데이터 및 여현파 데이터를 각각 상위복수 비트와 하위복수 비트와로 분할하여 출력하는 수단(72,73)을 포함하고, 다시금, 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호의 진폭을 미리정하는 레벨로 감쇠시키기 위한 제1의 감쇠수단(67) 및 상기 제2의 클럭신호 발생수단으로부터 발생된 제2의 클럭신호의 진폭을 미리 정하는 레벨로 감쇠시키기 위한 제2의 감쇠수단(68)을 포함하고, 상기 제1의 승산수단은, 상기 제1의 클럭신호 발생수단으로부터 발생된 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 상위 복수비트를 곱셈하는 제3의 승산수단(3b) 및 상기 제1의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 상위 복수 비트와를 곱셈하는 제5의 승산수단(5b), 및 상기 제2의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 상위 복수 비트와를 곱셈하는 제5의 승산수단(5b), 및 상기 제2의감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 하위복수 비트와를 곱셈하는 제6의 승산수단(5c)을 포함하는 클럭신호 발생장치.
  11. 제8항에 있어서, 상기 제1의 클럭신호 발생수단은, 상기 제1의 클럭신호의 주파수의 n배의 주파수를 가지는 클럭신호를 발생하는 클럭신호 발생수단(1a) 및 상기 클럭신호 발생수단으로부터 발생된 클럭신호를 1/n의 분주비로 분주하고, 각각의 위상이 다른 복수의 클럭신호를 복수의 제1의 클럭신호로서 출력하는 분주수단(51)을 포함하고, 상기 제2의 클럭신호 발생수단은, 상기 분주 수단으로부터 출력된 각각의 위상이 다른 복수의 제1의 클럭신호를 각각 1클럭분 지연시켜서 복수의 제2의 클럭신호로서 출력하는 지연수단(55)을 포함하는 클럭신호 발생장치.
  12. 제11항에 있어서, 상기 출력클럭 신호발생수단은, 상기 분주수단으로부터 출력된 각각의 위상이 다른복수의 제1의 클럭신호와 상기 제1의 검출신호와를 곱셈하는 제1의 승산수단(3a) 상기 지연수단으로부터 출력된 각각의 위상이 다른 복수의 제2의 클럭신호와 상기 제2의 검출 신호와를 곱셈하는 제2의 승산수단(5a) 및 상기 제1 및 제2의 승산수단의 출력신호를 가산하여 상기 출력 클럭신호를 출력하는 가산수단(9)을 포함하는 클럭신호 발생장치.
  13. 제12항에 있어서, 상기 기억수단은, 상기 정현파 데이터 및 여현파 데이터를 각각 상위 복수비트와 하위복수비트와로 분할하여 출력하는 수단을 포함하고, 다시금 상기 분주수단에 의하여 분주된 복수의 제1의 클럭신호의 진폭을 미리 정하는 레벨로 감쇠시키기 위한 제1의 감쇠수단(67) 및 상기 지연수단에 의하여 지연된 복수의 제2의 클럭신호의 진폭을 미리 정하는 레벨로 감쇠시키기 위한 제2의 감쇠수단(68)을 포함하고, 상기 제1의 승산수단은, 상기 분주수단에 의하여 분주된 복수의 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 상위 복수 비트와를 곱셈하는 제3의 승산수단(3b) 및 상기 제1의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 복수의 제1의 클럭신호와 상기 기억수단으로부터 판독된 여현파 데이터의 하위 복수비트와를 곱셈하는 제4의 승산수단(3c)를 포함하고, 상기 제2의 승산수단은 상기 지연수단에 의하여 지연된 복수의 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 상위복수 비트와를 곱셈하는 제5의 승산수단(5d) 및 상기 제2의 감쇠수단에 의하여 진폭이 미리 정하는 레벨로 감쇠된 복수의 제2의 클럭신호와 상기 기억수단으로부터 판독된 정현파 데이터의 하위 복수비트와를 곱셈하는 제6의 승산수단(5c)를 포함하는 클럭신호 발생장치.
  14. 제8항에 있어서, 상기 적분수단은, 상기 입력단자에 입력된 설정신호를 상기 제1의 클럭신호에 응하여 일시 기억하고, 상기 기억수단으로 출력하는 일시 기억수단(65) 및 상기 입력단자에 상기 설정신호가 입력될때마다 상기 일시 기억수단의 출력과 해당설정 신호와를 가산하여 상기 일시기억수단에 일시 기억시키는 가산수단(64)을 포함하는 클럭신호 발생장치.
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