WO1990011662A1 - Generateur de signaux d'horloge - Google Patents

Generateur de signaux d'horloge Download PDF

Info

Publication number
WO1990011662A1
WO1990011662A1 PCT/JP1990/000429 JP9000429W WO9011662A1 WO 1990011662 A1 WO1990011662 A1 WO 1990011662A1 JP 9000429 W JP9000429 W JP 9000429W WO 9011662 A1 WO9011662 A1 WO 9011662A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
signal
clock
output
multiplying
Prior art date
Application number
PCT/JP1990/000429
Other languages
English (en)
French (fr)
Inventor
Yonejirou Hiramatsu
Shun-Ichi Satou
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP1077171A external-priority patent/JP2533368B2/ja
Priority claimed from JP1134158A external-priority patent/JPH02312320A/ja
Priority claimed from JP1197774A external-priority patent/JP2660442B2/ja
Priority claimed from JP1197776A external-priority patent/JP2905503B2/ja
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to DE69029916T priority Critical patent/DE69029916T2/de
Priority to EP90905658A priority patent/EP0417328B1/en
Priority to KR1019900702529A priority patent/KR930011837B1/ko
Publication of WO1990011662A1 publication Critical patent/WO1990011662A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/02—Analogue recording or reproducing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/95—Time-base error compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/935—Regeneration of digital synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/95—Time-base error compensation
    • H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/87—Regeneration of colour television signals
    • H04N9/89—Time-base error compensation
    • H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators

Definitions

  • the present invention relates to a clock generator. More specifically, the present invention is applied to, for example, a write clock generation circuit of a time base collector, and generates a clock signal by synchronizing an externally applied horizontal synchronization signal with a reference synchronization signal. And a clock signal generator.
  • a time base / collector is used to remove time axis fluctuations of the played back video signals.
  • Fig. 1 is a schematic block diagram showing an example of a conventional time base ⁇ collector.
  • a reproduced video signal (still image signal) whose time axis fluctuates is supplied to terminal 26.
  • This reproduced video signal is supplied to the A / D converter 21 and the write clock generation circuit 24.
  • the write clock generating circuit 24 separates the horizontal synchronizing signal from the reproduced video signal, and generates the write clock signals W and CK corresponding to the time axis fluctuation of the reproduced video signal.
  • the AZD converter 21 samples the reproduced video signal in accordance with the write clock signals W and CK, digitizes the reproduced video signal, and supplies the digitalized signal to the memory 22.
  • Memory 22 is used to write digitized video signals with the same time axis fluctuation. Write by the clock signal w ⁇ CK.
  • the external reference synchronizing signal is applied to the read clock generating circuit 25, and the read clock generating circuit 25 generates a read clock signal R ⁇ C ⁇ synchronized with the external reference synchronizing signal having a fixed time axis, and DZ ⁇ converter 23.
  • the memory 22 reads the stored digital video signal according to the read clock signal R ⁇ CK and supplies it to the DZA converter 23.
  • the D / A converter 23 converts the digital video signal into an analog signal according to the read clock signal R ⁇ CK. Therefore, the time axis of the video signal output from the DZA converter 23 to the output terminal 27 becomes constant.
  • the time-base correction capability of the base-collector is based on how precisely the write clock signals W and CK follow the fluctuation of the time axis of the reproduced video signal. It depends on what can happen.
  • Conventional BCOs burst controlled oscillators
  • elements such as crystals, coils, and capacitors that have been proposed in the past are not sufficient, and require circuits that have both a wide frequency response range and a fast response speed.
  • such a BCO has a disadvantage that it is likely to be unstable due to the effects of noise, waveform distortion, dropout skew, and the like.
  • the source gate circuit included in the time base collector and the sync separation circuit do not Various measures have been devised to satisfy the conflicting demands of making the time axis fluctuation component less susceptible to effects such as noise while not attenuating. That is, as a horizontal synchronization signal separation circuit, a synchronization circuit using a delay circuit or a gate signal using a flywheel oscillator, or dropout noise in a video signal by detecting a dropout. Or a circuit that inhibits sync separation and clamps is used. In addition, a wideband circuit is used as the color burst gate circuit, and the synchronization signal and the color burst signal are amplified and separated.
  • FIG. 2 shows an example in which an accurate write clock signal W ⁇ CK is produced using the synchronization signal and the color burst signal thus separated.
  • a horizontal synchronizing signal is supplied to a phase comparator 31 via a terminal 40.
  • the c phase comparator 31 has a horizontal synchronizing signal and a variable voltage controlled oscillator.
  • the output of (VC 0) 33 is compared with the phase of the signal obtained by dividing the frequency by the divider circuit 34, and the error voltage is supplied to VC 0 33 via the loop filter 32.
  • the phase comparator 31, the loop filter 32, the VC 0 33, and the frequency divider 34 constitute a PLL loop.
  • the loop filter 32 is inserted to prevent oscillation of the PLL loop, and the output of the VC033 can be maintained even if there is a sudden phase change in the video signal due to the loop filter 32. Almost follows this phase variation And becomes independent of the subcarrier phase.
  • the output of the VC 0 3 3 frequency given to the frequency divider 35 is circumferential binary 1 X 4, 3 fsc (f sc is the subcarrier frequency) signal is outputted.
  • the frequency divider 35 is reset by one pulse of the color burst signal input to the terminal 41. This reset operation, 3 f s c signal is divided output of the frequency dividing circuit 35 will 3 ⁇ 'following retardation-position of the color burst signal in terms of color one Sabukiya Ria phase.
  • the 14 frequency-divided output of the frequency divider 35 is supplied to the phase modulator 36 to be phase-modulated, and the output is frequency-divided by 1 3 by the frequency divider 37 to obtain a color subcarrier. The same as the period.
  • the 13 frequency divided output of the frequency dividing circuit 37 is given to the phase comparator 38.
  • a color burst signal is supplied to the phase comparator 38, and the phase comparator 38 compares the phase of the 13 frequency-divided output signal with the color burst signal, and passes through the loop filter 39.
  • the error voltage is applied to the phase modulator 36.
  • the phase modulator 36 modulates the phase of the 3 fsc signal according to the error voltage, follows the input video signal, and connects the write clock signal W / CK, which is phase-locked to the horizontal synchronization signal, to the terminal 4 Output to 2.
  • the VC 0 33 and the color generator which generate the signal based on the write clock signal are used.
  • Phase modulation to add phase to one burst signal Since the feedback control using the loop filters 32 and 3 is used for the circuit 36, it is not possible to realize a write clock generation circuit with a high response speed even if the above-mentioned improvements are made. It was possible.
  • the playback of one frame of a still image is a short time, and the rotation speed of the optical disc also has a high frequency component. Thus, complete time axis correction could not be performed at high speed.
  • a main object of the present invention is to provide a click generator which is synchronized with an input signal and has an improved response speed.
  • Another object of the present invention is to provide a cooker which can generate a stable cook signal having a set frequency in synchronization with a reference signal.
  • the present invention relates to a clock generator for generating an output clock signal by synchronizing the phase of an input signal with the phase of a reference clock signal, wherein the clock signal is used as a reference clock signal generated from a first clock signal generation circuit.
  • a second clock signal having a phase orthogonal to the phase of the first clock signal is generated from the second cook signal generation circuit.
  • a phase difference between the input signal and the first clock signal is detected by a phase difference detection circuit, and first and second detection signals having the respective phase differences and having orthogonal phases are output. Is forced.
  • An output clock signal synchronized with the phase of the input signal is generated from the output clock signal generation circuit in response to the first clock signal, the second clock signal, and the first and second detection signals. .
  • the phase of the reference signal with respect to the input signal can be synchronized in a wide band and at high speed, and a stable write clock signal having a sufficiently wide frequency response range and a fast response speed can be obtained. Etc. can be generated. Therefore, the present invention can be effectively applied to a write clock generation circuit of a time base collector such as an optical disk still image file having a high rotating speed.
  • a phase difference detection circuit as a phase difference detection circuit, a sampling circuit for sampling an input signal by a first clock signal, and an absolute phase of the sampled input signal are obtained and determined in advance.
  • An arithmetic circuit for calculating the phase difference from the calculated phase, and sine wave data and cosine wave data stored in advance, and the sine having the phase difference is calculated in accordance with the calculation of the phase difference by the arithmetic circuit.
  • a storage circuit that outputs a wave signal as a first detection signal and outputs a cosine wave signal having the phase difference as a second detection signal.
  • the output clock signal generation circuit includes a first multiplication circuit that multiplies the first clock signal and the first detection signal, 2 clock signal A second multiplication circuit that multiplies the signal by the second detection signal, and an addition circuit that adds the respective outputs of the first and second multiplication circuits and outputs an output clock signal.
  • another invention is a clock generator for generating a clock signal having an arbitrary frequency within a predetermined frequency range with respect to a reference clock signal, wherein the first clock signal generation circuit generates a reference clock signal from the first clock signal generation circuit.
  • a first clock signal is generated as a clock signal, and a second clock signal having a phase orthogonal to the phase of the first clock signal is generated in response to the first clock signal.
  • a setting signal for setting a predetermined frequency is input to the c input terminal where a clock signal is generated from the second clock signal generation circuit, and in response to the first clock signal,
  • the input setting signal is integrated by the integration circuit. When the integrated setting signal is input to the storage circuit, sine wave data and cosine wave data having amplitude values corresponding to the integrated setting signal are read. No.
  • the output clock In response to the 1st clock signal, the 2nd clock signal, and the sine wave data and cosine wave data, the output clock whose phase is synchronized with the reference clock signal and whose frequency is set A signal is generated from the output clock signal generation circuit.
  • a clock signal of an arbitrary frequency can be obtained by the setting signal. Therefore, a clock signal having a frequency very close to the reference signal can be easily obtained, and a clock signal having a higher frequency than the reference signal can be easily obtained.
  • a first multiplication circuit for multiplying the first clock signal by cosine wave data read from the storage circuit, and a second clock signal are used as an output clock signal generation circuit.
  • the storage circuit stores the sine wave data and the cosine wave data divided into upper bits and lower bits, respectively, and stores the amplitude of the first clock signal. Is attenuated to a predetermined level by the first attenuation circuit, and the amplitude of the second clock signal is attenuated to the predetermined level by the second attenuation circuit.
  • the first multiplication circuit multiplies the first clock signal by a plurality of upper bits of cosine wave data
  • the first multiplication circuit includes a first clock signal whose amplitude has been attenuated to a predetermined level, and a cosine wave signal.
  • a fourth multiplication circuit that multiplies the lower bits of the data.
  • a second multiplication circuit for multiplying the second clock signal by a plurality of high-order bits of the sine wave data; a second clock signal for which the signal has been attenuated to a predetermined level; and a sine wave data. And a sixth multiplication circuit that also multiplies the lower-order bits of the sixth multiplier.
  • FIG. 1 is a schematic block diagram of a conventional time base / collector.
  • FIG. 3 is a block diagram of a write clock generation circuit to be used.
  • FIG. 3 is a block diagram of one embodiment of the present invention.
  • FIG. 4 is a waveform diagram based on the sine wave data and cosine wave data read from the ROM shown in FIG.
  • FIG. 5 is a block diagram of another embodiment of the present invention.
  • FIG. 6 is a waveform diagram of each reference clock signal output from the reference clock generation circuit shown in FIG.
  • FIG. 7 is a diagram showing the band characteristics of the bandpass filter shown in FIG.
  • FIG. 8 is a diagram showing the phase characteristics in the same manner.
  • FIG. 9 is a circuit diagram showing an example of the 2-bit circuit shown in FIG.
  • FIG. 10 is a diagram showing a truth table of the 2-bit circuit shown in FIG.
  • FIG. 11 is a circuit diagram showing an example of the digital multiplier shown in FIG.
  • FIG. 12 is a diagram showing a truth table of the digital multiplier shown in FIG.
  • FIG. 13 is a block diagram showing still another embodiment of the present invention.
  • FIGS. 14A, 14B, 15A and 15B are timing diagrams of the clock signal generated by the clock generator shown in FIG.
  • FIG. 16 is a block diagram showing still another embodiment of the present invention.
  • FIG. 17 is a block diagram showing still another embodiment of the present invention.
  • FIG. 18 is a block diagram showing still another embodiment of the present invention.
  • FIG. 3 is a block diagram of an embodiment of the present invention.
  • This reference clock signal is provided to bandpass filter 2.
  • Van Dopasufi Le evening 2 converts the reference clock signal of rectangular wave to 4, 0 5 MH z of sinusoidal signals S in (2 7 ⁇ f c t ). Where is the pi and t is the time.
  • Sinusoidal signal sin (2 ⁇ f c t) is applied to a first multiplier 3 and 1 4 cycle delayer 4 and AZD converter 6.
  • Outputs 1 4 cycle delayer 4 is inputted sine wave signal sin a (2 f c t) with a delay of 1/4 cycle cosine wave signal cos (2? Rf c t) as a second clock signal .
  • This cosine wave signal cos (2 ⁇ fct) is provided to the second multiplier 5.
  • the horizontal synchronization signal is supplied to the AZD converter 6 via the terminal 11. This horizontal synchronizing signal is input to adjust the phase of the clock signal to the phase of the horizontal synchronizing signal.
  • the A / D converter 6 calculates the sine when the horizontal synchronizing signal with The voltage of the wave signal sin (2 ⁇ fct) is sampled, and the sampled signal is supplied to the arithmetic unit 7 as a digital signal.
  • the initial phase b is set in the arithmetic unit 7 by the initial phase setting unit 8.
  • the calculator 7 has a built-in ROM (not shown) for storing sine wave data and a ROM for storing cosine wave data.
  • the sine wave component sin (a-b) and the cosine wave component cos (a-b) are output from the built-in ROM.
  • the sine wave component sin (a-b) output from the arithmetic unit 7 is provided to the first multiplier 3, and the cosine wave component cos (a — b) is provided to the multiplier 5.
  • the multiplier 3 is a sine wave signal sin (2 ⁇ f ct) and the first is a detection signal sinusoid sin - performs multiplication of (a b), and outputs the multiplication result as an analog signal.
  • the multiplier 5 and the second reference signal is a cosine wave signal cos (2 7 ⁇ f ct) and the second as the detection signal a cosine wave component cos (a - b) performs multiplication of the analog signal and the multiplication result To output.
  • FIG. 4 is a waveform diagram based on sine wave data and cosine wave data read from R 0 M incorporated in the arithmetic unit shown in FIG. As is clear from Fig. 4, the sine wave component sin (ab) and the cosine wave component cos (ab) have a quadrature phase relationship.
  • multipliers 3 the phase resolution of 5 input to the sine wave signal sin (2 fct) and a cosine wave signal cos (2 7 ⁇ f c t) is, respectively Re its multiplier 3, 5 bits Depends on configuration.
  • the AZD converter 6 is connected to the terminal 11 When a flat sync signal is given, the voltage of the sine wave signal sin ⁇ 2 ⁇ fct) is sampled, and the sampling result is output as a digital signal.
  • the arithmetic unit 7 reads out the sine wave component sin (ab) and the cosine wave component cos (ab) of the phase difference from the ROM.
  • the arithmetic unit 7 simultaneously accesses the sine wave ROM and the cosine wave ROM with the phases a and b as addresses, and obtains a sine wave component and a cosine wave corresponding to the phase difference (a—b).
  • the components are output simultaneously as digital signals.
  • the sine wave component sin (a-b) output from the calculator 7 is provided to the multiplier 3, and the cosine wave component cos (a-b) is provided to the multiplier 5.
  • the multipliers 3 and 5 both use a reference signal to control the output amplitude when converting an input digital signal, which is a detection signal, into an analog signal.
  • the multiplier 3 multiplies the sine wave signal sin (2 ⁇ fct), which is the first reference signal, and the sine wave component sin (a—b), which is the first detection signal, and obtains the multiplication result. And outputs sin (2 fct) 'sin (a — b) as an analog signal.
  • Multiplier 5 and the remaining sine wave signal cos (2 rf c t?) Is a second reference signal, a second detection signal a cosine wave component cos - performs multiplication of (a b), the multiplication
  • the result cos (27 2fct) * cos (ab) is output as an analog signal.
  • the multiplied outputs output from the multipliers 3 and 5 are added by the analog adder 9, and the following output signals are provided to the comparators 12.
  • the first reference signal is a cosine wave signal cos (2 fct -2) whose phase is delayed by c with respect to the cosine wave signal cos (2 ⁇ fct) having a 90 ° phase difference.
  • c) is output.
  • This cosine wave signal cos (27 ⁇ fct ⁇ c) is binarized by the comparator 12 and output as the write clock signal W ⁇ CK. Therefore, the write clock signal W ⁇ CK becomes a clock whose phase is synchronized with the horizontal synchronization signal.
  • the output cosine wave signal cos c2 ⁇ ct-1c) has a phase c corresponding to the phase difference of the horizontal synchronization signal with respect to one clock of the reference signal.
  • the cosine wave signal c o that is instantaneously the same as the sine wave signal is the phase difference c between the sine wave signal as the reference signal and the horizontal synchronization signal as the input signal.
  • phase of S (27 ⁇ f c ⁇ ) is changed.
  • this cosine wave signal cos (2 fct) is phase-locked to a horizontal synchronization signal having time axis fluctuation.
  • the time axis of the reproduced video signal is corrected only by adjusting the initial phase of the write clock signal W ⁇ CK with respect to the horizontal synchronizing signal.
  • the effect of the base / collector can be obtained. C This is because even a moving image or still image of component recording has a small time-axis fluctuation within one horizontal period.
  • the horizontal synchronization signal end phase error is stored in the memory 22 shown in Fig. 1, and based on this storage error, the digital The phase of the sampling clock (read clock signals R and CK) of the DZD converter 23 that converts the signal into an analog signal may be phase-modulated in units of the horizontal cycle.
  • the same means as the above-described write clock signal generation circuit may be used as a circuit for generating the read clock signals R and CK.
  • the sine wave signal and the cosine wave signal are exactly the same signal only with a phase shift of 14 periods, the same effect can be obtained by exchanging the sine wave and the cosine wave in the embodiment shown in FIG. Can be obtained.
  • FIG. 5 is a block diagram of another embodiment of the present invention
  • FIG. 6 is a timing diagram of a reference clock signal generated from the reference clock generation circuit shown in FIG.
  • the embodiment shown in FIG. 5 uses signals whose phases are shifted by 0, ⁇ / 2, 2 ⁇ / 2, 3 ⁇ 2 as reference clock signals, and uses digital multipliers 3 a, 5 a, which is the same as the embodiment shown in FIG. 3 except for the following points.
  • the reference cook generation circuit 10 includes a crystal oscillator 1 a and a 4-bit shift register 51.
  • Crystal oscillator 1 a generates a clock signal 4 CK corresponding to 4. 0 5 MH four times the frequency of the z sine machine signal sin (2 fc t).
  • This clock signal 4 CK is applied to a 4-bit shift register 51 and is divided by 1/4, and as shown in FIG. 6, each has a frequency of 4.05 ⁇ ⁇ , and each has a frequency of 7 ⁇ ⁇ 2.
  • the square-wave reference clock signals C Ko to CK 3 sequentially shifted in phase by one are output.
  • the reference clock signals C Ko to CK 3 are supplied to a digital multiplier 3 a, a 2-bit conversion circuit 52 and a register 55.
  • Register 5 5 the reference clock signal C KQ ⁇ CK 3 delayed by one clock respectively are. This delay is topologically equivalent to Z 2, reference clock signal C Ko ⁇ CK 3 by providing the cash register scan evening 5 5, second corresponding from the register 5 5 cosine wave signal cos 27 ⁇ f c t
  • the clock signal CK c is output and supplied to the digital multiplier 5b.
  • Standard Of the clock signals C KQ to CK 3 three reference clock signals CK and CK 3 are converted into two bits by the two-bit conversion circuit 52 and supplied to the A converter 53.
  • DZA converter 5 3 in response to the clock signal 4 CK, converts 2 bits of reference clock signal CK, the ⁇ CK 3 into an analog signal. This analog signal is supplied to the band-pass filter 54, and only the fundamental wave component is extracted and supplied to the AZD converter 6.
  • the arithmetic unit 7 includes a phase converter 71 and ROMs 72, 73.
  • ROM 72 stores cosine wave component data c os (a ⁇ b) in advance, and ROM 73 stores sine wave component data s i n C a ⁇ b) in advance.
  • R 0 M 7 2 gives the cosine wave data cos (a — b) having the phase difference to the digital multiplier 5 a, and 0
  • the sine wave data sin (a — b) of the phase difference is given to the digital multiplier 3a from M73.
  • Di digital multiplier 3 a sinusoidal click-locking signal is a reference C Ko ⁇ C ⁇ 3 and the sine wave data sin - multiplying the (a b), di-di evening Le multiplier 5 a is cosinusoidal the second clock signal CK c and the cosine wave data cos (a - b) and multiplying.
  • the result of the multiplication by the digital multiplier 3a corresponds to the clock signal 4CK.
  • the result of the multiplication by the digital multiplier 5a is stored in the register 57 in response to the clock signal 4CK.
  • the multiplication results stored in the registers 56 and 57 are added by the digital adder 9a, and the addition result is converted into an analog signal in response to the clock signal 4CK by the DZA converter 58. Is done.
  • This analog signal is applied to a bandpass filter 59, where only the fundamental wave component is extracted, binarized by a comparator 12 and output as a write clock signal W ⁇ CK.
  • Fig. 7 is a diagram showing the band characteristics of the band filter shown in Fig. 5
  • Fig. 8 is a diagram showing the same phase characteristics (the band pass filter 59 shown in Fig. 5 is a capacitor).
  • the attenuation at the ⁇ 4 ⁇ 0 1 / - a in (2 eta 1) above, such as the frequency components in the range of ⁇ 1 Zeta 2 f 0 can be sufficiently pass
  • the phase delay characteristic be selected with respect to the frequency in the frequency range of ⁇ 1/2 f0 around the carrier frequency f0, as shown in Fig. 8.
  • the phase characteristics of the band filter 59 be selected so as to maintain the linear characteristics.
  • FIG. 9 is a circuit diagram showing an example of the two-bit circuit shown in FIG. 5, and FIG. 10 is a diagram showing a truth table of the two-bit circuit shown in FIG. .
  • FIG. 2-bit circuit 5 2 is OR circuit 5 It comprises 21 and 522, and the reference clock signal CK 2 and CK 3 is applied to the OR circuit 521, a reference clock signal and CK 3 is applied to the OR circuit 522. Therefore, the MSR bit is output from the OR circuit 521, and the LSB bit is output from the other OR circuit 522.
  • the truth table of the two-bit conversion circuit 52 is as shown in FIG.
  • FIG. 10 shows the relationship with each state (0, 1, 0, 11), and the output of these two bits is given to the above-mentioned D / A converter 53, and the analog output is obtained. Converted to a signal.
  • FIG. 11 is a circuit diagram showing an example of the digital multiplier shown in FIG. 5, and FIG. 12 is a diagram showing a truth table of the digital multiplier shown in FIG. It is.
  • the digital multiplier 3a includes a 1-bit 3-input NAND circuit 301 and an EXOR circuit 3 2.
  • the reference clock signal CK G With the one input terminal of the NAND circuit 30 1, respectively that of the bit D 0 to D 9 constituting the sinusoidal component (a- b) is given, the reference clock signal CK G, CK 2 is NAND circuit 30 is given to one other input.
  • the output signal of the NAND circuit 301 is given to one input terminal of the corresponding EXOR circuit 302, and the EX0R circuit 302 other than the EX0R circuit 302 of the most significant bit is connected to the reference input terminal.
  • CK 3 is commonly applied. Since the most significant bit D 9 is a sign bit, the corresponding EX 0 R circuit 3 ⁇ Second clock signal obtained by inverting the reference clock signal CK 1 is applied to.
  • FIGS. 12A and 12B The truth table of the digital multiplier 3a thus configured is as shown in FIGS. 12A and 12B.
  • Fig. 12A shows the input / output relationship of bits DO to D8. The upper row is for when bits D0 to D8 are at "L" level, and the lower row is for when bits D0 to D8 are at level. is there. In state 0, the level (this level is 0) is output, in state 1 the input is output as it is, and in state 1 1 it is inverted and output.
  • the crystal oscillator 1a generates a clock signal 4CK having a frequency four times as high as 4.0 MHz.
  • the 4-bit shift register 51 divides the clock signal 4 CK and outputs reference clock signals C Ko to CK 3 having different phases.
  • 2 bits of circuit 52 is a reference clock signal C kappa, and the two bits of ⁇ CK 3, giving the MSB bit Bok and LSB bit as shown in the first 0 Figure to the D / A converter 53.
  • the DZA converter 53 converts the 2-bit digital signal into an analog signal, and only the fundamental wave is extracted by the output path filter 54, and the analog sine wave signal is converted into an AZD converter. Given to 6.
  • the AZD converter 6 samples the voltage of the analog sine wave signal sin (27 ⁇ fct) when the horizontal synchronizing signal whose time axis fluctuates is given in the same manner as in the embodiment shown in FIG. It is given to the arithmetic unit 7 as a digital signal.
  • the phase comparator 71 calculates the phase difference between the absolute phase a of the digital signal and the initial phase b, and uses the calculated phase difference as an address signal from R 0 M 72, 73 to calculate the phase difference a ⁇ b Outputs the sine wave component sin (ab) and cosine wave component cos (ab) corresponding to c.
  • the digital multiplier 3 a multiplies the four reference clock signals C Ko -CK 3 by the sine wave component sin (a-b), and the digital multiplier 5 a .
  • the clock signal CK K and the cosine wave component cos (a - b) and a multiplication.
  • the multiplication result sin (2fct) ⁇ sin (a—b) is output from the digital multiplier 3a and stored in the register 56, and one cos is obtained as the multiplication result from the digital multiplier 5a.
  • ⁇ 2 ⁇ ⁇ ct) 'cos (a — b) is output and stored in register 57.
  • the multiplication results stored in the registers 56 and 57 are subjected to the subtraction processing by the digital adder 9a. That is, the digital adder 9a outputs the subtraction result shown in the following equation (2).
  • cosine wave signal cos (2 fc ⁇ ) As is apparent from the first (2), with respect to the cosine wave signal cos (2 fc ⁇ ), c only cosine wave signal COS delayed in phase by (2 f c t - c) is output.
  • the cosine wave signal cos (2 ⁇ fc ⁇ -c) is converted into an analog signal by the DZA converter 58, a fundamental wave is extracted by the bandpass filter 59, and is binarized by the comparator 12 to write the write clock.
  • the signal W * CK is output.
  • FIG. 13 is a block diagram showing still another embodiment of the present invention.
  • the embodiment shown in FIG. 13 is configured so that an output signal of a desired single frequency can be obtained by a setting signal supplied from the outside.
  • the frequency range of the output clock signal is within the specified frequency range. It is.
  • the clock generator includes an integrating circuit 60 and a phase modulation circuit 61.
  • a setting signal is externally applied to a terminal 62 of the integrating circuit 60.
  • This setting signal is an 8-bit digital signal, and the frequency of the output clock signal is determined by the digital signal value.
  • the setting signal is given to the adder 64.
  • the adder 64 adds the set value one clock before and the current set value.
  • This addition output is input to the register 65 again. In this way, by sequentially adding the setting signals one clock before, an integrated digital setting signal is obtained from the register 65.
  • the crystal oscillator 1b generates a reference clock signal having a frequency of, for example, 2.5 MHz.
  • the reference clock signal CK is supplied to the terminal 63 of the integration circuit 60 via the bandpass filter 2, and the phase It is provided to a modulation circuit 61.
  • the phase modulation circuit 61 includes multipliers 3 and 5, a 14-period delay 4, an adder 9, R0M72, 73, a bandpass filter 59, and a comparator 12. Among them, the multipliers 3, 5 and 14, the period delay unit 4, the adder 9 and the comparator 12 are the same as those of the embodiment shown in FIG. The same band pass filter 59 as that of the embodiment shown in FIG. 5 is used.
  • the integrated digital setting signal is given to ROMs 72 and 73, and the cosine setting signal cos (c) of the amplitude value corresponding to the bit data content of the digital setting signal integrated from ROM 72 Is output to the multiplier 3, and a sine digital setting signal sin (c) having a similar amplitude value is read out from the ROM 73 and supplied to the multiplier 5.
  • Multiplier 3 sine wave reference clock signal sin (2 ⁇ fct) is given to, the multiplier 5 a sine wave reference clock signal sin a (2 ⁇ f c t) by the 1 Z 4 period delay circuit 4
  • An inverted cosine clock signal COS (27 ⁇ fct) is provided.
  • the multiplier 3 multiplies the sine wave signal sin (2?
  • the multipliers 3 and 5 output the result of the multiplication as an analog signal and supply the result to the adder 9.
  • the adder 9 is an analog adder, adds the multiplication results of the multipliers 3 and 5, and supplies the result to the bandpass filter 59.
  • the band pass filter 59 extracts only the fundamental wave component of the added output and supplies it to the comparator 12.
  • the comparator 12 binarizes the analog value of the fundamental wave component and outputs it from the terminal 40.
  • FIG. 4 is a timing diagram of a clock signal generated by the clock generator shown in FIG.
  • the crystal oscillator 1 b, bandpass filter 2 and 1/4 cycle delay device 4 are the same as those in FIG.
  • the adder 64 adds the setting value one clock before stored in the register 65 to the setting value set this time, and Remember in 5. Then, the digital setting signal integrated into the phase modulator 61 is supplied from the register 65.
  • R 0 M 72 reads out the cosine digital setting signal cos (c) of the amplitude value corresponding to the bit data of the integrated digit setting signal and supplies it to multiplier 3.
  • R 0 M 73 reads out a sine wave digital setting signal sin (c) having an amplitude value corresponding to the content of the bit data of the input digital setting signal, and supplies the read signal to multiplier 5.
  • the multiplier 3 is a reference clock signal sin.; Multiplying the (2 rf c t) and the cosine wave di di evening Le setting signal cos (c), the multiplication result sin (2 ⁇ fct) - cos a (c) Ana Give to mouth adder 9.
  • the multiplier 5 is the cosine clock signal cos (2?
  • the adder 9 outputs a sine reference signal s in (2f ct + c) whose phase is advanced by c with respect to the sine reference signal s in (2 ⁇ f ct), and supplies the same to the bandpass filter 59.
  • the bandpass filter 59 limits the band of the sine wave reference signal sini 2 ⁇ fct + c) and supplies the sinewave reference signal to the comparator 12.
  • the comparator 12 binarizes the sine wave reference signal s in (2fct + c) and outputs an output signal having a frequency corresponding to the set signal from the terminal 40.
  • the output clock signal obtained at the output terminal 4 0, for each cycle of the reference signal the time of the phase corresponding to the input setting signal to the high speed relative to the reference signal (2 Z i c This allows the reference signal to be phase-modulated. This means that the frequency of the output clock signal output as a result is controlled by the input setting signal.
  • the oscillatable frequency f is given by the following equation.
  • the reference frequency f c from the crystal oscillator 1 b can be used as the center frequency to output a frequency within the range of ⁇ f.
  • a frequency within the range of the above-mentioned equation (6) is obtained at d f intervals.
  • the value of d f is determined by the resolution of multipliers 3 and 5.
  • the clock signal has a frequency within the range of f with respect to the frequency fc of the reference signal.
  • a single frequency such as a, b, c, d ... can be output at df intervals.
  • the interval of df is It is determined by the number of bits that multipliers 3 and 5 can handle. When the number of bits is small, the interval of d is wide, and when the number of bits is large, the interval of df is narrow.
  • the frequency of the output clock signal to be output may be selected according to the value and polarity of the phase c, that is, the contents of the bit data of the input setting signal.
  • a close signal having a frequency close to the reference signal is selected, and when the bit data is large, a close signal having a frequency farther from the reference signal is selected.
  • the bit data of the above 8-bit setting signal is all "0"
  • An example of the output clock signal output when the bit data is small is shown by a solid line in Figs. 14A, 14B, 15A, and 15B.
  • the output clock signal having a frequency higher than that of the reference signal is output.
  • a signal having a lower frequency than the reference signal is output.
  • the sine and cosine digital setting signals s in (c) and c os (c) input to the multipliers 3 and 5 may be reversed.
  • the settable frequency range c ⁇ A f is given by the following equation.
  • the frequency of the clock signal CK generated by the crystal oscillator 1b is changed by digital processing, so that the frequency change depends only on the temperature characteristics. Therefore, a cooker with good temperature characteristics can be realized.
  • FIG. 16 is a block diagram showing still another embodiment of the present invention.
  • the embodiment shown in FIG. 16 differs from the embodiment shown in FIG. 13 in that the multipliers 3 and 5 are replaced with inexpensive 5-bit multipliers 3b, 3c and 5b. 5 c is used.
  • the sine wave reference clock signal sin ( 2fct ) is supplied to the multiplier 3b and also to the attenuator 67, and the input level is attenuated to 1 / ( 2n -1). given to b.
  • cosine digital setting signal cos (c) output from R0M72 the upper 5 bits are given to multiplier 3b, and the lower 5 bits are given to multiplier 3e.
  • 1 Z 4 cycle delayer cosine delayed by 4 clock signal cos (2 f c t) is provided to the attenuator 68, the input Kareberu 1 Bruno - multiplication is attenuated to (2 n 1) Container 5c available.
  • the sine digital setting signal sin (c) read from R0M73 the upper 5 bits are applied to multiplier 5b, and the lower 5 bits are applied to multiplier 5c.
  • the multiplier 3 b multiplies the reference clock signal sin (2 7T f c t) and the upper 5 bits Bok cosine di digital setting signal cos (c), gives the multiplication output to the adder 9 b.
  • the multiplier 3c multiplies the attenuated reference clock signal by the lower 5 bits of the cosine digital setting signal cos (c), and supplies the multiplication result to the adder 90.
  • the multiplier 5 b multiplies the upper 5 bits of the cosine clock signal cos (2 7r f c t) and the ROM 7 3 read from the sine di di evening Le setting signal sin (c), The result of the multiplication is given to the adder 9b.
  • the multiplier 5c multiplies the attenuated cosine clock signal COS (27 ⁇ fct) by the lower 5 bits of the sine digital setting signal sin (c), and supplies the multiplied result to the adder 9b. .
  • the adder 9b adds the input multiplication result, and outputs the output clock signal sin (2 ⁇ ict + c) as a band. Pass through the fins and give them to comparators 12.
  • the maximum amplitude of the reference clock signal when the maximum amplitude of the reference clock signal is decomposed by n bits, that is, 5 bits, the magnitude per bit is the maximum of the reference clock signal. It becomes 1 (2 5 — 1) of large amplitude. Therefore, the minimum decomposition amplitude of the multiplier 3b is further decomposed by the attenuator 67 and the multiplier 3c by 5 bits. As a result, a pair of multipliers 3 The b, 3c and the attenuator 67 function as a 2n-bit multiplier. Thus, the cost can be reduced by using the 5-bit multipliers 3b, 3c, 5b, and 5c.
  • the sine wave signal and the cosine wave signal are exactly the same signal except that the phase is shifted by 1/4 cycle. Can be obtained. Further, in the multipliers 3b, 3c, 5b and 5c, sine waves or cosine waves may be multiplied. Further, the analog adder 9b may perform subtraction processing instead of addition processing.
  • FIG. 17 is a block diagram showing still another embodiment of the present invention.
  • four reference clock signals C Ko to CK 3 are used in the same manner as the embodiment shown in FIG. 5 described above, and the integrating circuits 60 and R 0M 72 , 73 are configured in the same manner as in FIG. 16 described above.
  • the clock signal 4 CK is supplied to a 4-bit shift register 51, and as shown in FIG. 6 described above, the reference clock signals CK C to CK 3 sequentially shifted in phase by ⁇ Is output.
  • the reference cook signal having the reference phase is C Ko
  • the four reference clock signals C Ko to CK 3 shifted by 3 ⁇ 2, 2 ⁇ /, 3 ⁇ 2 from this, it repeats in the order of state 1—state 0 ⁇ state 1—state 0 It can respond to changing signals.
  • Such a repeatedly changing signal is a reference signal obtained by converting a digital reference clock signal into an analog signal, and each state is a sine wave signal sin (having the same frequency as the reference clock signal CK). It is possible to correspond to the amplitude value which is the phase of 0, ⁇ / 2, 27 ⁇ / 2, 3 ⁇ 2 of 2? Rfct). Therefore, four reference clock signals C Kc to CK 3 form one sinusoidal signal sin
  • the sine wave reference clock signal sin (2 7 ⁇ fct) and the cosine digit setting signal cos (c) output from the ROM 72 are supplied to the digital multiplier 3a, and the cosine clock signal is output.
  • one cos (2 7r f c t) and R OM 7 3 forces, et read sine di digital setting signal sin (c) is given to di digital multiplier 5 a.
  • FIG. 18 is a block diagram showing still another embodiment of the present invention.
  • an inexpensive 5-bit circuit is used in the same manner as the embodiment shown in FIG. 16 in place of the digital multipliers 3a and 5a of the embodiment shown in FIG.
  • the digital multipliers 3b, 3c, 5b, and 5c are used.
  • Sine wave reference clock signal sin (2 ⁇ ⁇ c t) has its input level by the subtractor 6 7 given to di digital multiplier 3 c is attenuated to 1 Z (2 "one 1).
  • the di digital multiplication The lower 3 bits of the cosine digital setting signal cos (c) read from the ROM 72 and the upper 5 bits are supplied to the digital multiplier 3b to the multiplier 3c.
  • delayer 5 5 by 1 clock ⁇ been cosine of click port Uz click signal - cos (2 f c t) is the input level is 1 Z by the attenuator 6 8 - is attenuated to (2 n 1), multiply di digital
  • the lower 5 bits of the sine digital setting signal sin (c) read from R0M73 are supplied to the digital multiplier 5c, and the upper 5 bits are supplied to the multiplier 5c.
  • the result of the multiplication by each digital multiplier 3b, 3c, 5b, 5c is given to a digital multiplier 5b.
  • Star 5 6 a, 5 6 b, 5 7 a contact and stored in 5 7 b, are added by the adder 9 b.
  • the other operation is the same as the embodiment shown in the first 7 FIG.
  • the sine and cosine digital signal setting signals are obtained using the ROMs 72 and 73.
  • the sine signal and the cosine signal have a quadrature phase relationship.
  • the sine and cosine digital setting signals can be generated by using only one of them, R 0 M.
  • the sine wave signal and the cosine wave signal are exactly the same signal only with a phase shift of 14 periods, the same result can be obtained by exchanging the sine wave signal and the cosine wave signal in each of the above embodiments. Obtainable.
  • sine waves or cosine waves may be multiplied.
  • the adder 9b may perform an addition process instead of the subtraction process.
  • the clock generator according to the present invention is used for a time base collector or the like for removing a time axis fluctuation of a video signal reproduced from an optical disc, a video tape recorder or the like, and matches a time axis fluctuation of the video signal.
  • the present invention can be applied to a clock generator that generates a write clock signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Television Signal Processing For Recording (AREA)
  • Complex Calculations (AREA)

Description

明 細 書
クロッ ク発生装置
技術分野
この発明はクロック発生装置に関する。 より特定的には、 この発明はタイム ♦ ベース · コ レク タの書込ク ロ ッ ク発生 回路などに適用され、 外部から与えられた水平同期信号を 基準同期信号に同期させてクロック信号を発生するような クロッ ク信号発生装置に関する。
背景技術
映像信号を光ディ スクゃビデオテープレコーダなどにァ ナログ信号で記録し、 再生する場合、 再生された映像信号 の時間軸変動を除去するために、 タイム ·ベース ♦ コレク 夕が使用されている。
第 1図は従来のタイム ·ベース ♦ コレクタの一例を示す 概略ブロック図である。 第 1図を参照して、 端子 2 6には 時間軸が変動した再生映像信号 （静止画信号） が与えられ る。 この再生映像信号は A / D変換器 2 1 と書込クロック 発生回路 2 4とに与えられる。 書込クロック発生回路 2 4 は再生映像信号から水平同期信号を分離するとともに、 再 生映像信号の時間軸変動に対応した書込ク口ック信号 W · C Kを発生する。 A Z D変換器 2 1 はこの書込ク ロ ッ ク信 号 W · C Kに応じて、 再生映像信号をサンプリ ングし、 デ ィ ジタル化してメモリ 2 2に与える。 メ モ リ 2 2はディ ジ 夕ル化された映像信号を同じ時間軸変動を有する書込ク口 ック信号 w · C Kによつて書込む。
一方、 外部基準同期信号が読出クロック発生回路 25に 与えられ、 この読出クロック発生回路 25から時間軸が一 定な外部基準同期信号に同期した読出クロック信号 R · C Κが発生されてメモリ 22と DZ Α変換器 23とに与えら れる。 メモリ 22は読出クロック信号 R · C Kに応じて、 記憶されているディ ジタル映像信号を読出して DZA変換 器 23に与える。 Dノ A変換器 23はこの読出クロック信 号 R · C Kに応じて、 ディ ジタル映像信号をアナログ信号 に変換する。 したがって、 DZA変換器 23から出力端子 27に出力された映像信号は時間軸が一定になる。
ところで、 第 1図に示すようなタイム ♦ベース · コレク 夕の時間軸補正能力は、 再生映像信号の時間軸の変動に対 して、 如何に正確に追従した書込クロッ ク信号 W · C Kを 発生することができるかにかかっている。 従来から提案さ れている水晶振動子やコイル， コ ンデンサなどの素子を用 いた一般の B C O (b u r s t c o n t r o l l e d o s c i l l a t o r ) では十分でなく、 広い周波数応答 範囲と、 速い応答速度とを併せ持つ回路が必要となる。 ま た、 このような B C Oは、 本質的なものとして、 ノイズや 波形歪や ドロップァゥ トゃスキューなどの影響を受けて不 安定なものとなりやすい欠点がある。
このため、 タイム ·ベース · コレクタに含まれているノく ース トゲー ト回路や、 同期分離回路では、 入力映像信号の 時間軸変動成分を減衰させないようにしながら、 ノィズな どの影響を受けにく くするという相反する要求を満たすた めに、 種々の工夫がなされている。 すなわち、 水平同期信 号分離回路として、 遅延回路やフライホイール発振器を用 いたゲー ト信号による同期ゲー ト回路や、 ドロップアウ ト を検出して映像信号中の ドロップァゥ トノイズをミ ユ ーテ ィ ングしたり、 同期分離やクラ ンプを禁止する回路が用い られている。 また、 カラーバース トゲー ト回路と しては、 広帯域回路が用いられ、 同期信号およびカラーバース ト信 号の増幅や分離が行なわれている。
次に、 このようにして分離された同期信号およびカラー バース ト信号を用いて、 正確な書込クロック信号 W♦ C K を作る場合の一例を第 2図に示す。
第 2図に示す書込クロッ ク発生回路 2 4において、 端子 4 0を介して水平同期信号が位相比較器 3 1 に与えられる c 位相比較器 3 1は水平同期信号と、 可変電圧制御発振器
( V C 0 ) 3 3の出力を分周回路 3 4で分周した信号との 位相を比較し、 誤差電圧を、 ループフィ ルタ 3 2を介して V C 0 3 3に与える。 これらの位相比較器 3 1 とループフ ィ ルタ 3 2と V C 0 3 3と分周回路 3 4とによって P L L ループが構成されている。 ループフィ ルタ 3 2は P L Lル ープの発振を防止するために挿入されており、 このループ フィ ルタ 3 2のために、 映像信号に急激な位相変動があつ ても、 V C 0 3 3の出力はこの位相変動にほとんど追従し なく なり、 サブキヤ リアの位相とは無関係なものとなる。
V C 0 3 3の出力は分周回路 3 5に与えられて周波数が 1 X 4に分周され、 3 f s c ( f s c はサブキャ リア周波 数） 信号が出力される。 なお、 分周回路 3 5は端子 4 1に 入力されたカラ一バース ト信号の 1パルスによってリセッ 卜される。 このリセッ ト動作によって、 分周回路 3 5の分 周出力である 3 f s c 信号は、 カラーバース ト信号との位 相差がカラ一サブキヤ リァの位相に換算して 3 ◦ ' 以下に なる。 分周回路 3 5の 1 4分周出力は位相変調器 3 6に 与えられて位相変調され、 その出力が分周回路 3 7によつ て 1 Z 3分周され、 カラーサブキャ リ アの周期と同一にさ れる。 分周回路 3 7の 1 3分周出力は位相比較器 3 8に 与えられる。 位相比較器 3 8には、 カラーバース ト信号が 与えられていて、 位相比較器 3 8は 1 3分周出力信号と カラーバース ト信号との位相比較を行ない、 ループフィ ル タ 3 9を介して誤差電圧を位相変調器 3 6に与える。 位相 変調器 3 6はこの誤差電圧に応じて、 3 f s c 信号を位相 変調し、 入力映像信号に追従し、 しかも水平同期信号に位 相ロック した書込クロ ッ ク信号 W · C Kを端子 4 2に出力 する。
しかしながら、 第 2図に示した書込クロ ッ ク発生回路 2 4を用いたタイム · ベース · コレクタ 2 0においては、 書 込クロック信号の基になる信号を発生する V C 0 3 3およ びカラ一バース ト信号に位相口ックさせるための位相変調 回路 3 6にそれぞれループフィ ルタ 3 2 , 3 を使用した フィ一ドバック制御を用いているため、 上述のような改善 を行なっても、 応答速度の速い書込クロック発生回路を実 現することは不可能であった。 特に、 光ディ スク静止画フ アイルのような場合、 静止画 1 フ レームが再生されるのは 短時間であり、 光ディ スクの回転ジッ夕も高い周波数成分 を持っため、 フィ ー ドバッ ク制御では高速に完全な時間軸 補正を行なう ことはできなかった。
発明の開示
それゆえに、 この発明の主たる目的は、 入力信号に同期 しかつ応答速度を改善したク口ッ ク発生装置を提供するこ とである。
この発明の他の目的は、 基準信号に同期しかつ設定され た周波数を有する安定したク口ッ ク信号を発生し得るク口 ッ ク発生装置を提供することである。
この発明は入力信号の位相を基準ク口ック信号の位相に 同期させて出力クロック信号を発生するクロック発生装置 であって、 第 1のクロック信号発生回路から発生された基 準クロック信号としての第 1のクロック信号に応じて、 そ の第 1のクロック信号の位相に対して、 その位相が直交す る第 2のクロック信号が第 2のク口ック信号発生回路から 発生される。 入力信号と第 1のクロック信号との位相差が 位相差検出回路によって検出され、 それぞれがその位相差 を有しかつ位相が直交する第 1および第 2の検出信号が出 力される。 第 1のクロック信号と第 2のク口ック信号と第 1および第 2の検出信号とに応答して、 入力信号の位相に 同期した出力クロック信号が出力クロック信号発生回路か ら発生される。
したがって、 この発明に従えば、 入力信号に対する基準 信号の位相を広帯域でかつ高速に同期をとることができ、 十分に広い周波数応答範囲と、 速い応答速度とを併せ持つ た安定な書込クロッ ク信号などの基準クロック信号を発生 することができる。 したがって、 この発明は高い回転ジッ 夕を有するような光ディ スク静止画フアイルなどのタイム • ベース · コ レクタの書込クロッ ク発生回路に有効に適用 することができる。
この発明のより好ま しい実施例では、 位相差検出回路と して、 入力信号を第 1 のクロック信号によってサンプリ ン グするサンプリ ング回路と、 サンプリ ングされた入力信号 の絶対位相を求め、 予め定められた位相との位相差を演算 する演算回路と、 予め正弦波データと余弦波データとを記 憶し、 演算回路によつて位相差が演算されたことに応じて、 その位相差を有する正弦波信号を第 1の検出信号として出 力するとともに、 その位相差を有する余弦波信号を第 2の 検出信号として出力する記憶回路とから構成される。
さ らに、 この発明のより好ま しい実施例では、 出力ク ロ ック信号発生回路と して、 第 1のクロック信号と第 1 の検 出信号とを乗算する第 1 の乗算回路と、 第 2のクロック信 号と第 2の検出信号とを乗算する第 2の乗算回路と、 第 1 および第 2の乗算回路のそれぞれの出力を加算して出カク ロック信号を出力する加算回路とによって構成される。
さらに、 他の発明は基準クロ ッ ク信号に対して予め定め る周波数の範囲内で任意の周波数のクロック信号を発生す るクロック発生装置であって、 第 1のクロック信号発生回 路から基準クロッ ク信号と しての第 1のクロッ ク信号が発 生され、 この第 1のクロッ ク信号に応じて、 その第 1のク 口ック信号の位相に対して直交する位相を有する第 2のク 口ッ ク信号が第 2のク口ック信号発生回路から発生される c 入力端子には定める周波数を設定するための設定信号が入 力され、 第 1のクロッ ク信号に応答して、 入力された設定 信号が積分回路によって積分される。 積分された設定信号 が記億回路に入力されると、 積分された設定信号に応じた 振幅値の正弦波データと余弦波データとが読出される。 第
1のクロ ック信号と第 2のク口ック信号と正弦波デ一夕お よび余弦波データとに応答して、 位相が基準クロ ック信号 に同期しかつ設定された周波数の出力クロック信号が出力 クロック信号発生回路から発生される。
したがって、 この他の発明に従えば、 設定信号によって 任意の周波数のクロック信号を得ることができる。 このた め、 基準信号に非常に近い周波数のクロック信号でも簡単 に得ることができ、 基準信号より も周波数の高いクロック 信号を簡単に得ることができる。 この他の発明のより好ま しい実施例では、 出力クロッ ク 信号発生回路として、 第 1のクロック信号と記憶回路から 読出された余弦波データとを乗算する第 1 の乗算回路と、 第 2のクロッ ク信号と正弦波データとを乗算する第 2の乗 算回路と、 第 1 および第 2の乗算回路のそれぞれの出力を 加算する加算回路とによって構成される。
さらに、 より好ま しい実施例では、 記憶回路は正弦波デ —タおよび余弦波データをそれぞれ上位複数ビッ トと下位 複数ビッ 卜とに分割して記憶し、 第 1のクロ ッ ク信号の振 幅が第 1の減衰回路によつて予め定めるレベルに減衰され、 第 2のクロック信号の振幅が第 2の減衰回路によって予め 定めるレベルに減衰される。 第 1の乗算回路は第 1のクロ ック信号と余弦波データの上位複数ビッ 卜とを乗算する第 3の乗算回路と、 振幅が予め定めるレベルに減衰された第 1のクロック信号と余弦波データの下位ビッ 卜とを乗算す る第 4の乗算回路とによって構成される。 第 2の乗算回路 は第 2のクロック信号と正弦波デー夕の上位複数ビッ 卜と を乗算する第 5の乗算回路と、 信号が予め定めるレベルに 減衰された第 2のクロック信号と正弦波データの下位複数 ビッ ト とも乗算する第 6の乗算回路とによつて構成される。
図面の簡単な説明
第 1図は従来のタイム 'ベース · コレクタの概略ブロッ ク図である。
第 2図は第 1図に示したタイム ' ベース · コレクタに用 いられる書込クロック発生回路のブロッ ク図である。
第 3図はこの発明の一実施例のプロック図である。
第 4図は第 3図に示した R O Mから読出された正弦波デ 一夕および余弦波データによる波形図である。
第 5図はこの発明の他の実施例のブロック図である。 第 6図は第 5図に示した基準クロック発生回路から出力 される各基準クロック信号の波形図である。
第 7図は第 5図に示したバン ドパスフィ ル夕の帯域特性 を示す図である。
第 8図は同じく位相特性を示す図である。
第 9図は第 5図に示した 2 ビッ ト化回路の一例を示す回 路図である。
第 1 0図は第 9図に示した 2 ビッ ト化回路の真理値表を 示す図である。
第 1 1図は第 5図に示したディ ジ夕ル乗算器の一例を示 す回路図である。
第 1 2図は第 1 1図に示したディ ジタル乗算器の真理値 表を示す図である。
第 1 3図はこの発明のさらに他の実施例を示すブロッ ク 図である。
第 1 4 A図， 第 1 4 B図， 第 1 5 A図および第 1 5 B図 は第 1 3図に示したクロック発生装置で発生されるクロッ ク信号のタイ ミ ング図である。
第 1 6図はこの発明のさらに他の実施例を示すプロック 図である。
第 1 7図はこの発明のさらに他の実施例を示すプロック 図である。
第 1 8図はこの発明のさ らに他の実施例を示すプロック 図である。
発明を実施するための最良の形態 第 3図はこの発明の一実施例のプロック図である。 まず、 第 3図を参照して、 構成について説明する。 水晶発振器 1 はたとえば 4. 0 5 H z (= f c ) の周波数を有する矩 形波の基準クロッ ク信号を発生する。 この基準クロッ ク信 号はバン ドパスフィ ルタ 2に与えられる。 バン ドパスフィ ル夕 2は矩形波の基準クロック信号を 4 , 0 5 MH zの正 弦波信号 S i n ( 2 7Γ f c t ) に変換する。 こ こで、 は 円周率であり、 t は時間である。 正弦波信号 s i n ( 2 π f c t ) は第 1の乗算器 3と 1 4周期遅延器 4と AZD 変換器 6とに与えられる。 1 4周期遅延器 4は入力され た正弦波信号 s i n ( 2 f c t ) を 1 /4周期だけ遅延 して余弦波信号 c o s ( 2 ?r f c t ) を第 2のクロック信 号として出力する。 この余弦波信号 c o s ( 2 ^ f c t ) は第 2の乗算器 5に与えられる。
端子 1 1を介して水平同期信号が AZD変換器 6に与え られる。 この水平同期信号はクロック信号の位相を水平同 期信号の位相に合わせるために入力される。 A/D変換器 6は時間軸の変動した水平同期信号が得られたときの正弦 波信号 s i n ( 2 ττ f c t ) の電圧をサンプリ ングし、 そ れをディ ジタル信号と して演算器 7に与える。 演算器 7に は初期位相設定器 8によつて初期位相 bが設定される。 演 算器 7は、 図示しないが正弦波データを記億するために R OMと余弦波データを記億するための R OMを内蔵してい る。 演算器 7は AZD変換器 6から入力されたディ ジタル 信号の絶対位相 a と初期位相設定器 8で設定された位相 b との位相差 （ a — b = c ) を演算し、 その位相差の正弦波 成分 s i n ( a — b ) と余弦波成分 c o s ( a — b ) を内 蔵している R OMから出力する。
演算器 7から出力された正弦波成分 s i n ( a - b ) は 第 1の乗算器 3に与えられ、 余弦波成分 c o s ( a — b ) は乗算器 5に与えられる。 乗算器 3は正弦波信号 s i n ( 2 ττ f c t ) と第 1の検出信号である正弦波成分 s i n ( a — b ) との乗算を行ない、 その乗算結果をアナログ信 号として出力する。 乗算器 5は第 2の基準信号である余弦 波信号 c o s ( 2 7Γ f c t ) と第 2の検出信号である余弦 波成分 c o s ( a - b ) との乗算を行ない、 その乗算結果 をアナログ信号で出力する。 乗算器 3, 5はたとえば 4象 限のマルチプライ ング機能を有する D/ A変換器が用いら れる。 乗算器 3 , 5から出力された乗算結果は加算器 9に よって加算され、 コ ンパレータ 1 2に与えられる。 コンパ レー夕 1 2は加算結果を 2値化して書込ク口ッ ク信号 W · C Kを出力する。 第 4図は第.3図に示した演算器に内蔵されている R 0 M から読出された正弦波データおよび余弦波データによる波 形図である。 第 4図から明らかなように、 正弦波成分 s i n ( a - b ) と余弦波成分 c o s ( a - b ) はそれぞれの 位相が直交位相関係にある。
次に、 第 3図および第 4図を参照して、 この発明の一実 施例のクロッ ク発生装置の具体的な動作について説明する c 水晶発振器 1から出力された矩形波の基準ク口ック信号は バン ドパスフィ ルタ 2によって 4. 0 5 M H zの正弦波信 号 s i n ( 2 7Γ f c t ) に変換され、 乗算器 3と 1 Z4周 期遅延器 4と AZD変換器 6に与えられる。 1 Z4周期遅 延器 4は正弦波信号 s i n ( 2 7Γ f c t ) を 1 4周期だ け遅延し、 第 2のクロック信号である余弦波信号 c 0 s ( 2 7Γ f c t ) を発生して乗算器 5に与える。 こ こで、 乗 算器 3, 5に入力された正弦波信号 s i n ( 2 f c t ) および余弦波信号 c o s ( 2 7Γ f c t ) の位相分解能はそ れぞれ乗算器 3 , 5のビッ ト構成に依存する。 たとえば、 乗算器 3, 5がそれぞれ 5 ビッ 卜で構成されているものと すると、 1 1. 2 5β (= 36 0 ' ÷ 3 2) の位相分解能 となる。 この位相分解能は、 システムのアナログ回路が有 する S ZNによつて形成される残留時間軸誤差またはシス テムの要求するタイム ♦ ベース ♦ コ レクタの範囲によって 選ばれる。
AZD変換器 6は端子 1 1を介して時間軸の変動した水 平同期信号が与えられると、 正弦波信号 s i n { 2 π f c t ) の電圧をサンプリ ングし、 そのサンプリ ング結果をデ ィ ジタル信号と して出力する。 演算器 7はそのディ ジタル 信号を受け、 ディ ジタル信号の絶対位相 aを求め、 初期位 相設定器 8で予め設定された位相 b との位相差 （ a — b = c ) を演算する。 演算器 7はその位相差の正弦波成分 s i n ( a - b ) と余弦波成分 c o s ( a - b ) を内蔵してい る R OMから読出す。 すなわち、 演算器 7は位相 a , bを ア ドレスとして、 正弦波用の R OMと余弦波用の R OMを 同時にアクセスし、 位相差 （ a — b ) に対応した正弦波成 分と余弦波成分とを同時にディ ジタル信号として出力する。 演算器 7から出力された正弦波成分 s i n ( a - b ) は乗 算器 3に与えられ、 余弦波成分 c o s ( a - b ) は乗算器 5に与えられる。 乗算器 3 , 5はともに検出信号である入 力ディ ジタル信号をアナログ信号に変換する際、 基準信号 でその出力振幅が制御できるようになされたものが用いら れている。
したがって、 乗算器 3は第 1の基準信号である正弦波信 号 s i n ( 2 ^ f c t ) と、 第 1 の検出信号である正弦波 成分 s i n ( a — b ) との乗算を行ない、 その乗算結果で ある s i n ( 2 f c t ) ' s i n ( a — b ) をアナログ 信号として出力する。 乗算器 5は第 2の基準信号である余 弦波信号 c o s ( 2 ?r f c t ) と、 第 2の検出信号である 余弦波成分 c o s ( a - b ) との乗算を行ない、 その乗算 結果である c o s ( 2 7Γ f c t ) * c o s ( a— b ) をァ ナログ信号と して出力する。
乗算器 3, 5から出力された乗算出力はアナログ加算器 9によって加算され、 以下の出力信号がコンパレ一タ 1 2 に与えられる。
sin( 2 π· f c t ) · sin(c) + cos ( 2 π f c t · eos (c = cos (2 π f c t - c) … （ 1 )
但し、 c = ( a — b )
この第 （ 1 ) 式から明らかなように、 第 1の基準信号は 9 0° 位相が異なる余弦波信号 c o s ( 2 ^ f c t ) に対し て cだけ位相が遅れた余弦波信号 c o s (2 f c t - c ) が出力される。 この余弦波信号 c o s ( 2 7Γ f c t - c ) はコ ンパレータ 1 2によって 2値化され、 書込クロック信 号 W · C Kと して出力される。 したがって、 この書込クロ ック信号 W · C Kは水平同期信号に位相が同期したクロッ クとなる。
このように、 出力される余弦波信号 c o s ί 2 π ί c t 一 c ) には、 基準信号の 1 クロックに対する水平同期信号 の位相差に対応した位相 cが現われる。 つまり、 基準信号 である正弦波信号と入力信号である水平同期信号との位相 差 cだけ、 瞬時に正弦波信号と同一である余弦波信号 c o
S ( 2 7Γ f c ΐ ) の位相が変化させられる。 しかも、 この 余弦波信号 c o s ( 2 f c t ) は、 時間軸変動を持つ水 平同期信号に位相ロッ ク している。 余弦波信号 c o s ( 2 π i c t はコ ンパレータ 1 2によって 2値信号に変換さ れているため、 安定した書込ク口ッ ク信号 W · C Kが得ら れる。
なお、 上述の実施例では、 水平同期信号に対する書込ク 口ッ ク信号 W · C Kの初期位相を合わせることのみで再生 映像信号の時間軸補正を行なつているが、 これでも十分な タイム ·ベース · コレクタによる効果を得ることができる c これは、 コンポーネン ト記録の動画または静止画でも、 1 つの水平期間の中での時間軸変動が小さいからである。 但 し、 より正確なタイム ·ベース ' コレクタ効果が要求され る場合は、 水平同期信号終了位相誤差を第 1図に示したメ モリ 2 2に記憶させ、 この記憶誤差に基づいて、 ディ ジタ ル信号からアナログ信号に変換する D Z D変換器 2 3のサ ンプリ ングクロッ ク （読出クロッ ク信号 R · C K ) の位相 を水平周期の単位で位相変調すればよい。 そして、 読出ク ロッ ク信号 R · C Kの発生回路として、 上述の書込クロッ ク信号発生回路と同じ手段を使用すればよい。
なお、 正弦波信号と余弦波信号とは、 位相が 1 4周期 ずれただけで全く等しい信号であるので、 第 3図に示した 実施例において正弦波と余弦波を交換しても全く 同じ効果 を得ることができる。
さらに、 アナログ加算器 9によって加算処理することな く、 アナログ'减算器を用いて減算処理を行なうようにして もよい。 第 5図はこの発明の他の実施例のブロック図であり、 第 6図は、 第 5図に示した基準クロック発生回路から発生さ れる基準クロック信号のタイ ミ ング図である。 この第 5図 に示した実施例は、 基準クロック信号として、 それぞれの 位相が 0 , π / 2, 2 π / 2, 3 ττ Ζ 2だけずれた信号を 用いるとともにディ ジタル乗算器 3 a， 5 aを用いるよう にしたものであって、 以下の点を除いて前述の第 3図に示 した実施例と同じである。
基準ク口ック発生回路 1 0は水晶発振器 1 a と 4 ビッ ト シフ ト レジスタ 5 1 とを含む。 水晶発振器 1 aは 4. 0 5 MH zの 4倍の周波数の正弦機信号 s i n ( 2 f c t ) に対応するクロック信号 4 C Kを発生する。 このクロック 信号 4 C Kは 4 ビッ トシフ ト レジス夕 5 1に与えられて 1 Ζ4分周され、 第 6図に示すように、 それぞれが周波数 4. 0 5 Μ Η ζであって、 互いに 7Γ Ζ 2ずつ順次位相のずれた 矩形波の基準クロック信号 C Ko 〜 C K 3 が出力される。 この基準クロック信号 C Ko 〜 C K 3 はデイ ジ夕ル乗算器 3 a と 2 ビッ ト化回路 5 2とレジスタ 5 5とに与えられる。
レジスタ 5 5は基準クロック信号 C KQ 〜 C K 3 をそれ ぞれ 1 クロック分だけ遅延する。 この遅延量は位相的には Z 2に相当し、 基準クロック信号 C Ko 〜 C K 3 をレジ ス夕 5 5に与えることによって、 レジスタ 5 5から余弦波 信号 c o s 27Γ f c t に対応する第 2のクロック信号 C K c が出力され、 ディ ジタル乗算器 5 bに与えられる。 基準 クロック信号 C KQ 〜 C K 3 のうち 3つの基準クロック信 号 C K , 〜 C K 3 は 2 ビッ ト化回路 5 2によって 2 ビッ ト に変換され、 A変換器 5 3に与えられる。 DZA変換 器 5 3はクロック信号 4 C Kに応答して、 2 ビッ ト化され た基準クロック信号 C K， 〜 C K 3 をアナログ信号に変換 する。 このアナ口グ信号はバン ドパスフィ ルタ 54に与え られ、 基本波成分のみが抽出されて AZD変換器 6に与え られる o
演算器 7は位相換算器 7 1 と R OM 7 2, 7 3を含む。 位相換算器 7 1は前述の第 3図の実施例の説明と同様にし て、 AZD変換器 6の出力の絶対位相 a と初期位相設定器 8で設定された位相 b との位相差 a — b = cを演算する。 R OM 7 2は余弦波成分のデータ c o s ( a — b ) を予め 記憶し、 R 0 M 7 3は正弦波成分のデータ s i n C a - b ) を予め記憶している。 位相換算器 7 1 によって位相差が演 算されると、 R 0 M 7 2はその位相差を有する余弦波デー 夕 c o s ( a — b ) をデイ ジ夕ル乗算器 5 aに与えて、 R 0 M 7 3からその位相差の正弦波データ s i n ( a — b ) をディ ジタル乗算器 3 aに与える。
ディ ジタル乗算器 3 aは基準となる正弦波ク口ック信号 C Ko 〜 C Κ 3 と正弦波データ s i n ( a — b ) とを乗算 し、 ディ ジ夕ル乗算器 5 aは余弦波の第 2のクロッ ク信号 C Kc と余弦波データ c o s ( a - b ) とを乗算する。 デ ィ ジタル乗算器 3 aの乗算結果はク口ック信号 4 C Kに応 じてレジスタ 5 6に記億され、 ディ ジタル乗算器 5 aの乗 算锆果はク口ック信号 4 C Kに応じてレジスタ 5 7に記憶 される。 レジスタ 5 6 , 5 7のそれぞれに記憶された乗算 結果はディ ジタル加算器 9 aによって加算され、 その加算 結果は D Z A変換器 5 8によってクロック信号 4 C Kに応 答してアナ口グ信号に変換される。 このアナ口グ信号はバ ン ドパスフィ ルタ 5 9に与えられ、 基本波成分のみが抽出 され、 コ ンパレータ 1 2によって 2値化され、 書込クロッ ク信号 W · C Kとして出力される。
第 7図は第 5図に示したバン ドバスフィ ル夕の帯域特性 を示す図であり、 第 8図は同じく位相特性を示す図である ( 第 5図に示したバン ドパスフィ ルタ 5 9は、 キャ リア周 波数 ί 0 を中心にして、 ± 4 ί 0 のところで減衰量が 1 / ( 2 η - 1 ) 以上であって、 ± 1 Ζ 2 f 0 の範囲の周波数 成分が十分に通過できるような帯域特性に選ばれるのが望 ま しい。 さらに、 キャ リ ア周波数 f 0 を中心にして、 ± 1 / 2 f 0 の周波数範囲で位相遅れ特性が周波数に対して、 第 8図に示すように線形特性を保つようにバン ドバスフィ ル夕 5 9の位相特性が選ばれるのが望ま しい。
第 9図は第 5図に示した 2 ビッ ト化回路の一例を示す回 路図であり、 第 1 0図は第 9図に示した 2 ビッ ト化回路の 真理値表を示す図である。
次に、 第 9図および第 1 0図を参照して 2 ビッ ト化回路 5 2について説明する。 2 ビッ ト化回路 5 2は O R回路 5 21と 522を含み、 OR回路 521には基準クロック信 号 C K2 と C K 3 とが与えられ、 OR回路 522には基準 クロック信号 と C K3 とが与えられる。 したがって、 0 R回路 521から M S Bビッ 卜が出力され、 他方の 0 R 回路 522から L S Bビッ 卜が出力される。 この 2ビッ ト 化回路 52の真理値表は第 1 0図に示すようになる。
第 1 0図においては、 各状態 （0， 1 , 0， 一 1 ) との 関係を示しており、 この 2ビッ トの出力が前述の Dノ A変 換器 53に与えられてアナ口グ信号に変換される。
第 1 1図は第 5図に示したディ ジタル乗算器の一例を示 す回路図であり、 第 1 2図は第 1 1図に示したディ ジ夕ル 乗算器の真理値表を示す図である。
次に、 第 1 1図および第 1 2図を参照して、 ディ ジタル 乗算器 3 aについて説明する。 ディ ジタル乗算器 3 aは 1 〇 ビッ ト分の 3入力 N A N D回路 30 1と E XO R回路 3 ◦ 2とを含む。 N A N D回路 30 1の 1つの入力端には正 弦波成分 （a— b) を構成するビッ ト D 0〜D 9のそれぞ れが与えられるとともに、 基準クロック信号 C KG , C K 2 が NAND回路 30 1の他の入力端に与えられる。 NA N D回路 30 1の出力信号はそれぞれ対応の E X 0 R回路 302の一方入力端に与えられ、 最上位ビッ 卜の E X 0 R 回路 302を除く他の E X 0 R回路 302には基準ク口ッ ク信号 C K 3 が共通的に与えられる。 最上位ビッ ト D9 は 符号ビッ トであるため、 これに対応した E X 0 R回路 3〇 2には基準クロック信号 C K 1 を反転したクロック信号が 与えられる。
このように構成されたディ ジ夕ル乗算器 3 aにおける真 理値表は第 12 A図および第 1 2 B図に示すようになる。 第 1 2A図はビッ ト D Oから D 8までの入出力関係を示し、 その上段はビッ ト D 0から D 8までが " L " レベルのとき のものであり、 下段は レベルのときのものである。 状態 0では、 レベル （このレベルを 0とする） が出 力されて、 状態 1では入力はそのまま出力され、 状態一 1 では反転して出力される。
第 1 2 B図は同様にして、 ビッ ト D 9についての真理値 表であって、 レベルがマイ ナス （一） を表わし、 レベルがプラス （+ ) を表わすものとする。 そして、 アナログ正弦波信号を考えたとき、 その零点を "0 (- 1 000000000) " とし、 最小値を "一 51 2 (= 0 000000000) " とし、 最大値を "+ 51 1 (= 1 1 1 1 1 1 1 1 1 1 ) " と したときには状態 0のときの ビ ッ ト D 9の乗算出力は 0であるので、 （00000000 00 ) ではなく、 （ 1 000000000 ) としなければ ならない。 このために、 第 1 1図に示した乗算器はそのよ うになるように論理構成がなされている。
また、 第 1 2 B図から明らかなように、 状態 1のときに は、 符号ビッ ト D 9がそのまま出力され、 状態一 1のとき には反転出力される。 第 5図に示したディ ジタル乗算器 5 a も第 1 1図と同様に構成されているので、 その説明は省 略する。
次に、 第 5図に示した実施例の具体的な動作について説 明する。 水晶発振器 1 aは 4. 05MH zの 4倍の周波数 のク ロッ ク信号 4 C Kを発生する。 4ビッ ト シフ ト レジス 夕 51は第 6図に示すように、 クロッ ク信号 4 C Kを分周 し、 それぞれの位相が異なる基準クロッ ク信号 C Ko 〜C K 3 を出力する。 2ビッ ト化回路 52は基準クロッ ク信号 C Κ , 〜C K3 を 2ビッ ト化し、 第 1 0図に示すような M S Bビッ 卜と L S Bビッ トを D/A変換器 53に与える。 D Z A変換器 53はその 2ビッ トのディ ジタル信号をアナ 口グ信号に変換し、 ノくン ドパスフィ ルタ 54によってその 基本波のみが抽出されてアナ口グの正弦波信号が A ZD変 換器 6に与えられる。 AZD変換器 6は前述の第 3図に示 した実施例と同様にして、 時間軸の変動した水平同期信号 が与えられたときのアナログ正弦波信号 s i n ( 27Γ f c t ) の電圧をサンプリ ングし、 ディ ジタル信号として演算 器 7に与える。 演算器 7は、 位相比較器 71がディ ジタル 信号の絶対位相 aに対する初期位相 bとの位相差を算出し、 それをア ドレス信号と して R 0 M 72 , 73から位相差 a - b = cに対応した正弦波成分 s i n (a— b) と余弦波 成分 c o s (a— b) を出力する。 ディ ジタル乗算器 3 a は 4つの基準クロック信号 C Ko - C K 3 と正弦波成分 s i n ( a - b ) を乗算し、 ディ ジタル乗算器 5 aは余弦の クロック信号. C KK と余弦波成分 c o s ( a - b ) とを乗 算する。 その結果、 ディ ジタル乗算器 3 aからは乗算結果 s i n ( 2 f c t ) · s i n ( a — b ) が出力されてレ ジスタ 5 6に記憶され、 ディ ジタル乗算器 5 aから乗算結 果として一 c o s { 2 π ί c t ) ' c o s ( a — b ) が出 力されてレジスタ 5 7に記億される。 レジスタ 5 6 , 5 7 に記億された乗算結果はディ ジタル加算器 9 aによって減 算処理される。 すなわち、 ディ ジタル加算器 9 aは次の第 ( 2 ) 式に示す減算結果を出力する。
sin( 2 f c t ) ♦ sin(c) + cos ( 2 ττ f c t ) · cos (c) = cos(2 π· f c t - c) '·· ( 2 )
但し、 c = a — b
この第 （ 2 ) 式から明らかなように、 余弦波信号 c o s ( 2 f c ΐ ) に対して、 cだけ位相が遅れた余弦波信号 C O S ( 2 f c t — c ) が出力される。 この余弦波信号 c o s ( 2 ^ f c ΐ - c ) は DZA変換器 58によってァ ナログ信号に変換され、 バン ドパスフィ ルタ 5 9によって 基本波が抽出され、 コンパレータ 1 2によって 2値化され て書込クロック信号 W * C Kが出力される。
第 1 3図はこの発明のさらに他の実施例を示すプロック 図である。 この第 1 3図に示した実施例は、 外部から与え られる設定信号によって希望する単一周波数の出カク口ッ ク信号が得られるように構成したものである。 但し、 出力 クロック信号の周波数範囲は、 所定の周波数 の範囲内 である。
第 1 3図を参照して、 クロック発生装置は積分回路 60 と位相変調回路 6 1とからなる。 積分回路 60の端子 62 には外部から設定信号が与えられる。 この設定信号は 8ビ ッ 卜のディ ジタル信号であって、 そのディ ジ夕ル値によつ て出力クロック信号の周波数が定められる。 その設定信号 は加算器 64に与えられる。 加算器 64は 1クロック前の 設定値と今回の設定値とを加算する。 この加算器 64は 2 n ビッ ト （nは整数） 構成の加算器であって、 この実施例 では n = 5と している。 そのため、 8ビッ 卜の設定信号は 加算器 64の下位 8ビッ トに入力され、 残り 2ビッ トは 0 入力となされる。 この加算出力は再びレジスタ 65に入力 される。 このようにして、 1 クロッ ク前の設定信号を順次 加算する ことによって、 レジスタ 65からは積分されたデ イ ジタル設定信号が得られる。
水晶発振器 1 bはたとえば 2. 5MH zの周波数の基準 クロック信号を発生するものであり、 この基準クロック信 号 C Kはバン ドパスフィ ルタ 2を介して積分回路 60の端 子 63に与えられるとともに、 位相変調回路 61に与えら れる。 位相変調回路 61は乗算器 3 , 5と 1 4周期遅延 器 4と加算器 9と R 0 M 72 , 73とバン ドパスフィ ルタ 59とコ ンパレータ 1 2とを含む。 このうち、 乗算器 3, 5と 1 4周期遅延器 4と加算器 9とコ ンパレータ 1 2は 第 3図に示した実施例と同じであり、 R OM72, 73と バン ドパスフィ ルタ 5 9は第 5図に示した実施例と同じも のが用いられる。
積分されたディ ジタル設定信号は R OM 7 2と 7 3とに 与えられ、 R OM 7 2から積分されたディ ジタル設定信号 のビッ トデータの内容に対応した振幅値の余弦設定信号 c o s ( c ) が出力されて乗算器 3に与えられ、 R OM 7 3 からは同様の振幅値を有する正弦ディ ジタル設定信号 s i n ( c ) が読出されて乗算器 5に与えられる。 乗算器 3に は正弦波の基準クロック信号 s i n ( 2 ^ f c t ) が与え られ、 乗算器 5には正弦波の基準クロッ ク信号 s i n ( 2 ττ f c t ) を 1 Z 4周期遅延回路 4によって反転した余弦 のクロック信号 C O S ( 2 7Γ f c t ) が与えられる。 乗算 器 3は正弦波信号 s i n (2 ?r f c t ) と R OM 7 2から 読出された余弦ディ ジタル設定信号 c o s ( c ) とを乗算 し、 乗算器 5は余弦波信号 c O S ( 2 7Γ f c ΐ ) と正弦デ ィ ジタル設定信号 s i n ( c ) とを乗算する。 乗算器 3, 5は乗算結果をアナログ信号として出力し、 加算器 9に与 える。 加算器 9はアナログ加算器であって、 乗算器 3, 5 の乗算結果を加算し、 バン ドパスフィ ルタ 5 9に与える。 バン ドパスフィ ルタ 5 9は加算出力のうちの基本波成分の みを抽出し、 コ ンパレータ 1 2に与える。 コ ンパレータ 1 2は基本波成分のアナログ値を 2値化して端子 4 0から出 力する。
第 14 A図， 第 14 B図， 第 1 5 A図および第 1 5 B図 は第 1 3図に示したクロック発生装置で発生されるクロッ ク信号のタイ ミ ング図である。
次に、 第 1 3図， 第 14 A図， 第 14 B図， 第 1 5 A図 および第 1 5 B図を参照して、 この実施例のクロッ ク発生 装置の動作について説明する。 水晶発振器 1 b , バン ドパ スフィ ル夕 2および 1ノ4周期遅延器 4は前述の第 3図と 同じであるため、 説明を省略する。 積分回路 6 0の端子 6 2に設定信号が与えられると、 加算器 64はレジスタ 6 5 に記憶されている 1 クロッ ク前の設定値と今回設定された 設定値とを加算し、 レジス夕 6 5に記憶させる。 そして、 レジス夕 6 5から位相変調器 6 1 に積分されたディ ジタル 設定信号が与えられる。
R 0 M 7 2は積分されたディ ジ夕ル設定信号のビッ トデ 一夕の内容に対応した振幅値の余弦ディ ジタル設定信号 c o s ( c ) を読出して乗算器 3に与える。 同様にして、 R 0 M 7 3は入力ディ ジタル設定信号のビッ トデータの内容 に対応した振幅値の正弦波ディ ジタル設定信号 s i n ( c ) を読出して乗算器 5に与える。 乗算器 3は基準クロック信 号 s i n ( 2 ;r f c t ) と余弦波ディ ジ夕ル設定信号 c o s ( c ) とを乗算し、 乗算結果. s i n ( 2 ^ f c t ) - c o s ( c ) をアナ口グ加算器 9に与える。 また、 乗算器 5 は余弦のクロック信号 c o s ( 2 ?r f c t ) と正弦ディ ジ タル設定信号 s i n ( c ) とを乗算し、 乗算結果 c 0 s ( 2 π f c ± » s i n ( c ) をアナログ加算器 9に与える。 アナログ加算器 9は 2つの乗算結果を加算し、 以下の第
( 3 ) 式に示す出力をバン ドパスフィ ルタ 5 9に与える。 sin( 2 f c t ) · eos(c) + cos(2 π f c t ) ♦ sin ) = sin(2 π f c t +c) ··· ( 3 )
すなわち、 加算器 9は正弦基準信号 s i n ( 2 ^ f c t ) に対して、 cだけ位相が進んだ正弦基準信号 s i n ( 2 f c t + c ) を出力してバン ドパスフィ ルタ 5 9に与える。 バン ドパスフィ ルタ 5 9は正弦波基準信号 s i n i 2 π f c t + c ) を帯域制限し、 コ ンパレータ 1 2に与える。 コ ンパレータ 1 2は正弦波基準信号 s i n ( 2 f c t + c ) を 2値化して設定信号に対応した周波数を有する出カク口 ック信号を端子 4 0から出力する。
上述のごとく、 出力端子 4 0に得られた出力クロッ ク信 号は、 基準信号の 1サイクルごとに、 その基準信号に対し て入力設定信号に応じた位相を高速に （ 2 Z i c の時間） 変化させることができるので、 これによつて基準信号が位 相変調されたことになる。 これは、 結果として出力される 出力クロック信号の周波数そのものが入力設定信号によつ て制御されることになる。
なお、 乗算器 3 , 5がそれぞれ 1 0 ビッ トで構成されて いるものとすると、 位相分解能は 0. 3 5 ' (= 3 6 0。
+ 1 0 2 3 ) となる。 単位時間 t あたりの最小位相変化 d c と周波数変化 d ί との関係は次の第 （4 ) 式で表わされ る d f = C 1 / 2 ) ( d c Z d t ) - (4 )
したがって、 単位時間あたりの最小位相変化 d c と最大周 波数変位 Δ f の関係は次式で表わされる。
厶 f = d f ( 28 - 1 ) … （ 5 )
位相 C は毎周期ごとの正負の極性も選択可能であることを 考慮すると、 発振可能な周波数 f は次式で表わされる。
f c 土 Δ f … （ 6 )
つまり、 水晶発振器 1 bからの基準周波数 f c を中心周波 数と して土 Δ f の範囲内の周波数を出力することができる, したがって、
d c = 6. 14 X 1 0" 3 r a d - ( 7 )
d t = 4 0 0 n s e c ( = 1 / f c = 2. 5 M H z )
… (8) であるときには、
Δ f = 0. 6 2 3 Μ Η ζ - ( 9 )
d f = 244 3 H z "' ( 1 0 )
となり、 d f 間隔で前述の第 （ 6 ) 式の範囲内の周波数が 得られる。 d f の値は乗算器 3, 5の分解能によって決ま る。
以上のことを総合すると、 第 14 A図および第 14 B図 に示すように、 クロ ッ ク信号は基準信号の周波数 f cを中 心として、 土厶 f の範囲内の周波数となる。 基準信号の周 波数 f cを基準にして、 d f 間隔で a , b , c， d…のよ うに単一の周波数を出力することができる。 d f の間隔は 乗算器 3， 5の取扱う ことのできるビッ ト数によって定ま り、 ビッ ト数が少ないときには d の間隔が広く、 ビッ ト 数が大きいときには d f の間隔が狭く なる。
どの周波数の出力クロッ ク信号を出力するかは、 位相 c の値と極性、 つまり入力設定信号のビッ トデータの内容に よって選択すればよい。 ビッ トデータが小さいときには、 基準信号に近い周波数のク口ック信号が選択され、 ビッ ト データが大きいときには、 基準信号より離れた周波数のク 口ック信号が選択される。 上述の 8ビッ 卜の設定信号のビ ッ トデータがすべて " 0 " であるときには、 c = 0である ために、 基準信号そのものが出力される。 ビッ トデータが 小さいときに出力される出力クロック信号の一例を第 1 4 A図， 第 1 4 B図， 第 1 5 A図および第 1 5 B図に実線で 示す。
また、 第 1 4 A図および第 1 5 A図に示すように、 位相 cの極性が正のときには、 出力クロック信号としては基準 信号より高い周波数のものが出力され、 負のときには、 第 1 4 B図および第 1 5 B図に示すように、 基準信号より も 低い周波数のものが出力される。 位相 cの極性を正か負に 変更するには、 たとえば乗算器 3 , 5の入力する正弦波お よび余弦波のディ ジタル設定信号 s i n ( c ) , c o s ( c ) を逆転させればよい。
なお、 上述の式より明らかなように、 入力設定信号の入 力電圧と、 基準信号の出力周波数とは完全に直線関係とな る。 すなわち線形特性となる。 また、 設定可能な周波数範 囲 c ± A f は次式で示される。
f c ( 1 - 1 / 2 ) く f c 士厶 f く f c ( 1 + 1 Z 2)
… ( 1 1 ) したがって、 選ばれる中心周波数 f Cにより、 広範囲な 周波数の出力クロック信号を発生できる。
上述のごとく、 この実施例では、 水晶発振器 1 bで発生 されたクロック信号 C Kをディ ジタル的処理により、 その 周波数を変化させるようにしているので、 周波数の変動は 温度特性のみに依存する。 したがって、 温度特性の良いク 口ック発生装置を実現することができる。
第 1 6図はこの発明のさらに他の実施例を示すブロック 図である。 この第 1 6図に示した実施例は、 前述の第 1 3 図に示した実施例の乗算器 3 , 5に代えて、 安価な 5 ビッ 卜の乗算器 3 b , 3 c , 5 bおよび 5 cを用いたものであ る。 正弦波の基準クロッ ク信号 s i n ( 2 f c t ) は乗 算器 3 bに与えられるとともに、 減衰器 6 7に与えられ、 入力レベルが 1 / ( 2 n - 1 ) に減衰され、 乗算器 3 bに 与えられる。 R 0 M 7 2から出力される余弦ディ ジタル設 定信号 c o s ( c ) のうち上位 5 ビッ トが乗算器 3 bに与 えられ、 下位 5 ビッ トが乗算器 3 eに与えられる。 さらに, 1 Z 4周期遅延器 4によって遅延された余弦のクロック信 号 c o s ( 2 f c t ) は減衰器 68に与えられ、 その入 カレベルが 1ノ ( 2 n - 1 ) に減衰されて乗算器 5 cに与 えられる。 R 0 M 7 3から読出された正弦ディ ジタル設定 信号 s i n ( c ) のうち上位 5 ビッ トが乗算器 5 bに与え られ、 下位 5 ビッ トが乗算器 5 cに与えられる。
乗算器 3 bは基準クロッ ク信号 s i n ( 2 7T f c t ) と 余弦ディ ジタル設定信号 c o s ( c ) の上位 5 ビッ 卜とを 乗算し、 乗算出力を加算器 9 bに与える。 乗算器 3 cは減 衰された基準クロック信号と余弦ディ ジタル設定信号 c o s ( c ) の下位 5 ビッ トを乗算し、 その乗算結果を加算器 9 0に与える。 同様にして、 乗算器 5 bは余弦クロック信 号 c o s ( 2 7r f c t ) と R O M 7 3から読出された正弦 ディ ジ夕ル設定信号 s i n ( c ) の上位 5 ビッ トとを乗算 し、 その乗算結果を加算器 9 bに与える。 乗算器 5 cは減 衰された余弦クロッ ク信号 C O S ( 2 7Γ f c t ) と正弦デ ィ ジタル設定信号 s i n ( c ) の下位 5 ビッ トとを乗算し、 その乗算結果を加算器 9 bに与える。 加算器 9 bは入力さ れたその乗算結果を加算し、 出力クロック信号 s i n ( 2 π i c t + c ) をバン ドノ、。スフイ ノレ夕 5 9を通過させ、 コ ンパレータ 1 2に与える。
ところで、 第 1 6図に示した実施例において、 基準ク口 ック信号の最大振幅を n ビッ ト、 つまり 5 ビッ トで分解し た場合、 1 ビッ トあたりの大きさは基準クロック信号の最 大振幅の 1 ( 25 — 1 ) になる。 したがって、 減衰器 6 7と乗算器 3 c とで乗算器 3 bの最小分解振幅をさらに 5 ビッ 卜で分解したことになる。 その結果、 1対の乗算器 3 b , 3 c と減衰器 6 7とによって、 2 n ビッ トの乗算器と して機能することになる。 このように、 乗算器 3 b， 3 c , 5 bおよび 5 c として 5 ビッ ト構成のものを使用したこと によって、 コス トを低減できる。
なお、 たとえば正弦波信号と余弦波信号は位相が 1 /4 周期ずれただけで全く等しい信号であるので、 上述の実施 例においても正弦波信号と余弦波信号とを交換しても全く 同じ効果を得ることができる。 また、 乗算器 3 b , 3 c , 5 bおよび 5 cにおいて、 正弦波同士あるいは余弦波同士 を乗算するようにしてもよい。 さらに、 アナログ加算器 9 bにおいては、 加算処理ではなく減算処理を行なつてもよ い o
第 1 7図はこの発明のさらに他の実施例を示すブロッ ク 図である。 この実施例は、 前述の第 5図に示した実施例と 同様にして、 4つの基準クロッ ク信号 C Ko 〜 C K 3 を用 いるようにしたものであり、 積分回路 6 0および R 0M 7 2 , 7 3は前述の第 1 6図と同様にして構成される。 4つ の基準クロック信号 C Ko 〜 C K 3 を発生させるために、 水晶発振器 l bは 2. 5 MH z X 4 = 1 0. O MH zの周 波数のクロッ ク信号 4 C Kを発生する。 このクロッ ク信号 4 C Kは 4 ビッ トのシフ ト レジスタ 5 1 に与えられ、 前述 の第 6図に示したように、 πゾ 2ずつ順次位相がずれた基 準クロック信号 C KC 〜 C K 3 が出力される。 こ こで、 基 準の位相を持つ基準ク口ッ ク信号が C Ko であるとすれば、 これより 3τ Ζ 2， 2 π / , 3 ττノ 2だけずれた 4つの基 準クロック信号 C Ko 〜 C K 3 を使用することによって、 状態 1—状態 0→状態一 1—状態 0の順番に繰返し変化す る信号に対応させることができる。 このような繰返し変化 する信号とは、 ディ ジタルの基準ク口ック信号をアナログ 化したときの基準信号のことであり、 各状態は基準クロッ ク信号 C Kと同一の周波数の正弦波信号 s i n ( 2 ?r f c t ) の 0， π / 2、 2 7Τ / 2 , 3 ττ Ζ 2の位相である振幅 値に対応ざせることが可能である。 したがって、 4つの基 準クロック信号 C Kc 〜 C K 3 で 1つの正弦波信号 s i n
( 2 ττ f c t ) を表現することができ、 そのときの振幅値 は、 それぞれ 0 , 1 , 0, — 1 となる。
4つの基準クロッ ク信号 C Ko 〜 C K 3 はレジス夕から なる 1 クロック遅延器 5 5に与えられ、 それぞれが 1 クロ ック分遅延される。 この遲延量は位相的には； Γ 2に相当 するので、 この 1 クロック遅延器 5 5を通すことによって、 余弦の基準クロック信号 C Kc {=— c o s ( 2 7Γ f c t ) } が出力される。 正弦波の基準ク口ック信号 s i n ( 2 7Γ f c t ) と R O M 7 2から出力された余弦ディ ジ夕ル設定 信号 c o s ( c ) はディ ジタル乗算器 3 aに与えられ、 余 弦のクロック信号一 c o s ( 2 7r f c t ) と R OM 7 3力、 ら読出された正弦ディ ジタル設定信号 s i n ( c ) はディ ジタル乗算器 5 aに与えられる。 以下の動作は、 第 5図と 同じであるため説明を省略する。 第 1 8図はこの発明のさらに他の実施例を示すプロック 図である。 この実施例は、 第 1 7図に示した実施例のディ ジタル乗算器 3 a , 5 aに代えて、 前述の第 1 6図に示し た実施例と同様にして、 安価な 5 ビッ 卜のディ ジタル乗算 器 3 b， 3 c , 5 bおよび 5 cを用いたものである。 正弦 波の基準クロック信号 s i n ( 2 π ί c t ) は減算器 6 7 によってその入力レベルが 1 Z ( 2 " 一 1 ) に減衰されて ディ ジタル乗算器 3 cに与えられる。 このディ ジタル乗算 器 3 cには R O M 7 2から読出された余弦ディ ジタル設定 信号 c o s ( c ) のうちの下位 5 ビッ トが与えられ、 上位 5 ビッ 卜がディ ジタル乗算器 3 bに与えられる。 1 クロッ ク遅延器 5 5によって 1 クロック遲延された余弦のク口ヅ ク信号— c o s ( 2 f c t ) は減衰器 6 8によってその 入力レベルが 1 Z ( 2 n — 1 ) に減衰され、 ディ ジタル乗 算器 5 cに与えられる。 R 0 M 7 3から読出された正弦デ ィ ジタル設定信号 s i n ( c ) の下位 5 ビッ トはディ ジ夕 ル乗算器 5 c に与えられ、 上位 5 ビッ トはディ ジタル乗算 器 5 bに与えられる。 各ディ ジタル乗算器 3 b， 3 c , 5 b , 5 cの乗算結果はレジスタ 5 6 a , 5 6 b , 5 7 aお よび 5 7 bに記憶され、 加算器 9 bによって加算される。 それ以外の動作は第 1 7図に示した実施例と同じである。
なお、 上述の実施例においても、 R O M 7 2と 7 3を使 用して正弦および余弦のディ ジ夕ル設定信号を得るように したが、 正弦信号と余弦信号とは直交位相関係にあるので、 そのいずれか一方の R 0 Mのみを使用しても、 正弦および 余弦のディ ジタル設定信号を生成することができる。
また、 正弦波信号と余弦波信号は位相が 1 4周期ずれ ただけで全く等しい信号であるので、 上述の各実施例にお いて正弦波信号と余弦波信号を交換しても全く同じ結果を 得ることができる。
さらに、 ディ ジタル乗算器 3 b , 3 c , 5 bおよび 5 c においても、 正弦波同士あるいは余弦波同士を乗算するよ うにしてもよい。 さらに、 加算器 9 bは減算処理でなく加 算処理を行なうようにしてもよい。
産業上の利用分野
この発明のクロック発生装置は、 光ディ スクゃビデオテ ープレコーダなどから再生された映像信号の時間軸変動を 除去するためのタイム · ベース · コ レクタなどに用いられ、 映像信号の時間軸変動に一致した書込ク口ック信号を発生 するようなクロック発生装置に適用できる。

Claims

請求の範囲
1. 入力信号の位相を基準ク口ック信号の位相に同期さ せて出力クロック信号を発生するクロ 'ソ ク発生装置であつ て、
前記基準クロック信号を第 1のクロック信号と して発生 する第 1のクロック信号発生手段 （ 1 ) 、
前記第 1のクロッ ク信号発生手段から発生された第 1の クロック信号に応じて、 該第 1のクロッ ク信号の位相に対 してその位相が直交する第 2のクロック信号を発生する第 2のクロッ ク信号発生手段 （4) 、
前記入力信号と前記第 1のクロック信号との位相差を検 出し、 それぞれが該位相差を有しかつ位相が直交する第 1 および第 2の検出信号を出力する位相差検出手段 （6， 7) 、 および
前記第 1のクロッ ク信号発生手段から発生された第 1の クロッ ク信号と、 前記第 2のク口ッ ク信号から発生された 第 2のクロック信号と、 前記位相差検出手段から出力され た第 1および第 2の検出信号とに応答して、 前記入力信号 の位相に同期した出力クロック信号を発生する出カク口ッ ク信号発生手段 （3, 5 , 9, 1 2) を含む。
2. 請求の範囲第 1項に記載のクロック信号発生装置で あって、
前記位相差検出手段 （6, 7) は、
前記入力信号を前記第 1のクロ ッ ク信号によってサン プリ ングするサンプリ ング手段 （ 6 ) 、
前記サンプリ ングされた入力信号の絶対位相を求め、 予め定められた位相との位相差を演算する演算手段 （ 7 1 ) 、 および
予め正弦波データと余弦波データとを記億し、 前記演 算手段によつて前記位相差が演算されたことに応じて、 該 位相差を有する正弦波信号を前記第 1の検出信号と して出 力するとともに、 該位相差を有する余弦波信号を第 2の検 出信号として出力する記憶手段 （7 2 , 7 3 ) を含む。
3 , 請求項第 2項に記載のクロック信号発生装置であつ て、 さらに
前記予め定められた位相を前記演算手段に設定するため の位相設定手段 （8 ) を含む。
4 . 請求の範囲第 1項に記載のクロッ ク信号発生装置で あって、
前記第 2のクロッ ク信号発生手段は、 前記第 1のクロッ ク信号の位相を所定の周期だけ遅延させて、 前記第 2のク ロック信号を出力する遅延手段 （4 ) を含む。
5 . 請求の範囲第 1項に記載のクロック信号発生装置で あって、
前記出力クロック信号発生手段は、
前記第 1のクロック信号と前記第 1の検出信号とを乗 算する第 1の乗算手段 （ 3 ) 、
前記第 2のク口ック信号と前記第 2の検出信号とを乗 算する第 2の乗算手段 （ 5) 、 および
前記第 1および第 2の乗算手段のそれぞれの出力を加 算して前記出力クロック信号を出力する加算手段 （ 9 ) を 含む。
5 6. 請求の範囲第 1項に記載のクロッ ク信号発生装置で あって、
前記第 1のクロッ ク信号発生手段は、
前記第 1のクロック信号の周波数の n倍の周波数を有 するクロッ ク信号を発生するクロッ ク信号発生手段 （ l a )
!0 、 および
前記クロッ ク信号発生手段から発生されたクロッ ク信 号を 1 / nの分周比で分周し、 それぞれの位相が異なる複 数のクロッ ク信号を複数の第 1のクロッ ク信号として出力 する分周手段 （ 5 1 ) を含み、
15 前記第 2のクロック信号発生手段は、 前記分周手段から 出力されたそれぞれの位相が異なる複数の第 1のクロック 信号をそれぞれ 1 クロック分遅延させて複数の第 2のク口 ッ ク信号と して出力する遅延手段 （ 5 5 ) を含む。
7. 請求の範囲第 6項に記載のク口ック発生装置であつ
20 τ 前記出力クロック信号発生手段は、
前記分周手段から出力されたそれぞれの位相が異なる 複数の第 1のクロック信号と、 前記第 1の検出信号とを乗 算する第 1の乗算手段 （ 3 a ) 、 前記遅延手段から出力されたそれぞれの位相が異なる 複数の第 2のク口ッ ク信号と前記第 2の検出信号とを乗算 する第 2の乗算手段 （ 5 a ) 、 および
前記第 1および第 2の乗算手段の出力信号を加算して 前記出カク口ック信号を出力する加算手段 （ 9 a ) を含む。
8. 基準クロック信号に対応して予め定める周波数の範 囲で任意の周波数のクロッ ク信号を発生するクロッ ク信号 発生装置であって、
前記基準クロック信号を第 1のクロッ ク信号として発生 する第 1のクロック信号発生手段 （ 1 b ) 、
前記第 1のクロック信号発生手段から発生された第 1の クロック信号に応じて、 該第 1のクロック信号の位相に対 して直交する位相を有する第 2のク口ック信号を発生する 第 2のクロック信号発生手段 （4 ) 、
前記予め定める周波数を設定するための設定信号が入力 される入力端子 （ 6 2 ) 、
前記第 1のクロック信号発生手段から発生された基準ク ロック信号に応答して、 前記入力端子に入力された設定信 号を積分するための積分手段 （ 6 0 ) 、
予め正弦波データと余弦波データとを記憶し、 前記積分 手段によつて積分された設定信号が入力されたことに応じ て、 それぞれが積分された設定信号に応じた振幅値の正弦 波データと余弦波データとを読出す記憶手段 （ 7 2， 7 3 ) 、 および 刖 g記[第 1のクロッ ク信号発生手段から発生された第 1の クロック信号と、 前記第 2のク口ック信号発生手段から発 生された第 2のク ロッ ク信号と、 前記記億手段から読出さ れた正弦波データと余弦波データとに応じて、 位相が前記 基準クロック信号に同期しかつ前記設定信号によって設定 された周波数の出カク口ック信号を発生する出カクロック 信号発生手段 （3, 5， 9) を含む。
9. 請求の範囲第 8項に記載のク口ッ ク信号発生装置で あって、
前記出力クロック信号発生手段は、
前記第 1のクロック信号発生手段から発生された第 1 のクロック信号と前記記憶手段から読出された余弦波デー 夕とを乗算する第 1の乗算手段 （3) 、
前記第 2のク口 ッ ク信号発生手段から発生された第 2 のクロッ ク信号と前記記憶手段から読出された正弦波デー 夕とを乗算する第 2の乗算手段 （5) 、 および
前記第 1および第 2の乗算手段のそれぞれの出力を加 算する加算手段 （9) を含む。
1 0. 請求の範囲第 9項に記載のク口ック信号発生装置 であって、
前記記億手段は、 前記正弦波データおよび余弦波データ をそれぞれ上位複数ビッ トと下位複数ビッ トに分割して出 力する手段 （72, 73) を含み、 さらに
前記第 1のクロッ ク信号発生手段から発生された第 1の クロック信号の振幅を予め定めるレベルに減衰させるため の第 1の減衰手段 （6 7 ) 、 および
前記第 2のク口ッ ク信号発生手段から発生された第 2 のクロック信号の振幅を予め定めるレベルに減衰させるた めの第 2の減衰手段 （68) を含み、
前記第 1の乗算手段は、
前記第 1のクロック信号発生手段から発生された第 1 のクロッグ信号と前記記憶手段から読出された余弦波デー 夕の上位複数ビッ トとを乗算する第 3の乗算手段 （ 3 b ) 、 および
前記第 1の減衰手段によつて振幅が予め定めるレベル に減衰された第 1のクロック信号と前記記憶手段から読出 された余弦波データの下位複数ビッ トとを乗算する第 4の 乗算手段 （ 3 c ) を含み、
前記第 2の乗算手段は、 前記第 2のクロック信号発生手 段から発生された第 2のク口ック信号と前記記億手段から 読出された正弦波データの上位複数ビッ 卜とを乗算する第 5の乗算手段 （ 5 b ) 、 および
前記第 2の減衰手段によつて振幅が予め定めるレベル に減衰された第 2のク口ッ ク信号と前記記憶手段から読出 された正弦波データの下位複数ビッ トとを乗算する第 6の 乗算手段 （ 5 c ) を含む。
1 1. 請求の範囲第 8項に記載のク口ック信号発生装置 であって、 前記第 1のクロック信号発生手段は、
前記第 1のクロック信号の周波数の n倍の周波数を有 するクロック信号を発生するクロック信号発生手段 （ l a ) 、 および
前記ク口 ッ ク信号発生手段から発生されたクロック信 号を 1ノ nの分周比で分周し、 それぞれの位相が異なる複 数のクロッ ク信号を複数の第 1のクロック信号として出力 する分周手段 （ 5 1 ) を含み、
前記第 2のクロック信号発生手段は、 前記分周手段から 出力されたそれぞれの位相が異なる複数の第 1のクロック 信号をそれぞれ 1 クロック分遅延させて複数の第 2のク口 ッ ク信号と して出力する遅延手段 （ 5 5 ) を含む。
1 2. 請求の範囲第 1 1項に記載のクロック信号発生装 置であって、
前記出カク口ッ ク信号発生手段は、
前記分周手段から出力されたそれぞれの位相が異なる 複数の第 1のクロック信号と前記第 1の検出信号とを乗算 する第 1の乗算.手段 （ 3 a ) 、
前記遅延手段から出力きれたそれぞれの位相が異なる 複数の第 2のクロック信号と前記第 2の検出信号とを乗算 する第 2の乗算手段 （ 5 a ) 、 および
前記第 1および第 2の乗算手段の出力信号を加算して 前記出力クロック信号を出力する加算手段 （ 9 ) を含む。
1 3. 請求の範囲第 1 2項に記載のクロック信号発生装 置であって、
前記記憶手段は、 前記正弦波データおよび余弦波デ一夕 をそれぞれ上位複数ビッ トと下位複数ビッ トとに分割して 出力する手段を含み、 さらに
前記分周手段によつて分周された複数の第 1のクロック 信号の振幅を予め定めるレベルに減衰させるための第 1の 減衰手段 （ 6 7 ) 、 および
前記遅延手段によつて遅延された複数の第 2のクロック 信号の振幅を予め定めるレベルに減衰させるための第 2の 減衰手段 （6 8 ) を含み、
前記第 1の乗算手段は、
前記分周手段によって分周された複数の第 1のクロッ ク信号と前記記憶手段から読出された余弦波データの上位 複数ビッ トとを乗算する第 3の乗算手段 （ 3 b ) 、 および 前記第 1の減衰手段によつと振幅が予め定めるレベル に減衰された複数の第 1のクロッ ク信号と前記記憶手段か ら読出された余弦波データの下位複数ビッ 卜とを乗算する 第 4の乗算手段 （ 3 c ) を含み、
前記第 2の乗算手段は、
前記遅延手段によって遅延された複数の第 2のク口ッ ク信号と前記記憶手段から読出された正弦波データの上位 複数ビッ トとを乗算する第 5の乗算手段 （ 5 b ) 、 および 前記第 2の減衰手段によって振幅が予め定める レベル に減衰された複数の第 2のクロック信号と前記記億手段か ら読出された正弦波データの下位複数ビッ トとを乗算する 第 6の乗算手段 （5 c ) を含む。
14. 請求の範囲第 8項に記載のクロック信号発生装置 であって、
前記積分手段は、
前記入力端子に入力された設定信号を前記第 1のクロ ック信号に応じて一時記億し、 前記記憶手段に出力する一 時記憶手段 （65) 、 および
前記入力端子に前記設定信号が入力されるごとに前記 一時記億手段の出力と該設定信号とを加算して前記一時記 億手段に一時記憶させる加算手段 （64) を含む。
PCT/JP1990/000429 1989-03-29 1990-03-28 Generateur de signaux d'horloge WO1990011662A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE69029916T DE69029916T2 (de) 1989-03-29 1990-03-28 Taktsignalgenerator
EP90905658A EP0417328B1 (en) 1989-03-29 1990-03-28 Clock generator
KR1019900702529A KR930011837B1 (ko) 1989-03-29 1990-03-28 클럭발생장치

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP1077171A JP2533368B2 (ja) 1989-03-29 1989-03-29 クロック発生回路
JP1/77171 1989-03-29
JP1134158A JPH02312320A (ja) 1989-05-26 1989-05-26 クロック発生装置
JP1/134158 1989-05-26
JP1197774A JP2660442B2 (ja) 1989-07-29 1989-07-29 ディジタル式基準クロック発生回路
JP1/197774 1989-07-29
JP1197776A JP2905503B2 (ja) 1989-07-29 1989-07-29 ディジタル式クロック発生装置
JP1/197776 1989-07-29

Publications (1)

Publication Number Publication Date
WO1990011662A1 true WO1990011662A1 (fr) 1990-10-04

Family

ID=27466014

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1990/000429 WO1990011662A1 (fr) 1989-03-29 1990-03-28 Generateur de signaux d'horloge

Country Status (7)

Country Link
US (1) US5132554A (ja)
EP (1) EP0417328B1 (ja)
KR (1) KR930011837B1 (ja)
CA (1) CA2029872C (ja)
DE (1) DE69029916T2 (ja)
ES (1) ES2097144T3 (ja)
WO (1) WO1990011662A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2718311B2 (ja) * 1991-12-27 1998-02-25 日本ビクター株式会社 時間軸補正装置
US5402019A (en) * 1992-08-06 1995-03-28 Tektronix, Inc. Phase startable clock device
KR0147706B1 (ko) * 1995-06-30 1998-09-15 김주용 고속 동기형 마스크 롬
SE511554C2 (sv) * 1997-09-15 1999-10-18 Ericsson Telefon Ab L M Förfarande och anordning i en digital oscillator
US6556249B1 (en) * 1999-09-07 2003-04-29 Fairchild Semiconductors, Inc. Jitter cancellation technique for video clock recovery circuitry
US6741289B1 (en) * 2000-10-31 2004-05-25 Fairchild Semiconductors, Inc. Technique to stabilize the chrominance subcarrier generation in a line-locked digital video system
DE60228657D1 (de) * 2001-02-23 2008-10-16 Anritsu Corp Instrument zur messung von eigenschaften eines datenübertragungssystem mit hoher genauigkeit und taktrückgewinnungsschaltung dafür
KR100505471B1 (ko) * 2002-12-11 2005-07-29 학교법인 명지학원 데이터 변환을 이용한 파형 생성방법
JP4213172B2 (ja) * 2006-06-19 2009-01-21 日本電波工業株式会社 Ｐｌｌ発振回路
JP5251749B2 (ja) * 2009-06-17 2013-07-31 富士通株式会社 位相補正装置、位相補正方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6133308B2 (ja) * 1977-05-03 1986-08-01 Rca Corp
JPS62188483A (ja) * 1986-01-14 1987-08-18 Matsushita Electric Ind Co Ltd 時間軸誤差補正装置
JPS6439888A (en) * 1987-08-05 1989-02-10 Mitsubishi Electric Corp Device for correcting time base
JPH01261089A (ja) * 1988-04-12 1989-10-18 Mitsubishi Electric Corp 時間軸補正装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2510329A1 (fr) * 1981-07-24 1983-01-28 Thomson Csf Procede et dispositif numerique de correction d'erreur de phase lors de l'echantillonnage d'un signal sinusoidal par un signal d'horloge ainsi que l'application a la correction de signaux de television
FR2560828B1 (fr) * 1984-03-08 1988-08-05 Aerospatiale Suspension a bras oscillants pour un train de deux roues d'un vehicule et ensemble de tubes paralleles pour une telle suspension
US4653075A (en) * 1985-03-29 1987-03-24 Ford Aerospace & Communications Corp. BPSK synchronizer using computational analysis
JPH0680981B2 (ja) * 1985-05-17 1994-10-12 日本電信電話株式会社 デイジタルアナログ共用直交変調器
JPH0732391B2 (ja) * 1985-05-28 1995-04-10 日本電気株式会社 クロック同期回路
JPH071850B2 (ja) * 1985-09-12 1995-01-11 松下電器産業株式会社 デイジタル処理ｆｍ変調装置
FR2601534B1 (fr) * 1986-07-10 1993-07-30 Cit Alcatel Procede et dispositif de calage en phase de trains numeriques synchrones
JPS63185105A (ja) * 1987-01-27 1988-07-30 Japan Radio Co Ltd 高周波任意信号発生回路
JPS63279604A (ja) * 1987-05-12 1988-11-16 Matsushita Electric Ind Co Ltd 周波数変調器
JPH0620197B2 (ja) * 1987-09-09 1994-03-16 日本電気株式会社 速度可変型クロック再生回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6133308B2 (ja) * 1977-05-03 1986-08-01 Rca Corp
JPS62188483A (ja) * 1986-01-14 1987-08-18 Matsushita Electric Ind Co Ltd 時間軸誤差補正装置
JPS6439888A (en) * 1987-08-05 1989-02-10 Mitsubishi Electric Corp Device for correcting time base
JPH01261089A (ja) * 1988-04-12 1989-10-18 Mitsubishi Electric Corp 時間軸補正装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0417328A4 *

Also Published As

Publication number Publication date
KR930011837B1 (ko) 1993-12-21
EP0417328B1 (en) 1997-02-12
DE69029916T2 (de) 1997-08-14
DE69029916D1 (de) 1997-03-27
CA2029872C (en) 1995-05-16
KR920700512A (ko) 1992-02-19
ES2097144T3 (es) 1997-04-01
US5132554A (en) 1992-07-21
EP0417328A1 (en) 1991-03-20
CA2029872A1 (en) 1990-09-30
EP0417328A4 (en) 1992-09-02

Similar Documents

Publication Publication Date Title
EP0239413B1 (en) Phase locked loop stabilization circuitry
US4686560A (en) Phase locked loop system including analog and digital components
EP0419680B1 (en) Frequency modulator
WO1990011662A1 (fr) Generateur de signaux d'horloge
US5440269A (en) Digital FM demodulator having an address circuit for a lookup table
JP3434627B2 (ja) クロック発生回路
GB2229334A (en) Pulse generators
US6201578B1 (en) Apparatus with A/D converter for processing television signal
WO1995032550A2 (en) Method and apparatus for forming a pulse amplitude modulated signal
JP2660442B2 (ja) ディジタル式基準クロック発生回路
JP2905503B2 (ja) ディジタル式クロック発生装置
JP2934259B2 (ja) 全ディジタル形搬送波再生回路
JPH067687B2 (ja) 色信号処理装置
JP2533368B2 (ja) クロック発生回路
JP2575057B2 (ja) Ｆｍ変調器
JP2003018228A (ja) シンボル同期回路
JPS6148292B2 (ja)
JP2863161B2 (ja) 位相同期クロック信号発生装置
JPH05129837A (ja) デイジタル方式周波数可変正弦波信号発生回路
JPH06314929A (ja) ダイレクトディジタル方式シンセサイザ
JPH099285A (ja) 自動位相調整回路
JPH09284052A (ja) 位相差信号発生器
JPH03188497A (ja) 関数発生装置
JPH04328932A (ja) デジタル位相調整回路
JPH10136040A (ja) 位相変調回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CA KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE ES FR GB

WWE Wipo information: entry into national phase

Ref document number: 2029872

Country of ref document: CA

Ref document number: 1990905658

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1990905658

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1990905658

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2029872

Country of ref document: CA

Kind code of ref document: A