JPH02312320A - クロック発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は基準信号に対して所定の周波数範囲内で、任
意のクロック周波数が得られるようにしたクロック発生
装置に関する。

［従来の技術］ 従来から、ある周波数（クロック周波数を含む）を得る
ためのクロック発生装置としては、基準周波数を逓倍若
しくは分周したりして求めたり、フェーズ・ロックド・
ループ（ＰＬＬ）を使用したりして求めている。

第６国は前者の例であって、基準周波数の逓倍と分周の
組合せによるクロック発生装置の一例を示す。

水晶発振器１から出力された基準クロックはバッファ２
を介して共振回路３に供給される。共振回路３は周波数
逓倍回路として機能するもので、一対のコンデンサ３ａ
、３ｂと、共振トランス４の１次コイル４ａが直列接続
されて構成され、基準クロックの基準周波数か逓倍され
て出力される。

逓倍された基準信号は共振トラン、ス４の２次コイル４
ｂを経てコンパレータ５に供給きれて２値化される。そ
して、最後に分周器６で所定のクロック周波数に分子Ｅ
Ｊされて出力端子７より、所定の周波数を持つクロック
信号が出力される。

第７図に示す従来のクロック発生装置は、水晶発ｆｉｌ
ｌｌから出力された基準クロックがＰＬＬ１８に供給さ
れる。ＰＬＬ１８は可変発振器（ＶＣｏ）１３と、その
周波数を分周する分周器１４と、位相比較器１２とで構
成され、基準クロックと分周出力とが位相比較きれ、そ
の比較出力で可変発振器１３の発振周波数が制′ｎきれ
る。

ＰＬＬ１８より出力された基準クロックはコンパレータ
１５で２値化され、その出力が分周器１６において所定
比まで分周きれることによって、出力端子１７に所定周
波数のクロック信号が出力される。

このりａツク発生装置は、映像信号を記録したり、無線
通信などを行なう際に使用されるＦＭ変調器などにおい
て使用される基準クロックの発生器として適用されてい
る。

［発明が解決しようとする課題］ 第６図に示すクロック発生装置では、共振回路３で構成
された周波数選択回路がコンデンサ３ａ。

３ｂ及びコイル４ａのフィルタで構成されている関係上
、周波数の選択機能が十分ではなく、出力信号の波形に
シックを伴う欠点がある。

第７図に示すクロック発生装置では、可変発振回路１３
とＰＬＬ１８のループフィルタの性能によっては、発生
周波数を広範囲に安定して発生きせることか難しくなる
。

そこで、この発明はこのような課題を解決したもので、
基準信号に対して所定の周波数範囲にわたって安定した
りａツク信号が得られるタロツク発生装置を提案するも
のである。

［課題を解決するための手段］ 上述の課題を解決するため、この発明においては、クロ
ック周波数を設定するための設定信号を積分する積分器
と、その積分出力を位相変調する位相変調器とを有し、 積分出力である設定信号が位相変調器において、直交位
相関係を有する第１及び第２の設定信号に変換されると
共に、 この位相変調器には、直交位相関係を有する第１及び第
２の基準信号がこれらに対応した上記第１及び第２の設
定信号に乗算される乗算器が設けられ、 夫々の乗Ｗ出力を前線した出力が上記所定のクロック周
波数を有するクロック信号として使用されるようになさ
れたことを特徴とするものである。

［作　用］ クロック周波数を設定するための設定信号を積分する積
分１２０と、その積分出力を位相変調する位相変調器３
０とでクロック発生装置１０が構成きれる。

積分出力である設定（３号か位相変調器３０において、
直交位相関係を有する第１及び第２の設定信号ｃｏｓ　
（ｃ　）　、ｓｉｎ　（ｃ　）に変換される。この位相
変調器３０には、直交位相関係を有する第１及び第２の
基準信号ｓｉｎ　（２ｘ　ｆ　ｃ　ｔ）　、ｃｏｓ　（
２ａｆｃむ）が供給される。

そして、第１の設定信号ｃｏｓ（ｃ）と第１の基準信号
５ｉｎ（２πｆｃｔ）が乗算機能を有するＤ／Ａ変換器
３５に、第２の設定信号５ｉｎ（ｃ）と第２の基準信号
ｃｏｓ（２ｙｒｆｃｔ）が同じく乗算機能を有するＤ／
Ａ変換器３６に夫々供給される。

夫々の乗算出力が加Ｎされる。乗算出力を加算すると、
基準信号の位相のみが変調された出力（クロック信号）
ｓｉｎ（２πｆ　ｃ　ｔ＋ｃ）か得られる。

このりａツクイ３号は基準（３号の位相を入力した設定
信号のビット数（ビットデータの内′ｓ）に応じて変化
させているので、これは結果として基準信号が設定１８
号によって周波数変調されているのと等価になる。つま
り、出力端子４０には設定信号によって定まる周波数を
有するクロック信号が得られる。

りａツクｆａ号は第３図のように、基準４８号の周波数
ｆｃに対する離散的な単一の周波数の信号であって、そ
の基本周波数間隔ｄ［はＤ／Ａ変換器３５．３６の分解
能によって決り、どの周波数をクロック周波数として選
択するかは、入力設定（８号のビットデータの内容によ
って相違する。

つまり、離散的なりロック信号ａ　＋　ｂ　＋　Ｃ＋ｄ
、・・・のうち、どの周波数のクロック信号を選択する
かは、入力設定信号のビットデータの内容で決まる。ビ
ットデータが全て「Ｏ」であるときには、Ｃ＝Ｏである
から、この場合には基準信号がクロック信号として出力
される。

［実　施　例］ 以下、この発明に係るクロック発生装置の一例を、第１
図以下を参照して詳細に説明する。

第１図に示すクロック発生装置１０は、端子２１に供給
された設定信号を積分する積分器２０と、その積分出力
を位相変調する位相変調器３０とで構成される。

設定信号は出力端子４０に得ようとするクロック信号の
周波数を定めるのに使用され、後述するようにそのビッ
ト数（ビットデータの内容）を設定することによって希
望する単一周波数のクロック信号が得られる。ただし、
出力されるクロック信号の周波数範囲は、所定の周波数
Δｆの範囲内である。

端子２１に供給されたディジタル設定信号（本例では、
８ビツトのディジタル信号）はレジスタ２３より出力さ
れた１クロツク前の設定信号と加算器２４において加算
される。

加算器２４は２０ビツト（ｎは整数）＃成の加Ｘ器であ
って、本例ではｎ　”　５としている。そのため、８ビ
ツトの設定信号はその下位８ビツトに入力され、残り２
ビツトは○入力となされる。そして、この加算出力（１
０ビツト構成）が再びレジスタ２３に入力される。

このように１クロツク前の設定信号を順次加算すること
によってレジスタ２３からは積分されたディジタル設定
信号か得られる。

レジスタ２３において使用されるクロックＣＫは水晶発
振器などで構成された基準発振器（そのクロック周波数
として、本例では２．５ＭＨｚを例示する）５０からの
出力か利用される。クロックＣＫは端子２５より供給さ
れる。

ディジタル的に積分された設定信号は位相変調ｄ３０に
供給きれる。

位相変調器３０には、一対の波形変換ＲＯＭ３２．３３
が設けられており、入力したディジタル設定信号が、互
いに直交位相関係にある２つのディジタル設定４３号に
変換きれる。

ずなわう、夫々の波形変換ＲＯＭ３２．３３には第２図
に示すような余弦波及び正弦波に対応した振幅値（ディ
ジタル信号）が格納され、入力ディジタル設定信号のと
ットデータの内容に対応した振幅値か同時に参照されて
、互いに直交関係にある２つのディジタル設定信号（余
弦ディジタル設定信号ｃｏｓ（ｃ）と、正弦ディジタル
設定信号５ｉｎ（Ｃ））が出力される。位相Ｃは入力デ
ィジタル設定信号のビットデータの内容に対応する。

余弦ディジタル設定信号ｃｏｓ（ｃ）及び正弦ディジタ
ル設定信号５ｉｎ（ｃ）は、２ｎビツト構成の乗算機能
を有する第１及び第２のＤ／Ａ変換器３５．３６に供給
される。第１及び第２のＤ／Ａ変換器３５．３６には、
ディジタル設定信号の他に、アナログの基準信号が供給
される。

本例では、基準発振器５０からの基準信号ＣＫが一旦バ
ンドバスフィルタ５１に供給されて基準信号ＣＫと同一
周波数の正弦波信号５ｉｎ（２πｆｃｔ）に変換される
。

ここに、πは円周率、七は時間（以下同じ）である。

正弦波信号５ｉｎ（２ｙｒｆｃｊ、）は１／４周期遅延
器３１に供給されて、これに入力した正弦波（、Ｎ号５
ｉｎ（２πｆｃｔ）が１／４周期だけ遅延されることに
よって余弦波信号ｃｏｓ（２ｙｒｆｃ［；）が出力され
る。

この１／４周期遅延器３１の存在で、正弦波信号５ｉｎ
（２πｆａｔ）は、直交位相関係にある第１及び第２の
基準信号（正弦基準信号５ｉｎ（２π「ｃｔ）と余弦基
準信号ｃｏｓ　（２ｙｒ　ｆ　ｃ　ｔ）　）に変換きれ
たことになる。

正弦基準信号５ｉｎ（２πｆａｔ）と余弦ディジタル設
定信号ｃｏｓ（ｃ）とが第１のＤ／Ａ変換器３５に供給
され、余弦基準信号ｃｏｓ（２πｆａｔ）と正弦ディジ
タル設定信号５ｉｎ（ｃ）とが第２のＤ／Ａ変換器３６
に供給される。

Ｄ／Ａ変換器３５．３６は入力ディジタル設定信号をア
ナログ信号に変換する際、入力基準信号でその出力振幅
が制御できるようになされたもので、４象限のマルチプ
ライング機能を有するＤ／Ａ変換器である。

したがって、第１のＤ／Ａ変換器３５からは、ｓｉｎ　
Ｃ２ｎ　ｆ　ｃ　ｔ）　　・ｃｏｓ　（ｃ）　　・・・
＜１）が出力される。

第２のＤ／Ａ変換器３６からは、 ｃｏｓ　（２７Ｅ　ｆ　ｃ　ｔ）　　・ｓｉｎ　（ｃ）
　・・・（２）が出力される。

夫々のアナログ変挨出力はアナログ加算器３７で前縦さ
れる。アナログ加算器３７の出力番よ以下のようになる
。

ｓｉｎ　（２πｆ　ｃ　ｔ）　　−ｃｏｓ　（ｃ）＋　
ｃｏｓ　Ｃ２ｎ　ｆ　ｃ　ｔ）　　０ｓｉｎ　（ｃ）＝
ｓｉｎ　（２ｒｔ　ｆ　ｃヒ＋ｃ）・・・　（３）この
ように、正弦基準信号５ｉｎ（２πｆａｔ）に対してＣ
だけ位相か進んだ正弦基準（ｇ号５ｉｎ（２πｆ　ｃ　
ｔ　＋ｃ）が出力される。この正弦基準４８号５ｉｎ（
２１ｔｆｃｔ＋ｃ）がバンドパスフィルタ３８で帯域制
限される。゛その後、正弦波信号ｓｉｎ（２πｆ　ｃ　
ｔ　＋ｃ）がコンパレータ３９によって２値化されて、
所定のクロック周波数を有するクロック信号が出力端子
４０より得られる。

このようにして出力端子４０に得られた正弦基準信号ｓ
ｉｎ　（２ｚｒ　ｆ　ｃ　ｔ＋ｃ）にあっては、基準信
号の１サイクルごとに、この基準信号に対して入力設定
信号に応じた位相を高速に（１／　ｆ　ｃの時間）、変
化きせることができるから、これによって基ｆ信号がＦ
Ｍ変調きれたことになる。これは、結果として出力され
るクロック周波数そのものか入力設定信号によって制御
されたことになる。

さて、上述したＤ／Ａ変換！３５．３６に入力した正弦
基準信号５ｉｎ（２πｆｃｔ）及び余弦基準信号ｃｏｓ
（２πｆａｔ）の位相分解能は夫々、Ｄ／Ａ変換！３５
．３６のビット構成に依存する。

例えば、Ｄ／Ａ変換器３５．３６が夫々１０ビツト構成
とすると、０．３５°　（＝３６００÷１０２３）とな
る。

単位時間当たりの最小位相変化ｄｃと周波数変化ｄｆと
の関係は次式で表わされる。

ｄｆ＝（１／２π）（ｄｃ／ｄｔ）　　・・・　（４）
よって、単位時間当たりの最小位相変化ｄｃと最大周波
数偏移Δｆの関係は次式となる。

Δｆ＝ｄｆ　（２８−１）　　・・・　（５）位相Ｃは
毎周期ごとの正負の極性も選択可能なことを考慮すると
、発振可能な周波数ｆば、ｆ＝ｆｃ±Δｆ　　　　・・
・　（６）つまり、基準発Ｗｉ、器５０からの基準周波
’ｌ；’１　ｆ　ｃを中心周波数として±Δｆの範囲内
の周波数を出力させることができる。

したかって、 ｄｃ＝６．１４Ｘ１０−３ラジアン・・・　（７）ｄ　
ｔ　＝４００ｎｓｅｃ（＝ｌ／ｆｃ＝２．５Ｍ１（ｚ）
　・・・（８）であるときには、 Δｆ＝０．６２３ＭＨｚ　　　・・・　（９）ｄｆ＝２
４４３Ｈｚ　　　　　・・・　（ｌＯ）となり、ｄｆ間
隔で（６）式の範囲内の周波数が得られる。ｄｆＯ値は
Ｄ／Ａ変換器３５．３６の分解能によって決まる。

以上のことを総合するならば、第３図に示すように、ク
ロック信号は基準信号の周波数ｆｃを中心として±Δｆ
の範囲内の周波数となる。そして、基準信号の周波数ｆ
ｃを基準にしてｄｆ間隔で、ａ　、ｂ　＋　Ｃ＋　ｄ　
＋　　・・・のように単一の周波数を出力させることが
できる。ｄｆの間隔はＤ／Ａ変換１Ｗ３５，３６の取り
扱うことのできるビット数によって決り、ビット数が少
ないときにはｄｆの間隔が広く、ビット数が大きいとき
にはｄｆの間隔が狭くなる（第３図、第４図参照）。

どの周波数を出力きせるかは、位相Ｃの値と極性、つま
り入力設定信号のビットデータの内容によりて選択する
。ピットデータが小ざいときには、基準信号に近い周波
数のクロック信号が選択され、ピットデータが大きいと
ぎには、基準信号より離れた周波数のクロ・ンク信号か
選択される。

因みに、上述した８ピツト構成の入力設定信号のビット
データが全て「Ｏ」であるときには、Ｃ２０であるため
に、基！！倍信号のものが出力される。ビットデータが
小きいときに出力されるクロック信号の一例を第３図及
び＠４図に実線で示す。

また、第３図Ａ及び第４図へのように、位相Ｃの極性が
正のときには、クロック４８号としては基準信号より高
い周波数のものが出力きれ、負のときには第３図Ｂ及び
第４図Ｂのように、基準信号より低い周波数の乙のが出
力される。

位相Ｃの極性を正から負に変更するには、例えばＤ／Ａ
変換器３５．３６の入力する正弦及び余弦のディジタル
設定信号ｓｉｎ　（ｃ　）　、　ｃｏｓ　（ｃ　）を逆
転させればよい。

なお、上式より明らかなように、入力設定信号の入力電
圧と、基４信号の出力周波数とは完全に直線関係となる
。すなわち、線形特性となる。

また、設定可能な周波数範囲ｆｃ±Δｆは次式％式％ 従って、選定する中心周波Ｗｉｆｅにより、広範囲な周
波数のクロックが発生できる。

また、基準発振器５０からの基！ｌｆ！信号をディジタ
ル的処理によりその周波数を結果的に変化させるように
しているので、周波、数の変動は本タロツク発生装置の
温度特性のみに依存する。従って、温度特性のよいクロ
ック発生装置が実現できる。

第５図はこの発明の他の例を示す。

同図において、正弦基準信号５ｉｎ（２πｆａｔ）か減
衰器４１に供給されて、その入力レベルが、１／（２°
−１）に減衰され、その後筒３のＤ／Ａ変換器４２に供
給きれる。ｎはビット数であって、本例では５ビツトと
する。

第３のＤ／Ａ変換器４２は上述したと同じくマルチプラ
イング機能を有するＤ／Ａ変換器か使用されるもので、
これには２０ビツト、ずなわ’５１０ビツトで構成され
た余弦ディジタル設定信号Ｃ０５（Ｃ）のうち下位５ビ
ツトが供給される。

そして、第１のＤ／Ａ変換器３５には余弦ディジタル設
定信号ｃｏｓ（ｃ）のうち上位５ビツトが供給される。

第３のＤ／Ａ変換器４２では、余弦ディジタル設定信号
ｃｏｓ（ｃ）の振幅が正弦基準信号によって変調され、
その後、加算器３７に供給される。

同様に、余弦基準信号ｃｏｓ（２πｆａｔ）が減衰器４
３に供給きれることによって、その人カレベ）Ｌｔ　ｈ
ｃ、１　／　（２ｎ−１）　Ｇ：　ｎ衰され、ソｒＪ’
）？＆第４（１）Ｄ／Ａ変換器４４に供給される。

第４のＤ／Ａ変換器４４も、マルチプライング機能を有
するＤ／Ａ変換器が使用されるもので、これには正弦デ
ィジタル設定信号５ｉｎ（ｃ　）のうち下位５ビツトが
供給される。モして、正弦ディジタル設定信号５ｉｎ（
ｃ）のうち上位５ビツトが第２のＤ／Ａ変換器３６に供
給される。

とて、基準信号の最大振幅をｎビット、つまり５ビツト
で分解した場合、１ピツト当たりの大きざは基準信号の
最大振幅の１／（２’−１）になる。したがって、減衰
器４１と第３のＤ／Ａ変換器４２とで、第１のＤ／Ａ変
１ｇｌ器３５の最小分解振幅をざらに５ビツトで分解し
たことになる。その結果、一対のＤ／Ａ変１９！、器３
５　＋　４２と′ｇ衰器４１とで、２ｎビツトのＤ／Ａ
変換器として機能することになる。

そのため、この構成によれば、５ビツト構成のＤ／Ａ変
換器を使用できるため、その価格が非常に安くなる。

なお、この発明は上述した実施例に限定されるものでは
ない。例えば、正弦波信号と余弦波信号は位相が１／４
周期ずれただけで、全く等しい（３号であるから、上述
した実施例において正弦波信号と余弦波信号を交換して
も全く同じ効果が得られる。

また、Ｄ／Ａ変換器３５　＊　３６　、４２　＋　４４
においては、正弦波同士、余弦波同士を乗算するように
構成してもよい。

アナログ加算器３７においては、加算処理ではなり、減
算処理を行なってもよい。

［発明の効果］ 以上説明したように、この発明によれば、直交位相関係
を有する第１及び第２の設定信号と、同じく、直交位相
関係を有す”る第１及び第２の基準信号とを互いに乗算
し、夫々の乗算出力を加算した出力をクロック（３号と
して使用するようにしたものである。

これによれば、基準信号に対して所定の周波数範囲内で
あれば、設定信号によって任意の周波数のクロック信号
を得ることができる。そのため、基準信号に非常に近い
周波数のクロック信号でも簡単に得ることができる。基
準信号よりも周波数の高いクロック信号でも簡単に得ら
れる。

また、基準（８号の１サイクルごとに演算するというデ
ィジタル周波数変換処理か行なわれるため、この発明に
よれば、線形特性が優れ、高次歪のない、クロック発生
装置を実現できる。

【図面の簡単な説明】

第１図及び第５図は夫々この発明に係るクロック発生装
置の一例を示すブロック図、第２図はＲＯＭのデータ内
容を示す図、第３図及び第４図はその動作説明に供する
図、第６図及び第７図は夫々従来のクロック発生装置の
系統図である。 １０・・・クロック発生装置 ２０・・・積分器 ３０・・・位相変調器 ３１・・・遅延器 ３２．３３・・・正弦及び余弦ＲＯＭ ３５．３６，４２．４４ ・・・Ｄ／Ａ変換器 ５０・・・基準発振器 特許出願人　　シャープ　株式会社 特許庁長官　　吉１）文毅　　殿 １．事件の表示 平成　１年特　許　願第１３４１５８号２、発明の名称 クロック発生装置 ３、Ｍ正をする者　　　　　　　゛ 事件との関係　　特許出願人 住所　大阪府大阪市阿倍野区長池町２２番２２号名称　
（５０４）シャープ株式会社 代表者辻　晴雄 ４、代理人 住所　〒１０１東京都千代田区神田司町２−９第１高田
ビル　５Ｆ じ　、−・ ５、補正命令の日付　　　昭和　　年　　月　　日６、
補正の対象　　　明細書の特許請求の範囲の欄及び発明
の詳細な説明の欄 （１）明細書中、特許請求の範囲を別紙のように補正す
る。 （２）同、第５頁５行「これらに対応したＪを削除する
。 以　　上 特許請求の範囲 （１）クロック周波数を設定するための設定信号を積分
する積分器と、その積分出力を位相変調する位相変調器
とを有し、 積分出力である設定信号が位相変調器において、直交位
相関係を有する第１及び第２の設定信号に変換きれると
共に、 この位相変調器には、直交位相関係を有する第１及び第
２の基準４ｇ号が上記第１及び第２の設定信号に乗算さ
れる乗算器が設けられ、 夫々の乗算出力を加算した出力が上記所定のりａツク周
波数を有するクロック信号として使用されるようになさ
れたことを特許とするクロック発生装置。

Claims (1)

【特許請求の範囲】
1. （１）クロック周波数を設定するための設定信号を積分
   する積分器と、その積分出力を位相変調する位相変調器
   とを有し、 積分出力である設定信号が位相変調器において、直交位
   相関係を有する第１及び第２の設定信号に変換されると
   共に、 この位相変調器には、直交位相関係を有する第１及び第
   ２の基準信号がこれらに対応した上記第１及び第２の設
   定信号に乗算される乗算器が設けられ、 夫々の乗算出力を加算した出力が上記所定のクロック周
   波数を有するクロック信号として使用されるようになさ
   れたことを特徴とするクロック発生装置。