JPH02312319A - クロック発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基準信号に対して所定の周波数範囲内で、
任意のクロック周波数が得られるようにしたクロック発
生装置に関する。

［従来の技術］ 従来から、ある周波数（クロック周波数を含む）を得る
ためのクロック発生装置としては、基準周波数を逓倍若
しくは分周したりして求めたり、フェーズ・ロックド・
ループ（ＰＬＬ）を使用したりして求めている。

第６図は前者の例であって、基準周波数の逓倍と分周の
組合せによるクロック発生装置の一例を示す。

水晶発振器１から出力された基準クロックはバッファ２
を介して共振回路３に供給される。共振回路３は周波数
逓倍回路として機能するもので、一対のコンデンサ３ａ
、３ｂと、共振トランス４の１次コイル４ａが直列接続
されて構成され、基準クロルツクの基準周波数が逓倍さ
れて出力される。

逓倍された基準信号は共振トランス４の２次コイル４ｂ
を経てコンパレータ５に供給きれて２値化される。そし
て、最後に分周器６で所定のクロック周波数に分局され
て出力端子７よりクロック信号が出力される。

第７図に示す従来のクロック発生装置は、水晶発振器１
１から出力された基準クロックがＰＬＬ１８に供給され
る。ＰＬＬ１８は可変発振器（ＶＣｏ）１３と、その周
波数を分周する分周器１４と、位相比較器１２とで構成
され、基準クロックと分周出力とが位相比較され、その
比較出力で可変発振器１３の発振周波数が制ｉ１１され
る。

ＰＬＬ１８より出力された基準クロックはコンパレータ
１５で２値化され、その出力か分周器１６において所定
比まで分周されることによって、出力端子１７に所定周
波数のクロック（８号が出力きれる。

このクロック発生装置は、映像信号を記録したり、無線
通信などを行なう際に使用されるＦＭ変調器などにおい
て使用される基準クロックの発生器として適用されてい
る。

［発明が解決しようとする課題］ 第６図に示すクロック発生装置では、共振回路３で構成
された周波数選択回路がコンデンサ３ａ。

３ｂ及びコイル４ａで構成されている関係上、周波数の
選択機能が十分ではなく、出力信号の波形にジッタを伴
う欠点がある。

第７図に示すクロック発生装置では、可変発振器１３と
ＰＬＬ１８のループフィルタの性能によっては、発生周
波数を広範囲に安定して発生きせることか難しくなる。

そこで、この発明はこのような課題を解決したもので、
基準信号に対して所定の周波数範囲で安定したクロック
周波数が得られるクロック発生装置を提案するものであ
る。

［課題を解決するための手段］ 上述の課題を解決するため、この発明においては、クロ
ック周波数を設定するための設定（８号を積分する積分
器と、その積分出力を位相変調する位相変調器とを有し
、 積分出力である設定信号が位相変調器において、正弦成
分若しくは余弦成分の設定信号に変換されると共に、 この位相変調器には、上記設定信号に対し直交位相関係
にある基準信号が供給され、この基準信号と変換後の上
記設定信号との乗算出力がさらに直交位相関係にある一
対の乗算出力に変換きれたのち加算され、この加算出力
が上記所定のクロック周波数を有するクロック信号とし
て使用されるようになされたことを特徴とするものであ
る。

［作　用］ クロック周波数設定用の設定信号を積分する積分器２０
と、その積分出力を位相変調する位相変調器３０とでク
ロック発生装置１０が構成される。

積分出力であるディジタル設定信号は変換手段３２にお
いて、正弦成分若しくは余弦成分のディジタル設定信号
ｓｉｎ　（ｃ）　＋　ｃｏｓ　（ｃ）に変換される。本
例では余弦成分のディジタル設定信号（余弦ディジタル
設定信号）ｃｏｓ（ｃ）に変換される。

位相変調器３０には、さらに余弦ディジタル設定信号ｃ
ｏｓ（ｃ）に対し直交位相関係にある基準信号（正弦基
準信号）ｓｉｎ（２πｆｃｔ）が供給される。この正弦
基準信号５ｉｎ（２πｆａｔ）と余弦ディジタル設定信
号ｃｏｓ（ｃ）との乗算出力が、１／４遅延器３６を使
用して、さらに直交位相関係にある一対の乗算出力に変
換される。その後、加′ｌＫきれて所定のクロック信号
５ｉｎ（２πｆｃｔ＋ｃ）が得られる。このクロック信
号は基準信号の位相のみが変調された出力である。

このようにクロック信号は基準信号の位相を１サイクル
ごとに、入力した設定信号のビット数（ビットデータの
内容）に応じて変化させているので、これは結果として
基準信号が設定信号によって周波数変調されているのと
等価になる。つまり、出力端子４０には設定信号によっ
て定まる周波数を有するクロック信号が得られる。

クロック信号は第３図のように、基準信号の周波ａｆ　
ｃに対する離散的な単一の周波数の信号であって、その
基本周波数間隔ｄｆはＤ／Ａ変換器３５の分解能によ−
）で決り、どの周波数をクロッり周波数として選択する
かは、入力設定信号のビットデータの内容によって相違
する。

つまり、離散的なりロック信号ａ　＋　ｂ　＋　Ｃ＋ｄ
、・・・のうち、どの周波数のクロック信号を選択する
かは、入力設定信号のとットデータの内容で決まる。ビ
ットデータが全て「０」であるとぎには、ｃ＝０である
から、この場合には基準信号がクロック信号として出力
される。

［実　施　例］ 以下、この発明に係るクロック発生装置の一例を、第１
図以下を参照して詳細に説明する。

第１区に示すクロック発生装置１０は、端子２１に供給
された設定（８号を積分する積分器２０と、その積分出
力を位相変調する位相変調器３０とで構成される。

設定信号は出力端子４０に得ようとするクロック信号の
周波数を定めるのに使用され、後述するようにそのビッ
トｒ７１（ビットデータの内容）を設定することによっ
て希望する単一周波数のクロックイ３号が１与られる。

ただし、出力されるクロック信号の周波数範囲は、所定
の周波散出△ｆの範囲内である。

端子２１に供給された設定信号（本例では８ビツトのデ
ィジタル信号）はレジスタ２３より出力された１クロツ
ク前の設定信゛号と加算器２４において加算される。

加算器２４は２ｎビツト（口は整ＧＩｌ）構成の加算器
であって、本例ではｎ＝５としている。そのため、８ビ
ツトの設定信号はその下位８ビツトに入力され、残り２
ピツトはＯ入力となされる。そして、この加算出力（１
０ビツト構成）が再びレジスタ２３に入力する。

このように１クロツク前の設定信号を順次加算すること
によってレジスタ２３からは積分されたディジタル設定
信号が得られる。

レジスタ２３において使用されるクロックＣＫは水晶発
振器などで構成された基準発振器（クロック周波数とし
ては２．５ＭＨｚを使用）５０がらの出力が利用される
。クロックＣＫは端子２５より供給きれる。

ディジタル的に積分された設定信号は位相変調器３０に
供給される。

位相変Ｎ器３０には、波形変換手段として機能するＲＯ
Ｍ、本例では変換ＲＯＭ３２が設けられており、入力し
たディジタル設定信号が余弦ディジタル設定信号ｃｏｓ
（ｃ）に変換される。

すなわち、この変換ＲＯＭ３２には第２図に示すような
余弦波に対応した振幅値（ディジタル値）が格納され、
入力ディジタル設定信号のビット数（ビットデータの内
容）に対応した振幅値が参照されて、余弦設定信号であ
る余弦ディジタル設定４６号ｃｏｓ（ｃ）が出力される
。位ｍ　ｃは入力ディジタル設定信号のビットデータの
内容に対応する。

余弦ディジタル設定信号ｃｏｓ（ｃ）は、２０ビツト構
成の乗算機能を有するＤ／Ａ変換器３５に供給される。

このＤ／Ａ変換器３５には、余弦ディジタル設定信号ｃ
ｏｓ（ｃ）の他に、アナログの基準信号が供給される。

本例では、基準発振器５０からの基準信号ＣＫが一旦バ
ンドバスフィルタ５１に供給されて、基準信号ＣＫと同
一周波数である正弦基準信号５ｉｎ（２ｒｔｆｃｔ）に
変１９４される。

ここに、πは円周率、ｔは＃間（以下同じ）である。

Ｄ／Ａ変換器３５は入力ディジタル設定信号をアナログ
信号に変換する際、入力基準信号でその出力振幅が制御
できるようになされたもので、４象限のマルチプライン
グ機能を有するＤ／Ａ変換器が使用される。

したがって、Ｄ／Ａ変換器３５からは、次のようなアナ
ログ乗算出力ＳＭＩ ５Ｍ１＝　ｓｉｎ　（２πｆ　ｃ　ｔ）　　・ｃｏｓ　
（ｃ）・・・　（１） が出力される。

アナログ乗算出力ＳＭＩは１／４周期の遅延型３６に供
給されて、これに入力したアナログ乗算出力ＳＭＩが１
／４周期だけ遅延されることによって、正弦成分は余弦
成分に、余弦成分は正弦成分に夫々変換された第２のア
ナログ乗算出力ＳＭ２が出力される。

この１／４周期遅延器３６の存在で、アナログ乗算出力
ＳＭＩは、直交位相関係にある第１及び第２のアナログ
乗算出力ＳＭＩ、ＳＭ２に変換きれたことになる。した
がって、第２のアナログ乗算出力ＳＭ２は以下のように
なる。

５Ｍ２＝ｃｏｓ　（２πｆ　ｃ　ｔ）　　・ｓｉｎ　（
ｃ）・・・　（２） 夫々のアナログ乗算出力ＳＭＩ、ＳＭ２はアナログ加！
６３７で加算される。したがって、アナログ加！Ｗ３７
の出力は以下のようになる。

ｓｉｎ　（２πｆ　ｃ　ｔ）　　φｃｏｓ　（ｃ）＋　
ｃｏｓ　（２ｒｔｆ　ｃ　ｔ）　　′ｓｉｎ　（ｃ）＝
ｓｉｎ　（２ｚｒｆｃｔ＋ｃ）　　・・・　（３）この
ように、正弦基準信号５ｉｎ（２πｆｃｔ）に対してＣ
だけ位相が進んだ加算出力５ｉｎ（２πｆｃｔ＋ｃ）が
出力される。この加算出力５ｉｎ（２πｆ　ｃ　ｔ　＋
ｃ）がバンドバスフィＪレタ３８で帯域制限きれる。そ
の後、加算出力５ｉｎ（２πｆｃｔ＋ｃ）がコンパレー
タ３９で２値化されて、所定のクロック周波数を有する
りａツク信号が出力端子４０より得られる。

このようにして出力端子４０に得られた加非出力である
クロック信号５ｉｎ（２πｆｃｔ＋ｃ）にあっては、基
準信号の１サイクルごとに、この基準信号に対する入力
設定信号のビット数に応じてその位相を瞬時に（１／ｆ
ｃの時間）、変化させることができるため、これによっ
て基準信号がＦＭ変調されたことになる。これは、結果
として出力きれるクロック周波数そのものが位相Ｃによ
って可変されたことになる。

ざて、上述したＤ／Ａ変換器３５に入力した正弦基準信
号５ｉｎ（２πｆＣｔ）の位相分解能は、Ｄ／Ａ変換器
３５のビット構成に依存する。例えば、Ｄ／Ａ変換器３
５が１０ビツト構成とすると、０．３５°　（＝３６０
°÷１０２３）の位相分解能となる。

単位時間当たりの最小位相変化ｄａと周波数変化ｄｆと
の関係は次式で表わされる。

ｄｆ＝（１−２π）（ｄａ／ｄｔ、）　　・・・　（４
）よって、単位時間当たりの最小位相変化ｄａと最大周
波数偏移Δｆの関係は次式となる。

Δｆ＝ｄｆ　（２８−１）　　・・・　（５）位相Ｃは
毎周期ごとの正負の極性も選択可能なことを考慮すると
、発振可能な周波数ｆは、ｆ＝ｆｃ±Δｆ　　　・・・
　（６） つまり、基準発振器５０からの基準周波数ｆｃを中心周
波数として±Δｆの範囲内の周波数を出力させることか
でと、その周波ｖｌ（単一周波数）は入力設定信号の位
相Ｃによって決定される。

したがって、 ｄｃ＝６．１４Ｘ１０−３ラジアン　−−・　（７）ｄ
　ｔ　＝４００ｎｓｅｃ＜＝１／ｆｃ：２．５Ｍｔｌｚ
）　　・・・（８）であるときには、 Δｆ＝０．６２３ＭＨｚ　　　・・・　（９）ｄｆ＝２
４４３Ｈｚ　　　　　・・・　（１０）となり、ｄｆ間
隔で（６）式の範囲内の周波数が得られる。ｄｆの値は
入力設定信号のビット数によって決まる。

以上のことを総合するならば、第３図に示すように、ク
ロック信号は基４信号の周波数ｆｃを中心として±Δｆ
の範囲内の周波数となる。そして、基準１８号の周波数
ｆｃを基準にしてｄｆ間隔で、ａ　＊　ｂ　＊　Ｃ＋　
ｄ　＋　　・・・のように単一の周波数を出力させるこ
とができる。ｄｆの間隔はＤ／Ａ変換器３５の取り扱う
ことσできるビット数によって決り、ビット数が少ない
ときにはｄｆの間隔か広く、ビット数が大きいときには
ｄｆの間隔が狭くなる（第３図、第４図参照）。

どの周波数を出力きせるかは、位相Ｃの値と極性、つま
り入力設定信号のビットデータの内容によって相違する
。ビットデータが小きいときには、基準信号に近い周波
数のクロック信号が選択され、ビットデータが大きいと
きには、基準信号より離れた周波数のクロック信号が選
択される。

因みに、上述した８ビツト構成の入力設定信号のビット
データが全て「０」であるときには、Ｃ＝０であるため
に、基準（８号そのものが出力される。ビットデータが
小ざいときに出力されるクロック信号の一例を第３図及
び第４図に実線で示す。

また、第３図Ａ及び第４図Ａのように、位相Ｃの極性が
正のときには、９０７９１８号としては基準信号より高
い周波数のものが出力され、負のとぎには第３図Ｂ及び
第４図Ｂのように、基準信号より低い周波数のものが出
力される。

なお、上式より明らかなように、入力設定１８号の入力
電圧と、基準信号の出力周波数とは完全に直線関係とな
る。すなわち、線形特性となる。

また、設定可能な周波数範囲Ｐｃ±Δｆは次式％式％ 従って、選定する中心周波数ｆｃにより、広範囲な周波
数のクロックが発生でとる。

また、基準発振器５０からの基準（６号をディジタル的
処理によりその周波数を結果的に変化させるようにして
いるので、周波数の変動は本クロック発生装置の温度特
性のみに依存する。従って、温度特性のよいクロック発
生装置が実現できる。

第５図はこの発明の他の例を示す。

同図において、正弦基準信号５ｉｎ（２πｆｃｔ）が減
衰器４１に供給されて、その入力レベルが、１　／（２
’−１）に減衰され、その後筒２のＤ／Ａ変換器４２に
供給される。ｎはビット数であって、本例では５ビツト
とする。

第２のＤ／Ａ変換器４２は、第１のＤ／Ａ変換器３５と
同様にマルヂブラ・イング機能を有するＤ／Ａ変換器が
使用されるもので、これには２ｎビツト、すなわち１０
ビツトで構成された余弦ディジタル設定信号ｃｏｓ（ｃ
）のうち下位５ビツトが供給される。

そのため、本例では第１のＤ／Ａ変換器３５には余弦デ
ィジタル設定信号ｃｏｓ（ｃ）のうち上位５ビツトが供
給される。そして、夫々のＤ　／　Ａ　’ＩＲ換出力出
力るアナ０グ乗算出力が加算器４３に供給されたのり、
２値化きれる。

さて、正弦基準４８号の最大振幅をｎビット、つまり５
ビツトで分解した場合、１ビツト当たりの太ききは正弦
基準信号における最大振幅の１／（２５−１）になる。

したがって、′ｇ衰Ｎ４１と第２のＤ／Ａ変換器４２と
で、第１のＤ／Ａ変換器３５の最小分解振幅をざらに５
ビツトで分解したことになる。その結果、一対のＤ／Ａ
変換Ｗ３５，４２と減衰器４１とで、２ｎビツトのＤ／
Ａ変換器として機能することになる。

そのため、この構成によれば、５ビツト構成のＤ／Ａ変
換器を使用できるため、その価格が非常に安くなる。

なお、この発明は上述した実施例に限定されるものでは
ない。例えば、正弦波信号と余弦波信号は位相が１／４
周期ずれただけで、全く等しい信号であるから、上述し
た実施例において正弦波信号と余弦波信号を交換しても
全（同じ効果が得られる。そのため、Ｄ／Ａ変換器３５
．４２においても、正弦波同士、余弦波同士を乗算する
ように構成することがでとる。

アナログ加３Ｉ器３７においては、加算処理ではなく、
′ｇ算処理を行なってもよい。

［発明の効果］ 以上説明したように、この発明によれば、積分出力であ
る設定信号を正弦成分若しくは余弦成分の設定（８号に
変換し、この設定信号に対し直交位相関係にある基準信
号と変換後の設定信号との乗算出力をさらに直交位相関
係にある一対の乗算出力に変換し、加算することによっ
てクロック信号を得るようにしたものである。

これによれば、基準信号に対して所定の周波数範囲内で
あれば、設定信号によって任意の周波数のクロック信号
を得ることができる。そのため、基準信号に非常に近い
周波数のクロック信号でも簡単に得ることができる。基
準信号よりも周波数の高いクロック信号でも簡単に得ら
れる。

また、基準信号の１サイクルごとに演算するというディ
ジタル周波数変換処理が行なわれるため、この発明によ
れば線形特性が優れ、高次歪のない、り０ツク発生装置
を実現できる。

【図面の簡単な説明】

第１図及び第５図は夫々この発明に係るクロック発生装
置の一例を示すブロック図、第２図はＲＯＭのデータ内
容を示す図、第３図及び第４図はその動作説明に供する
図、第６図及び第７図は従来のクロック発生装置の系統
図である。 １０・・・クロック発生装置 ２０・・・積分器 ３０・・・位相変調器 ３６・・・遅延器 ３２・・・正弦及び余弦ＲＯＭ ３５　＋　４２・・・Ｄ／Ａ変換器 ３９・・・コンパレータ ４１・・・減衰器 ５０・・・基準発振器

Claims (1)

【特許請求の範囲】
1. （１）クロック周波数を設定するための設定信号を積分
   する積分器と、その積分出力を位相変調する位相変調器
   とを有し、 積分出力である設定信号が位相変調器において、正弦成
   分若しくは余弦成分の設定信号に変換されると共に、 この位相変調器には、上記設定信号に対し直交位相関係
   にある基準信号が供給され、この基準信号と変換後の上
   記設定信号との乗算出力がさらに直交位相関係にある一
   対の乗算出力に変換されたのち加算され、この加算出力
   が上記所定のクロック周波数を有するクロック信号とし
   て使用されるようになされたことを特徴とするクロック
   発生装置。