JPH1155036A - 周波数発生回路 - Google Patents
周波数発生回路Info
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- JPH1155036A JPH1155036A JP20923197A JP20923197A JPH1155036A JP H1155036 A JPH1155036 A JP H1155036A JP 20923197 A JP20923197 A JP 20923197A JP 20923197 A JP20923197 A JP 20923197A JP H1155036 A JPH1155036 A JP H1155036A
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- Japan
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- frequency
- circuit
- signal
- dds
- pll
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 周波数発生回路のハード規模を縮小し、高い
周波数を高安定、高精度に発生することのできる周波数
発生回路を提供することにある。 【解決手段】 基準発振器１１からＰＬＬ回路１２にｆ
ｒｅｆ［Ｈｚ］の周波数が入力される。この基準クロッ
クにＰＬＬ同期された周波数ｆｃ［Ｈｚ］が周波数変換
器１５に入力される。一方、ＰＬＬ回路１２から出力さ
れたｆｃ［Ｈｚ］の信号は分周器１３によりＤＤＳ回路
が動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周され、ＤＤ
Ｓ回路１４に入力される。ＤＤＳ回路１４に設定される
Δθによりｆｄｄｓ［Ｈｚ］の周波数が出力され、周波
数変換器１５にて周波数混合され出力周波数は、ｆｏｕ
ｔ［Ｈｚ］＝ｆｃ±ｆｄｄｓとなりＢＰＦ１６によりｆ
ｃ−ｆｄｄｓ成分が除去されたのち、ｆｃ＋ｆｄｄｓ
［Ｈｚ］の信号が出力される。
周波数を高安定、高精度に発生することのできる周波数
発生回路を提供することにある。 【解決手段】 基準発振器１１からＰＬＬ回路１２にｆ
ｒｅｆ［Ｈｚ］の周波数が入力される。この基準クロッ
クにＰＬＬ同期された周波数ｆｃ［Ｈｚ］が周波数変換
器１５に入力される。一方、ＰＬＬ回路１２から出力さ
れたｆｃ［Ｈｚ］の信号は分周器１３によりＤＤＳ回路
が動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周され、ＤＤ
Ｓ回路１４に入力される。ＤＤＳ回路１４に設定される
Δθによりｆｄｄｓ［Ｈｚ］の周波数が出力され、周波
数変換器１５にて周波数混合され出力周波数は、ｆｏｕ
ｔ［Ｈｚ］＝ｆｃ±ｆｄｄｓとなりＢＰＦ１６によりｆ
ｃ−ｆｄｄｓ成分が除去されたのち、ｆｃ＋ｆｄｄｓ
［Ｈｚ］の信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、無線機に用いられ
る周波数発生回路の改良に関するものである。
る周波数発生回路の改良に関するものである。
【０００２】
【従来の技術】通常のディジタル無線機には、変調信号
の搬送波周波数を生成するために基準発振器の周波数を
基準とした周波数発生回路が設けられている。この周波
数発生回路は通常ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路を用いて構成されるが、周波数を数百ｎ
ｓ以下の高速に切り替えたり、発生する周波数のステッ
プを数Ｈｚ〜数十Ｈｚ間隔に設定するような用途では、
ＰＬＬ回路はその過渡応答速度に限界があるため使用で
きない。このため高速の応答が必要な周波数発生には、
一般にＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎ
ｔｈｅｓｉｚｅｒ）回路が使用される。図４にＤＤＳ回
路の基本構成図を示す、まず、周波数設定のための位相
ステップ情報Δθを位相アキュムレータ４１に設定する
ことにより０から２πまでのディジタル鋸波を生成さ
せ、その信号で正弦波形をデータとして記入したメモリ
からなるテーブル４２をアドレスすることにより、ディ
ジタル数値で表現された正弦波が得られる。この信号を
ＤＡ変換器４３でアナログ信号に変換し、ＬＰＦ４４で
ＤＤＳに入力されている基準クロック周波数成分を除去
することにより、出力信号が得られる。ここで、Δθが
ｎビットの語長を有するＤＤＳを用いた場合の信号出力
周波数ｆｄｄｓは数１で与えられる。
の搬送波周波数を生成するために基準発振器の周波数を
基準とした周波数発生回路が設けられている。この周波
数発生回路は通常ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路を用いて構成されるが、周波数を数百ｎ
ｓ以下の高速に切り替えたり、発生する周波数のステッ
プを数Ｈｚ〜数十Ｈｚ間隔に設定するような用途では、
ＰＬＬ回路はその過渡応答速度に限界があるため使用で
きない。このため高速の応答が必要な周波数発生には、
一般にＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎ
ｔｈｅｓｉｚｅｒ）回路が使用される。図４にＤＤＳ回
路の基本構成図を示す、まず、周波数設定のための位相
ステップ情報Δθを位相アキュムレータ４１に設定する
ことにより０から２πまでのディジタル鋸波を生成さ
せ、その信号で正弦波形をデータとして記入したメモリ
からなるテーブル４２をアドレスすることにより、ディ
ジタル数値で表現された正弦波が得られる。この信号を
ＤＡ変換器４３でアナログ信号に変換し、ＬＰＦ４４で
ＤＤＳに入力されている基準クロック周波数成分を除去
することにより、出力信号が得られる。ここで、Δθが
ｎビットの語長を有するＤＤＳを用いた場合の信号出力
周波数ｆｄｄｓは数１で与えられる。
【０００３】
【数１】
【０００４】例としてｎ＝３２，ｆｃｌｋ＝８０ＭＨ
ｚ，ｆｄｄｓ＝１０ＭＨｚとすると、数２から、
ｚ，ｆｄｄｓ＝１０ＭＨｚとすると、数２から、
【０００５】
【数２】
【０００６】Δθには５３６８７０９１２を設定すれば
よいことになる（１６進では２０００００００Ｈを設定
する）。しかし、ＤＤＳの再生可能周波数はナイキスト
定理によれば、基準クロック周波数の１／２以下の信号
しか発生できないため、周波数レンジの上限はＤＤＳの
デバイスの最大クロックレートで決まることになる。し
たがって、ＤＤＳからの出力信号よりも更に高い周波数
が必要になる場合は、ＤＤＳ回路の後に周波数逓倍回路
や、ＰＬＬ回路を接続することになる。
よいことになる（１６進では２０００００００Ｈを設定
する）。しかし、ＤＤＳの再生可能周波数はナイキスト
定理によれば、基準クロック周波数の１／２以下の信号
しか発生できないため、周波数レンジの上限はＤＤＳの
デバイスの最大クロックレートで決まることになる。し
たがって、ＤＤＳからの出力信号よりも更に高い周波数
が必要になる場合は、ＤＤＳ回路の後に周波数逓倍回路
や、ＰＬＬ回路を接続することになる。
【０００７】図５は従来のＤＤＳ回路５２の後に逓倍回
路５３を設けたディジタル無線機周波数発生回路であ
り、図６はＤＤＳ回路５２の後にＰＬＬ回路６１を設け
たものである。
路５３を設けたディジタル無線機周波数発生回路であ
り、図６はＤＤＳ回路５２の後にＰＬＬ回路６１を設け
たものである。
【０００８】
【発明が解決しようとする課題】図５のＤＤＳ回路５２
の出力に逓倍回路５３を設けた場合、ＤＤＳ回路５２の
動作基準クロックｆｃｌｋ［Ｈｚ］となる局部発振器５
１の信号がＤＤＳ回路５２に入力され、周波数設定のた
めの位相ステップ情報Δθを設定することにより、ｆｄ
ｄｓ［Ｈｚ］の周波数がＤＤＳ回路５２より出力され
る。ＤＤＳ回路５２からの信号は逓倍回路５３で周波数
逓倍されて出力される。しかし、この逓倍回路５３を用
いた場合は、出力する周波数がｆｄｄｓ［Ｈｚ］の整数
倍の出力が可能であるが、数百ＭＨｚの信号を取り出そ
うとすると、ｆｄｄｓを複数回逓倍しなければならず逓
倍回路５３が複数必要となり、逓倍回路の欠点であるス
プリアスが発生する。このスプリアスを除去するために
はフィルタを挿入しなければならないので、回路規模が
増大してしまう。
の出力に逓倍回路５３を設けた場合、ＤＤＳ回路５２の
動作基準クロックｆｃｌｋ［Ｈｚ］となる局部発振器５
１の信号がＤＤＳ回路５２に入力され、周波数設定のた
めの位相ステップ情報Δθを設定することにより、ｆｄ
ｄｓ［Ｈｚ］の周波数がＤＤＳ回路５２より出力され
る。ＤＤＳ回路５２からの信号は逓倍回路５３で周波数
逓倍されて出力される。しかし、この逓倍回路５３を用
いた場合は、出力する周波数がｆｄｄｓ［Ｈｚ］の整数
倍の出力が可能であるが、数百ＭＨｚの信号を取り出そ
うとすると、ｆｄｄｓを複数回逓倍しなければならず逓
倍回路５３が複数必要となり、逓倍回路の欠点であるス
プリアスが発生する。このスプリアスを除去するために
はフィルタを挿入しなければならないので、回路規模が
増大してしまう。
【０００９】図６のＤＤＳ回路５２の出力に逓倍回路の
代わりにＰＬＬ回路６１を設けた場合、ＤＤＳ回路５２
の動作基準クロックｆｃｌｋ［Ｈｚ］となる局部発振器
５１の信号がＤＤＳ回路５２に入力され、周波数設定の
ための位相ステップ情報Δθを設定することにより、ｆ
ｄｄｓ［Ｈｚ］の周波数がＤＤＳ回路５２より出力され
る。ＤＤＳ回路５２からの信号はＰＬＬ回路６１の基準
クロックとなり、そのクロックを基にＰＬＬ同期した信
号がＰＬＬ回路６１より出力される。通常のＰＬＬ回路
ではＰＬＬ回路の出力信号をプログラマブルデバイダで
周波数を１／Ｎに分周して、その信号と基準クロックと
の位相比較を行いＰＬＬ同期を行う。この構成では先に
述べた逓倍回路ほどスプリアスは発生しないが、ＰＬＬ
回路６１はその構成上フィードバックループを含んでい
るために、引き込み範囲で入力周波数が変化した場合の
過渡応答に制約が出てくる等の問題が生じるので、ＤＤ
Ｓ回路５２の高速な周波数切替の利点を生かすことがで
きない。
代わりにＰＬＬ回路６１を設けた場合、ＤＤＳ回路５２
の動作基準クロックｆｃｌｋ［Ｈｚ］となる局部発振器
５１の信号がＤＤＳ回路５２に入力され、周波数設定の
ための位相ステップ情報Δθを設定することにより、ｆ
ｄｄｓ［Ｈｚ］の周波数がＤＤＳ回路５２より出力され
る。ＤＤＳ回路５２からの信号はＰＬＬ回路６１の基準
クロックとなり、そのクロックを基にＰＬＬ同期した信
号がＰＬＬ回路６１より出力される。通常のＰＬＬ回路
ではＰＬＬ回路の出力信号をプログラマブルデバイダで
周波数を１／Ｎに分周して、その信号と基準クロックと
の位相比較を行いＰＬＬ同期を行う。この構成では先に
述べた逓倍回路ほどスプリアスは発生しないが、ＰＬＬ
回路６１はその構成上フィードバックループを含んでい
るために、引き込み範囲で入力周波数が変化した場合の
過渡応答に制約が出てくる等の問題が生じるので、ＤＤ
Ｓ回路５２の高速な周波数切替の利点を生かすことがで
きない。
【００１０】本発明の目的は、上記従来の構成における
問題を解決し、周波数発生回路のハード規模を縮小し、
高い周波数を高安定，高精度に発生することのできる周
波数発生回路を提供することにある。
問題を解決し、周波数発生回路のハード規模を縮小し、
高い周波数を高安定，高精度に発生することのできる周
波数発生回路を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的は、基準発振
器の周波数に同期したＰＬＬ回路と、該ＰＬＬ回路の周
波数を分周した信号を動作クロック信号とするＤＤＳ回
路と、該ＤＤＳ回路の正弦波と上記ＰＬＬ回路の出力信
号とを周波数混合する手段とを備えたことによって達成
される。
器の周波数に同期したＰＬＬ回路と、該ＰＬＬ回路の周
波数を分周した信号を動作クロック信号とするＤＤＳ回
路と、該ＤＤＳ回路の正弦波と上記ＰＬＬ回路の出力信
号とを周波数混合する手段とを備えたことによって達成
される。
【００１２】また、上記の目的は、基準発振器の周波数
にＰＬＬ同期するＰＬＬ回路と、該ＰＬＬ回路の出力信
号を分周する分周器と、該分周器からの信号を動作クロ
ック信号とするＤＤＳ回路と、該ＤＤＳ回路からの正弦
波出力と上記ＰＬＬ回路からの出力信号とを周波数混合
する周波数変換器と、該周波数変換器のイメージ成分を
除去するＢＰＦとを備えたことによって達成される。
にＰＬＬ同期するＰＬＬ回路と、該ＰＬＬ回路の出力信
号を分周する分周器と、該分周器からの信号を動作クロ
ック信号とするＤＤＳ回路と、該ＤＤＳ回路からの正弦
波出力と上記ＰＬＬ回路からの出力信号とを周波数混合
する周波数変換器と、該周波数変換器のイメージ成分を
除去するＢＰＦとを備えたことによって達成される。
【００１３】更に、上記の目的は、上記周波数混合手段
として、上記ＤＤＳ回路から得られる正弦波と余弦波と
を用いて、上記ＰＬＬ回路からの信号を直交変調するこ
とにより周波数混合を行なう直交変調器を設けたことに
よって達成される。
として、上記ＤＤＳ回路から得られる正弦波と余弦波と
を用いて、上記ＰＬＬ回路からの信号を直交変調するこ
とにより周波数混合を行なう直交変調器を設けたことに
よって達成される。
【００１４】また、上記の目的は、上記構成の周波数発
生回路を複数個設け、該各周波数発生回路に一つの基準
発振器の出力が並列に入力するように設けたことによっ
て達成される。
生回路を複数個設け、該各周波数発生回路に一つの基準
発振器の出力が並列に入力するように設けたことによっ
て達成される。
【００１５】上記の手段によると、ＰＬＬ回路から、入
力される基準発振器の周波数に位相同期して出力される
周波数の信号を、ＤＤＳ回路が動作可能な周波数に分周
してＤＤＳ回路の基準クロックとすると共に、上記ＰＬ
Ｌ回路の出力と上記ＤＤＳ回路の動作により発生する出
力とで周波数混合を行なって所要の周波数を発生する。
これによる周波数の切替はＤＤＳによる開ループ構成で
行なうので極めて高速であり、高精度に高い周波数を発
生できる。
力される基準発振器の周波数に位相同期して出力される
周波数の信号を、ＤＤＳ回路が動作可能な周波数に分周
してＤＤＳ回路の基準クロックとすると共に、上記ＰＬ
Ｌ回路の出力と上記ＤＤＳ回路の動作により発生する出
力とで周波数混合を行なって所要の周波数を発生する。
これによる周波数の切替はＤＤＳによる開ループ構成で
行なうので極めて高速であり、高精度に高い周波数を発
生できる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。
より説明する。
【００１７】図１は、本発明の一実施形態の周波数発生
回路のブロック図である。基準発振器１１からＰＬＬ回
路１２にｆｒｅｆ［Ｈｚ］の周波数が入力される。この
基準クロックにＰＬＬ同期された周波数ｆｃ［Ｈｚ］が
周波数変換器１５に入力される。一方、ＰＬＬ回路１２
から出力されたｆｃ［Ｈｚ］の信号は分周器１３により
ＤＤＳ回路が動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周
される。分周された信号はＤＤＳ回路１４に入力され
る。ＤＤＳ回路１４に設定されるΔθによりｆｄｄｓ
［Ｈｚ］の周波数が出力され、周波数変換器１５にて周
波数混合されるので、周波数変換器１５からの出力周波
数は、ｆｏｕｔ［Ｈｚ］＝ｆｃ±ｆｄｄｓとなりＢＰＦ
１６によりｆｃ−ｆｄｄｓ成分が除去されたのち、ｆｃ
＋ｆｄｄｓ［Ｈｚ］の信号が出力される。なお、変調信
号のキャリアがＤＤＳ回路１４の動作クロックの範囲内
であれば、分周器１３は省略することができる。
回路のブロック図である。基準発振器１１からＰＬＬ回
路１２にｆｒｅｆ［Ｈｚ］の周波数が入力される。この
基準クロックにＰＬＬ同期された周波数ｆｃ［Ｈｚ］が
周波数変換器１５に入力される。一方、ＰＬＬ回路１２
から出力されたｆｃ［Ｈｚ］の信号は分周器１３により
ＤＤＳ回路が動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周
される。分周された信号はＤＤＳ回路１４に入力され
る。ＤＤＳ回路１４に設定されるΔθによりｆｄｄｓ
［Ｈｚ］の周波数が出力され、周波数変換器１５にて周
波数混合されるので、周波数変換器１５からの出力周波
数は、ｆｏｕｔ［Ｈｚ］＝ｆｃ±ｆｄｄｓとなりＢＰＦ
１６によりｆｃ−ｆｄｄｓ成分が除去されたのち、ｆｃ
＋ｆｄｄｓ［Ｈｚ］の信号が出力される。なお、変調信
号のキャリアがＤＤＳ回路１４の動作クロックの範囲内
であれば、分周器１３は省略することができる。
【００１８】図２は、本発明の他の実施形態の周波数発
生回路で、周波数混合を直交変調器２１に置き換えたも
のを示す。基準発振器１１からＰＬＬ回路１２にｆｒｅ
ｆ［Ｈｚ］の周波数が入力される。この基準クロックに
ＰＬＬ同期された周波数ｆｃ［Ｈｚ］が直交変調器２１
に入力される。一方、ＰＬＬ回路１２から出力されたｆ
ｃ［Ｈｚ］の信号は分周器１３によりＤＤＳ回路１４が
動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周される。分周
された信号はＤＤＳ回路１４に入力される。ＤＤＳ回路
１４に設定されるΔθによりＤＤＳ回路１４からは互い
に直交している正弦波ｃｏｓ（２π・ｆｄｄｓ・ｔ）と
余弦波ｓｉｎ（２π・ｆｄｄｓ・ｔ）の信号が直交変調
器２１の乗算器２２、２３に入力される。ＰＬＬ回路１
２から入力されるｆｃ［Ｈｚ］は直交変調器内部の９０
°位相器２５により、ｃｏｓ（２π・ｆｃ・ｔ）とｓｉ
ｎ（２π・ｆｃ・ｔ）に分配されて、乗算器２２、２３
に入力される。乗算器２２、２３では、これらの信号を
各々乗算した後、加算器２４で加算することで数３とな
り、
生回路で、周波数混合を直交変調器２１に置き換えたも
のを示す。基準発振器１１からＰＬＬ回路１２にｆｒｅ
ｆ［Ｈｚ］の周波数が入力される。この基準クロックに
ＰＬＬ同期された周波数ｆｃ［Ｈｚ］が直交変調器２１
に入力される。一方、ＰＬＬ回路１２から出力されたｆ
ｃ［Ｈｚ］の信号は分周器１３によりＤＤＳ回路１４が
動作可能な周波数ｆｃｌｋ［Ｈｚ］に分周される。分周
された信号はＤＤＳ回路１４に入力される。ＤＤＳ回路
１４に設定されるΔθによりＤＤＳ回路１４からは互い
に直交している正弦波ｃｏｓ（２π・ｆｄｄｓ・ｔ）と
余弦波ｓｉｎ（２π・ｆｄｄｓ・ｔ）の信号が直交変調
器２１の乗算器２２、２３に入力される。ＰＬＬ回路１
２から入力されるｆｃ［Ｈｚ］は直交変調器内部の９０
°位相器２５により、ｃｏｓ（２π・ｆｃ・ｔ）とｓｉ
ｎ（２π・ｆｃ・ｔ）に分配されて、乗算器２２、２３
に入力される。乗算器２２、２３では、これらの信号を
各々乗算した後、加算器２４で加算することで数３とな
り、
【００１９】
【数３】
【００２０】周波数変換器を用いたときと同様の信号が
出力される。この実施形態の場合は周波数混合した後に
使用していたイメージ除去用のＢＰＦを省略することが
できるので、ハードウェアの構成をより簡略化すること
ができる。
出力される。この実施形態の場合は周波数混合した後に
使用していたイメージ除去用のＢＰＦを省略することが
できるので、ハードウェアの構成をより簡略化すること
ができる。
【００２１】図３は、本発明の応用による複数の周波数
発生回路の構成例を示す。図示した構成によれば、図１
の構成の各周波数発生回路１〜ｎに基準発振器１１が発
生するｆｒｅｆ［Ｈｚ］を並列に入力させる。このｆｒ
ｅｆを基準にしてすべての周波数発生回路のＤＤＳ回路
１４、ＰＬＬ回路１２が同期して動作するので、周波数
発生回路１〜ｎの間でのコヒーレント性が保たれ、それ
ぞれのＤＤＳ回路により高精度な周波数を発生すること
が可能となる。
発生回路の構成例を示す。図示した構成によれば、図１
の構成の各周波数発生回路１〜ｎに基準発振器１１が発
生するｆｒｅｆ［Ｈｚ］を並列に入力させる。このｆｒ
ｅｆを基準にしてすべての周波数発生回路のＤＤＳ回路
１４、ＰＬＬ回路１２が同期して動作するので、周波数
発生回路１〜ｎの間でのコヒーレント性が保たれ、それ
ぞれのＤＤＳ回路により高精度な周波数を発生すること
が可能となる。
【００２２】
【発明の効果】以上詳細に説明したように、本発明に係
る周波数発生回路によると、周波数の切替はＤＤＳによ
る開ループ構成で行うので極めて高速である。また、逓
倍回路を用いないので、ハードウェア規模を縮小でき
る。
る周波数発生回路によると、周波数の切替はＤＤＳによ
る開ループ構成で行うので極めて高速である。また、逓
倍回路を用いないので、ハードウェア規模を縮小でき
る。
【図１】本発明の一実施形態の周波数発生回路のブロッ
ク図である。
ク図である。
【図２】本発明の他の実施形態の周波数発生回路のブロ
ック図である。
ック図である。
【図３】本発明の応用による実施形態の周波数発生回路
のブロック図である。
のブロック図である。
【図４】ＤＤＳの基本構成を示すブロック図である。
【図５】従来の周波数発生回路の構成を示すブロック図
である。
である。
【図６】従来の周波数発生回路の構成を示すブロック図
である。
である。
１、２、３…ｎ…周波数発生回路、１１…基準発振器、
１２…ＰＬＬ回路、１３…分周器、１４…ＤＤＳ回路、
１５…周波数変換器、１６…ＢＰＦ、２７…基準発振
器、２８…ＰＬＬ回路、２９…分周器、３０…ＤＤＳ回
路、２１…直交変調器、２２，２３…乗算器、２４…加
算器、２５…９０°位相器。
１２…ＰＬＬ回路、１３…分周器、１４…ＤＤＳ回路、
１５…周波数変換器、１６…ＢＰＦ、２７…基準発振
器、２８…ＰＬＬ回路、２９…分周器、３０…ＤＤＳ回
路、２１…直交変調器、２２，２３…乗算器、２４…加
算器、２５…９０°位相器。
Claims (4)
- 【請求項１】 ディジタル変調信号の搬送波周波数を生
成する周波数発生回路において、基準発振器の周波数に
同期したＰＬＬ回路と、該ＰＬＬ回路の周波数を分周し
た信号を動作クロック信号とするＤＤＳ回路と、該ＤＤ
Ｓ回路の正弦波と上記ＰＬＬ回路の出力信号とを周波数
混合する手段とを備えたことを特徴とする周波数発生回
路。 - 【請求項２】 ディジタル変調信号の搬送波周波数を生
成する周波数発生回路において、 基準発振器の周波数にＰＬＬ同期するＰＬＬ回路と、該
ＰＬＬ回路の出力信号を分周する分周器と、該分周器か
らの信号を動作クロック信号とするＤＤＳ回路と、該Ｄ
ＤＳ回路からの正弦波出力と上記ＰＬＬ回路からの出力
信号とを周波数混合する周波数変換器と、該周波数変換
器のイメージ成分を除去するＢＰＦとを備えたことを特
徴とする周波数発生回路。 - 【請求項３】 上記周波数混合手段として、上記ＤＤＳ
回路から得られる正弦波と余弦波とを用いて、上記ＰＬ
Ｌ回路からの信号を直交変調することにより周波数混合
を行う直交変調器を設けたことを特徴とする請求項１又
は２記載の周波数発生回路。 - 【請求項４】 ディジタル変調信号の搬送波周波数を生
成する周波数発生回路において、請求項１乃至３のいず
れかに記載の周波数発生回路を複数個設け、該各周波数
発生回路に一つの基準発振器の出力が並列に入力するよ
うに設けたことを特徴とする周波数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20923197A JPH1155036A (ja) | 1997-08-04 | 1997-08-04 | 周波数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20923197A JPH1155036A (ja) | 1997-08-04 | 1997-08-04 | 周波数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155036A true JPH1155036A (ja) | 1999-02-26 |
Family
ID=16569536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20923197A Pending JPH1155036A (ja) | 1997-08-04 | 1997-08-04 | 周波数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155036A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039082A1 (ja) * | 2003-10-21 | 2005-04-28 | Sony Corporation | 周波数合成装置及び周波数合成方法 |
| JP2005261831A (ja) * | 2004-03-22 | 2005-09-29 | Hitachi Ltd | 任意波形発生器を用いたラジオ波送信回路およびそれを用いた核磁気共鳴装置 |
| CN103853151A (zh) * | 2014-03-14 | 2014-06-11 | 陕西科技大学 | Deh点检仪正弦波发生装置 |
-
1997
- 1997-08-04 JP JP20923197A patent/JPH1155036A/ja active Pending
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