JPH09326694A - クロック信号生成回路 - Google Patents

クロック信号生成回路

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JPH09326694A
JPH09326694A JP8144013A JP14401396A JPH09326694A JP H09326694 A JPH09326694 A JP H09326694A JP 8144013 A JP8144013 A JP 8144013A JP 14401396 A JP14401396 A JP 14401396A JP H09326694 A JPH09326694 A JP H09326694A
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JP
Japan
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signal
comparison
clock signal
phase
frequency
Prior art date
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Pending
Application number
JP8144013A
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English (en)
Inventor
Satoshi Adachi
智 安達
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Hitachi Denshi KK
Original Assignee
Hitachi Denshi KK
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Publication date
Application filed by Hitachi Denshi KK filed Critical Hitachi Denshi KK
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 デジタル信号伝送装置において、任意の伝送
速度に対応可能なクロック信号を生成する回路を提供す
る。 【解決手段】 時系列信号を位相の基準とし、比較信号
生成のための発振器に電圧制御型水晶発振器3を用いて
PLL回路を構成するクロック信号生成回路において、
前記発振器に、発振出力波の位相を累算することにより
所望の周波数の信号を発生せしめ得る手段4を付加し
て、時系列信号から符号識別のためのクロック信号を生
成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、デジタル信号伝送
装置のクロック信号を生成する回路に関するものであ
る。
【0002】
【従来の技術】デジタル信号の伝送装置において、送信
側の変調器では、多値変調のため、直列の信号を並列の
信号に変換するためのタイミング信号としてシンボル速
度のクロック信号が、またデジタルフィルタやD/A変
換器用のタイミング信号としてシンボル速度の整数倍の
クロック信号が必要である。受信側の復調器においても
同様に、復調後にデジタル信号を並列信号から直列信号
に変換するためのタイミング信号としてシンボル速度の
クロック信号、またA/D変換器やデジタルフィルタの
タイミング信号としてシンボル速度の整数倍のクロック
信号が必要である。
【0003】これらのクロック信号は、送信側では帯域
圧縮器などの信号源側からデータ信号とは別に、変調器
に供給される場合と、変調器から信号源側に供給する場
合がある。あるいは、信号源側からはデータ信号のみが
送られ、クロック信号は変調器においてデータ信号中か
ら抽出しなければならない場合もある。また、受信側で
は、復調したデータ信号から波形自乗法等の手段でシン
ボル速度のスペクトラムを抽出してシンボル速度の信号
を生成する。クロック信号を得るには上述のようして得
た信号を、位相比較のための基準信号として用い、電圧
制御型の水晶発振器出力等を位相比較のための比較信号
とし、その比較結果を電圧制御型水晶発振器の制御入力
とするフェーズ・ロックド・ループ形式の回路を形成し
て当該クロック信号を得ることが一般的である。
【0004】従来より、デジタル信号の変調また復調時
のクロック信号を生成する回路の比較信号発生部には、
発振周波数が安定しており、また発振周波数の純度が良
いなどの理由により電圧制御型の水晶発振回路を用いて
いる。図3は従来技術の例を示すブロック図で、デジタ
ル信号伝送装置の復調器に使用されるクロック信号生成
回路の主要部分を示すものである。1は位相比較器、2
はループフィルタ、3は電圧制御型の水晶発振器であ
り、この水晶発振器3の出力は位相比較器1に帰還され
ておりいわゆるフェーズ・ロックド・ループを形成して
いる。
【0005】以下この動作について説明する。復調され
たデジタル信号は位相比較のための基準信号として、位
相比較器1に与えられる。一方、位相比較器には後述の
電圧制御型水晶発振器3で生成された位相比較のための
比較信号が供給される。位相比較器1で得られた、基準
信号と比較信号の位相比較の結果はループフィルタ2を
介して、位相変動量が抽出され、電圧制御型水晶発振器
3の制御電圧として供給される。フェーズ・ロックド・
ループの働きにより、電圧制御型水晶発振器3の出力が
入力した基準信号に同期したクロック信号となる。な
お、7は逓倍器でシンボル速度のクロック信号を逓倍し
てA/D変換器やデジタルフィルタ用のクロック信号
や、あるいは並列直列変換のための伝送速度のクロック
信号を生成する。
【0006】一般的には、水晶発振回路の周波数可変範
囲はきわめて狭い。このため、異なる伝送速度のデジタ
ル信号を伝送しようとするとき、その都度、比較信号発
生回路の水晶発振回路の水晶片を、対応する周波数の水
晶片に交換しなければならないという欠点があった。こ
の場合、異なる伝送速度のデジタル信号の伝送に対応す
るために、比較信号の発振素子として水晶片ではなく、
L、C、バリキャップ等の素子で構成された発振周波数
範囲が広い電圧制御型の発振回路で構成することも考え
られるが、発振周波数範囲を広帯域にすることはできる
が、スプリアス等が多くなるため、実用に供することは
難しい。したがって、従来の方法では任意の伝送速度の
信号を取り扱うことは困難であった。
【0007】
【発明が解決しようとする課題】上記従来技術では、伝
送するデジタル信号の伝送速度を変えようとした場合、
比較信号発生回路の水晶片の発振周波数範囲を超えるた
め、その都度、水晶片を交換するなどの対応をしなけれ
ばならないという欠点があった。基本的には一種類の伝
送速度のみしか使用できず、もし、他の速度の信号を伝
送しようとする場合、あらかじめ、数種類の水晶片を基
板上に搭載して、スイッチ等で切り替えるか、あるいは
基板上に実装された水晶片を着脱できるような構造とし
ておき、必要な都度、水晶片を交換するような手順が必
要となり、実用的ではなかった。本発明の目的は、上記
従来の欠点を除き、任意の伝送速度に容易に対応可能な
クロック信号生成回路を提供することにある。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、比較信号生成のための発振器に、発振出
力波の位相を累算することにより所望の周波数の信号を
発生せしめ得る比較信号分周手段を付加して、時系列信
号から符号識別のためのクロック信号を生成するように
したものである。
【0009】図1は本発明の全体構成を示すブロック図
であり、いわゆる、フェーズ・ロックド・ループを形成
している。図において、101は入力信号、102は入
力信号101から位相比較の基準となる信号を抽出する
基準信号抽出手段である。103は位相比較信号発生手
段で比較信号を発生する。比較信号は通常基準信号より
高い周波数の信号として出力されるため、分周手段10
4で分周され位相比較手段105に供給される。位相比
較手段105により、基準信号抽出手段102で得た基
準信号と分周手段104で得た分周された比較信号との
位相が比較される。106は比較信号分周手段104に
より得られたクロック出力信号である。
【0010】本発明の動作について説明する。図におい
て、入力信号101から基準信号抽出手段102により
基準信号を抽出する。入力信号は、例えば受信装置では
データ信号であり、クロック信号のように連続していな
いため強震回路等を用いて連続信号として抽出する。位
相比較のための比較信号発生手段103では、後述の位
相比較手段105の出力を入力とし比較信号を発生す
る。比較信号は基準信号周波数と同一周波数となるよう
比較信号分周手段104により分周され、位相比較手段
105に供給される。位相比較手段105により基準信
号抽出手段102で得た基準信号と、比較信号分周手段
104で得た分周された比較信号との位相が比較され
る。比較の結果は比較信号発生手段103に帰還され
る。106は比較信号分周手段104により得られたク
ロック信号であり、上述したようなフェーズ・ロックド
・ループの働きにより、入力信号に同期したクロック信
号が得られる。
【0011】本発明では、比較信号の分周手段として位
相を累算して、目的とする周波数の信号を発生せしめ得
る手段を用いる。この分周手段によれば、分周の分解能
が高く、高精度の周波数に設定できるので、このため任
意の周波数のクロック信号を生成することができる。
【0012】
【発明の実施の形態】図2は本発明の一実施例のブロッ
ク図で、デジタル信号伝送装置の復調器のクロック信号
生成回路に適用したものであり、伝送速度が60Mbp
s、変調方式は32QAMである。
【0013】以下、本発明について図示の実施例により
詳細に説明する。この回路はPLL、いわゆるフェーズ
・ロックド・ループを形成した構成となっている。1は
位相比較器、2はループフィルタ、3は比較信号発生の
ための電圧制御型の水晶発振器であり、後述のDDSの
周波数源となる。本例では50MHzの発振周波数とし
ている。4は本発明の要点である比較信号の分周器で、
いわゆる、ダイレクト・デジタル波形シンセサイザー
(以下、DDSと呼称する。DDSについては例えば
「トランジスタ技術」1991年3月号547頁〜55
5頁に記載されている。)である。
【0014】DDSは周波数源において変化する位相を
累算することにより、目的とする周波数の離散波形を発
生させることができ、累積する位相量を設定により加減
することができ、高い分解能を持つ分周器として用いる
ことができる。本例で使用したDDSは、周波数設定レ
ジスタ、位相加算器、正弦波計算機能、D/A変換器を
内蔵したものであり、出力としてアナログ信号波形を得
ることができる。DDSの分周比は、別途入力される制
御信号、すなわち分周比に対応した所定の幅を有するデ
ィジタル信号により、周波数レジスタの値を設定するこ
とで変えることができる。本例では、伝送装置内に内蔵
するマイクロ・コンピュータにより伝送速度に応じて分
周比を設定することができるよう構成している。5は低
域ろ波器であり、DDS出力の基本波成分のみ通過する
ように特性が決定されている。6は振幅制限器であり、
DDS4の出力であるアナログ信号を後述の逓倍のため
振幅制限して、2値のデジタル信号に変換する。7は逓
倍器である。シンボル速度のクロック信号を逓倍してA
/D変換器やデジタルフィルタ用のクロック信号や、あ
るいは並列直列変換のための伝送速度のクロック信号を
生成する。
【0015】次に、この実施例の動作について説明す
る。入力した復調されたデジタル信号から、図示しない
回路により位相比較のための連続した基準信号が抽出さ
れ、位相比較器1に供給される。本例での基準信号の周
波数は、伝送速度が60Mbps,32QAMの信号で
あるので6MHzとなる。また、比較信号発生器として
の電圧制御型水晶発振器3の最大発振周波数はDDSの
性能(DDSを構成するアキュームレータの動作特性)
により決定し、本例では約50MHzとしている。電圧
制御型水晶発振器3の出力は、比較信号分周器DDS4
の周波数源として供給される。
【0016】DDSは高い周波数源である基準クロック
において変化する位相を累算することにより、設定周波
数の離散波形を発生させるものである。本発明では前記
基準クロックに代えて比較信号を発生する電圧制御型水
晶発振器の出力が加えられるようにして、DDSを従来
とは異なる方法で用いている。
【0017】DDSの分周比は、分周出力周波数が基準
周波数にほぼ一致するよう、約1/8.3に設定してい
る。したがって、DDS出力周波数は約6MHzとな
る。DDSの出力は低域ろ波器5で基本波のみ抽出さ
れ、振幅制限器6で振幅制限されることにより、アナロ
グ信号が2値のデジタル信号に変換される。振幅制限器
6の出力は位相比較器1に与えられる。位相比較器1に
より位相比較された結果はループフィルタ2を介して積
分され、比較信号周波数発生器である電圧制御型水晶発
振器3の制御電圧として供給される。
【0018】以上のような動作によりフェーズ・ロック
ド・ループが形成され、基準信号に同期したクロック信
号が振幅制限器6の出力より得られる。本実施例ではこ
の信号は、シンボル周波数に相当する信号であり、約6
MHzとなる。この信号は復調された伝送信号の識別な
どに用いる。また、同時に振幅制限器6の出力は逓倍器
7によりシンボル周波数を整数倍に逓倍して、A/Dコ
ンバータやデジタルフィルタ、あるいは並列直列変換の
クロック信号として用いられる。
【0019】
【発明の効果】本発明によれば、高精度の分周器である
DDSを用いてPLL回路を構成することにより、任意
の伝送速度に対応したクロック信号を生成することがで
き、伝送の速度を問わない、いわゆるマルチレートのデ
ジタル信号伝送装置を構成することができる。
【図面の簡単な説明】
【図1】本発明の原理的構成を示すブロック図である。
【図2】本発明の一実施例を示すブロック図である。
【図3】従来例を示すブロック図である。
【符号の説明】
1 位相比較器 2 ループフィルタ 3 電圧制御型水晶発振器(VCXO) 4 DDS 5 低域ろ波器 6 振幅制限器 7 逓倍器

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 デジタル信号伝送装置のクロック信号生
    成回路であって、時系列信号を位相の基準とし、電圧制
    御型発振器出力を前記位相の基準に追従させるため、位
    相比較をおこない、位相比較の結果を前記電圧制御型発
    振器の制御入力として帰還するものにおいて、比較信号
    生成のための発振器に、発振出力波の位相を累算するこ
    とにより所望の周波数の信号を発生せしめ得る手段を付
    加して、時系列信号から符号識別のためのクロック信号
    を生成することを特徴とするクロック信号生成回路。
  2. 【請求項2】 請求項1において、発振出力波の位相を
    累算することにより所望の周波数の信号を発生せしめ得
    る手段はダイレクト・デジタル波形シンセサイザーであ
    ることを特徴とするクロック信号生成回路。
JP8144013A 1996-06-06 1996-06-06 クロック信号生成回路 Pending JPH09326694A (ja)

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JP8144013A JPH09326694A (ja) 1996-06-06 1996-06-06 クロック信号生成回路

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850584B2 (en) 2000-01-14 2005-02-01 Fujitsu Limited Clock regeneration circuit and optical signal receiver using the same
JP2015015572A (ja) * 2013-07-04 2015-01-22 日本電気株式会社 発振回路、発振装置および発振方法
CN112383300A (zh) * 2020-10-26 2021-02-19 深圳市儒科电子有限公司 一种高精度频率相位微跃计

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040209