JP2905503B2 - ディジタル式クロック発生装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は基準信号に対して所定の周波数範囲内で、
任意のクロック周波数が得られるようにしたクロック発
生装置であって、しかも、その主要部分を純ディジタル
式に構成したディジタル式クロック発生装置に関する。

［従来の技術］ 従来から、ある周波数（クロック周波数を含む）を得
るためのクロック発生装置としては、基準周波数を逓倍
若しくは分周したりして求めたり、フェーズ・ロックド
・ループ（PLL）を使用したりして求めている。

第11図は前者の例であって、基準周波数の逓倍と分周
の組合せによるクロック発生装置の一例を示す。

水晶発振器１から出力された基準クロックはバッファ
２を介して共振回路３に供給される。共振回路３は周波
数逓倍回路として機能するもので、一対のコンデンサ3
a,3bと、共振トランス４の１次コイル4aが直列接続され
て構成され、基準クロックの基準周波数が逓倍されて出
力される。

逓倍された基準信号は共振トランス４の２次コイル4b
を経てコンパレータ５に供給されて２値化される。そし
て、最後に分周器６で所定のクロック周波数に分周され
て出力端子７より、所定の周波数を持つクロック信号が
出力される。

第12図に示す従来のクロック発生装置は、水晶発振器
11から出力された基準クロックがPLL18に供給される。P
LL18は可変発振器（VCO）13と、その周波数を分周する
分周器14と、位相比較器12とで構成され、基準クロック
と分周出力とが位相比較され、その比較出力で可変発振
器13の発振周波数が制御される。

PLL18より出力された基準クロックはコンパレータ15
で２値化され、その出力が分周器16において所定比まで
分周されることによって、出力端子17に所定周波数のク
ロック信号が出力される。

このクロック発生装置は、映像信号を記録したり、無
線通信などを行なう際に使用されるFM変調器などにおい
て使用される基準クロックの発生器として適用されてい
る。

［発明が解決しようとする課題］ 第11図に示すクロック発生装置では、共振回路３で構
成された周波数選択回路がコンデンサ3a,3b及びコイル4
aのフィルタで構成されている関係上、周波数の選択機
能が十分ではなく、出力信号の波形にジッタを伴う欠点
がある。

第12図に示すクロック発生装置では、可変発振器13と
PLL18のループフィルタの性能によっては、発生周波数
を広範囲に安定して発生させることが難しくなる。

このような課題を解決するには、本出願人が既に提案
しているクロック発生器（特願平１−134157号及び特願
平１−134158号）にあるように、周波数設定信号で基準
信号（クロック信号）の周波数をディジタル的に変調す
るような構成とすればよいが、そうするためには設定信
号と基準信号のディジタル乗算処理を行なう必要があ
る。この乗算出力は基準信号が正弦波信号若しくは余弦
波信号であるため、特に設定信号と基準信号を乗算する
乗算器の構成が複雑化する欠点がある。

乗算器が論理回路などで構成できれば、回路構成が容
易になると共に、IC化にも有利である。

この発明はこのような課題を解決したもので、より高
精度で歪がなく、しかも温度変化による周波数変動の少
ないクロック信号を発生することができるディジタル式
クロック発生装置を提供することを目的とする。

［課題を解決するための手段］ この発明に係る、基準クロック信号に対応して予め定
める周波数の範囲で任意の周波数クロック信号を発生す
るディジタル式クロック発生装置は、基準クロック信号
が４ビットのシフトレジスタに供給され、π/2ずつ順次
位相がずれた４つのディジタル基準信号が形成され、４
つのディジタル基準信号を正弦ディジタル基準信号とし
て発生する第１のクロック信号発生手段と、第１のクロ
ック信号発生手段から発生された正弦ディジタル基準信
号に応じて正弦ディジタル基準信号の位相に対して１ク
ロック分遅延された位相を有する第２のクロック信号を
発生する第２のクロック信号発生手段と、予め定める周
波数を設定するためのディジタル設定信号が入力される
入力端子と、第１のクロック信号発生手段から発生され
た正弦ディジタル基準信号に応答して、入力端子に入力
されたディジタル設定信号を積分するための積分手段
と、予め定められた正弦波データと余弦波データとを記
憶し、積分手段によって積分されたディジタル設定信号
が入力されたことに応じて、それぞれが積分された設定
信号に応じた振幅値のディジタル正弦波データとディジ
タル余弦波データを読出すための記憶手段と、第１のク
ロック信号発生手段から発生された正弦ディジタル基準
信号と、第２のクロック信号発生手段から発生された第
２のクロック信号と、記憶手段から読出されたディジタ
ル正弦波データとディジタル余弦波データとに応じて、
位相が正弦ディジタル基準信号に同期しかつディジタル
設定信号によって設定された周波数の出力クロック信号
を発生するための出力クロック信号発生手段を含み、出
力クロック信号発生手段は、第１のクロック信号発生手
段から発生された正弦ディジタル基準信号と記憶手段か
ら読出されたディジタル余弦波データとを乗算する第１
のディジタル乗算手段と、第２のクロック信号発生手段
から発生された第２のクロック信号と記憶手段から読出
されたディジタル正弦波データとを乗算する第２のディ
ジタル乗算手段と、第１および第２のディジタル乗算手
段のそれぞれのディジタル出力を加算する加算手段と、
加算手段のディジタル出力をアナログ信号に変換するデ
ィジタル／アナログ変換手段とを含む。

［作用］ この発明に係るディジタル式クロック発生装置におい
ては、正弦ディジタル基準信号と記憶手段から読出され
たディジタル余弦波データとが第１のディジタル乗算手
段で乗算され、第２のクロック信号と記憶手段から読出
されたディジタル正弦波データとが第２のディジタル乗
算手段で乗算されその後それぞれのディジタル出力が加
算されてアナログ信号に変換される。

［実施例］ 以下、この発明に係るディジタル式のクロック発生装
置の一例を、第１図以下を参照して詳細に説明する。

このディジタル式クロック発生装置10は、端子21に供
給された設定信号を積分する積分器20と、その積分出力
を位相変調する位相変調器30と、基準信号の発生器50と
で構成される。

設定信号は出力端子43に得ようとするクロック信号の
周波数を定めるのに使用され、後述するようにそのビッ
ト数（ビットデータの内容）を設定することによって希
望する単一周波数のクロック信号が得られる。ただし、
出力されるクロック信号の周波数範囲は、所定の周波数
Δｆの範囲内である。

端子21に供給されたディジタル設定信号（本例では、
８ビットのディジタル信号）はレジスタ23より出力され
た１クロック前の設定信号と加算器24において加算され
る。

加算器24は2nビット（ｎは整数）構成の加算器であっ
て、本例ではｎ＝５としている。そのため、８ビットの
設定信号はその下位８ビットに入力され、残り２ビット
は０入力となされる。そして、この加算出力（10ビット
構成）が再びレジスタ23に入力される。

このように１クロック前の設定信号を順次加算するこ
とによってレジスタ23からは積分されたディジタル設定
信号が得られる。

レジスタ23において使用されるクロックCK0は基準信
号の発生器50に設けられたシフトレジスタ52より出力さ
れるディジタル基準信号のうち、基準位相のディジタル
基準信号CK0（第３図Ｂ）が使用される。クロックCK0は
端子25より供給される。端子26はレジスタ23に対する初
期設定用のクリヤ端子である。

51は水晶発振器などで構成された基準発振器であっ
て、本例では、2.5MHz×４＝10.0MHzが使用される。

ディジタル的に積分された設定信号は位相変調器30に
供給される。

位相変調器30には、一対の波形変換ROM32,33が設けら
れており、入力したディジタル設定信号が、互いに直交
位相関係にある２つのディジタル設定信号に変換され
る。

すなわち、夫々の波形変換ROM32,33には第２図に示す
ような余弦波及び正弦波に対応した振幅値（ディジタル
信号）が格納され、入力ディジタル設定信号のビットデ
ータの内容に対応した振幅値が同時に参照されて、互い
に直交関係にある２つのディジタル設定信号｛余弦ディ
ジタル設定信号cos（ｃ）と、正弦ディジタル設定信号s
in（ｃ）｝が出力される。位相ｃは入力ディジタル設定
信号のビットデータの内容に対応する。

余弦ディジタル設定信号cos（ｃ）及び正弦ディジタ
ル設定信号sin（ｃ）は、2nビット構成の第１及び第２
のディジタル乗算器35,36に供給される。第１及び第２
のディジタル乗算器35,36には、ディジタル設定信号の
他に、ディジタル基準信号CKが供給される。

本例では、基準発振器51からの発振信号4CK（第３図
Ａ）が４ビットのシフトレジスタ52に供給されて、π/2
ずつ順次位相がずれた４つのディジタル基準信号CK0〜C
K3（同図Ｂ〜Ｅ）が形成される。

基準の位相をもつディジタル基準信号がCK0であるも
のとすれば、これよりπ/2、２π/2、３π/2だけずれた
４つのディジタル基準信号CK0〜CK3を使用することによ
って、状態１→状態０→状態−１→状態０の順番に繰り
返し変化する信号に対応させることができる。

繰り返し変化する信号とは、ディジタル基準信号をア
ナログ化したときの基準信号のことであり、上述した各
状態は基準信号CKと同一周波数の正弦波信号sin（２πf
ct）の０、π/2、２π/2、３π/2の位相での振幅値に対
応させることが可能である。したがって、４つのディジ
タル基準信号CK0〜CK3で１つの正弦波信号sin（２πfc
t）を表現することができ、そのときの振幅値は、夫々
0,1,0,−１となる。

以後の説明では、４つのディジタル基準信号CK0〜CK3
を正弦ディジタル基準信号sin（２πfct）という。

さて、正弦ディジタル基準信号sin（２πfct）を構成
する４つのディジタル基準信号CK0〜CK3は、レジスタで
構成された１クロック遅延器31に供給されて、夫々が１
クロック分遅延される。この遅延量は、位相的にはπ/2
に相当するから、この１クロック遅延器31を通すことに
よって、余弦ディジタル基準信号CKc｛＝−cos（２πfc
t）｝が出力される。

この１クロック遅延器31の存在で、基準信号CKは、直
交位相関係にある第１及び第２のディジタル基準信号
｛正弦ディジタル基準信号sin（２πfct）と余弦ディジ
タル基準信号−cos（２πfct）｝に変換されたことにな
る。

正弦ディジタル基準信号sin（２πfct）と余弦ディジ
タル設定信号cos（ｃ）とが第１のディジタル乗算器35
に供給され、余弦ディジタル基準信号−cos（２πfct）
と正弦ディジタル設定信号sin（ｃ）とが第２のディジ
タル乗算器36に供給される。

ディジタル乗算器35の乗算動作を説明する。正弦ディ
ジタル基準信号としての４つのディジタル基準信号CK0
〜CK3を使用して、上述したような４つの状態を実現す
るには、例えば状態０（０相及び２π/2相の２つ）のと
きには、余弦ディジタル設定信号cos（ｃ）のビットDi
（ｉ＝０〜８）の内容に拘らず、０が出力され、状態１
のときには、そのまま出力され、そして、状態−１のと
きには、反転して出力されるような乗算動作を実現すれ
ばよい。

このような乗算動作は、簡単な論理回路で構成でき
る。

第４図はその一例であって、10ビットのディジタル乗
算器35は10個のナンド回路35Aとイクスクルーシブオア
回路35B及び35Cとで構成される。

余弦ディジタル設定信号を構成するビットD0〜D9の夫
々が対応するナンド回路35Aに供給されると共に、正弦
ディジタル基準信号のうち、２つのディジタル基準信号
CK0,CK2がナンド回路35Aに共通に供給される。

ナンド出力は夫々のイクスクルーシブオア回路35Bに
供給され、これらにはその最上位ビットに対するナンド
出力が供給されるイクスクルーシブオア回路35Cを除
き、ディジタル基準信号CK3が共通に供給される。

最上位ビットD9は符号ビットであるので、これに対応
したイクスクルーシブオア回路35Cには、ディジタル基
準信号CK1の反転信号が供給される。

この構成における真理値表を第５図に示す。同図Ａ
は、ビットD0からD8までの入出力関係を示す。その上段
はビットD0からD8までが「Ｌ」のときのものであり、下
段は「Ｈ」のときのものである。状態０では、「Ｌ」
（このレベルを０とする）が出力され、状態１では、入
力がそのまま出力され、状態−１では反転して出力され
る。

同図Ｂは同様に、ビットD9についての真理値表であっ
て、「Ｌ」がマイナス（−）を、「Ｈ」がプラス（＋）
を表わすものとする。

そして、アナログの基準信号（正弦波信号」を考えた
とき、その零点を「０（＝1000000000）」とし、最小値
を「−512（＝0000000000）」、最大値を「＋511（＝11
11111111）」としたときには、状態０のときのビットD9
との乗算出力は、０であるので、（0000000000）ではな
く、（1000000000）としなければならない。そうなるよ
うに、論理構成がなされている。

また、同図Ｂより明らかなように、状態１のときは符
号ビットD9がそのまま出力され、状態−１のときには反
転して出力される。

ディジタル乗算器36も同様に構成されているので、そ
の説明は省略する。

以上のようにディジタル乗算器35,36を構成すれば、
比較的簡単な構成で、夫々より正弦信号と余弦信号のデ
ィジタル乗算出力を得ることができる。したがって、第
１のディジタル乗算器35からは、 sin（２πfct）・cos（ｃ） …（１） が出力される。

第２のディジタル乗算器36からは、 −cos（２πfct）・sin（ｃ） …（２） が出力される。

夫々の乗算出力はバッファレジスタ37,38を経てディ
ジタル加算器39で加算、本例では減算される。ディジタ
ル加算器39の出力は以下のようになる。

sin（２πfct）・cos（ｃ） ＋cos（２πfct）・sin（ｃ） ＝cos（２πfct＋ｃ） …（３） このように、余弦ディジタル基準信号cos（２πfct）
に対してｃだけ位相が遅れた余弦ディジタル基準信号co
s（２πfct＋ｃ）が出力される。この余弦ディジタル基
準信号cos（２πfct＋ｃ）が、D/A変換器40でアナログ
信号に変換され、これがさらにバンドパスフィルタ41で
帯域制限されたのち、比較器42に供給されて端子43に
は、２値のクロック信号が出力される。

このようにして出力端子43に得られたクロック信号に
あっては、ディジタル基準信号の１サイクルごとに、こ
のディジタル基準信号に対する入力設定信号の振幅に応
じてその位相を高速に（1/fcの時間）、変化させること
ができ、結果としてFM変調を行なうことができる。

これは、結果として出力されるクロック周波数そのも
のが入力設定信号によって制御されたことになる。

バンドパスフィルタ41の帯域特性を第８図に示す。キ
ャリヤ周波数foを中心にして、±4foのところで減衰量
が1/（2ⁿ−１）以上で、±1/2foの範囲の周波数は十分
に通過できるような帯域特性に選定されることが望まし
い。

さらに、キャリヤ周波数foを中心にして、±1/2foの
周波数範囲で、位相遅れ特性が周波数に対して、第９図
のように線形特性を保つようにバンドパスフィルタ41の
位相特性が選定されることが望ましい。

ところで、上述したディジタル乗算器35,36に入力し
た正弦ディジタル基準信号sin（２πfct）及び余弦ディ
ジタル基準信号−cos（２πfct）の位相分解能は夫々、
ディジタル乗算器35,36のビット構成に依存する。例え
ば、ディジタル乗算器35,36が夫々10ビット構成とする
と、0.35°（＝360°÷1023）となる。

単位時間当たりの最小位相変化dcと周波数変化dfとの
関係は次式で表わされる。

df＝（1/2π）（dc/dt） …（４） よって、単位時間当たりの最小位相変化dcと最大周波数
偏移Δｆの関係は次式となる。

Δｆ＝df（2⁸−１） …（５） 位相ｃは毎周期ごとの正負の極性も選択可能なことを
考慮すると、発振可能な周波数ｆは、 ｆ＝fc±Δｆ …（６） つまり、基準発振器51からの基準周波数fcを中心周波
数として±Δｆの範囲内の周波数を出力させることがで
きる。

したがって、 dc＝6.14×10^-3ラジアン …（７） dt＝400nsec（＝1/fc＝2.5MHz） …（８） であるときには、 Δｆ＝0.623MHz …（９） df＝2443Hz …（10） となり、df間隔で（６）式の範囲内の周波数が得られ
る。dfの値はディジタル乗算器35,36の分解能によって
決まる。

以上のことを総合するならば、第６図に示すように、
クロック信号は基準信号の周波数fcを中心として±Δｆ
の範囲内の周波数となる。そして、基準信号の周波数fc
を基準にしてdf間隔で、a,b,c,d,…のように単一の周波
数を出力させることができる。dfの間隔はディジタル乗
算器35,36の取り扱うことのできるビット数によって決
り、ビット数が少ないときにはdfの間隔が広く、ビット
数が大きいときにはdfの間隔が狭くなる（第６図、第７
図参照）。

どの周波数を出力させるかは、位相ｃの値と極性、つ
まり入力設定信号のビットデータの内容によって選択す
る。ビットデータが小さいときには、基準信号に近い周
波数のクロック信号が選択され、ビットデータが大きい
ときには、基準信号より離れた周波数のクロック信号が
選択される。

因みに、上述した８ビット構成の入力設定信号のビッ
トデータが全て「０」であるときには、ｃ＝０であるた
めに、基準信号そのものが出力される。ビットデータが
小さいときに出力されるクロック信号の一例を第６図及
び第７図に実線で示す。

また、第６図Ａ及び第７図Ａのように、位相ｃの極性
が正のときには、クロック信号としては基準信号より高
い周波数のものが出力され、負のときには第６図Ｂ及び
第７図Ｂのように、基準信号より低い周波数のものが出
力される。

位相ｃの極性を正から負に変更するには、例えばディ
ジタル乗算器35,36の入力する正弦及び余弦のディジタ
ル設定信号sin（ｃ）,cos（ｃ）を逆転させればよい。

なお、上式より明らかなように、入力設定信号の入力
電圧と、基準信号の出力周波数とは完全に直線関係とな
る。すなわち、線形特性となる。

また、設定可能な周波数範囲fc±Δｆは次式で示され
る。

fc（１−1/2）＜fc±Δｆ＜fc（１＋1/2） 従って、選定する中心周波数fcにより、広範囲な周波
数のクロックが発生できる。

また、基準発振器51からの基準信号をディジタル的処
理によりその周波数を結果的に変化させるようにしてい
るので、周波数の変動は本クロック発生装置の温度特性
のみに依存する。従って、温度特性のよいクロック発生
装置が実現できる。

第10図はこの発明の他の例を示す。

同図において、正弦ディジタル基準信号sin（２πfc
t）が減衰器44に供給されて、その入力レベルが、1/（2
ⁿ−１）に減衰され、その後第３のディジタル乗算器45
に供給される。ｎはビット数であって、本例では５ビッ
トとする。第３のディジタル乗算器45にはさらに余弦デ
ィジタル設定信号cos（ｃ）のうち下位５ビットが供給
される。

第３のディジタル乗算器45では、余弦ディジタル設定
信号cos（ｃ）の振幅が正弦ディジタル基準信号によっ
て変調され、その後、バッファレジスタ46を経てディジ
タル加算器39に供給される。

同様に、余弦ディジタル基準信号−cos（２πfct）が
減衰器47に供給されることによって、その入力レベル
が、1/（2ⁿ−１）に減衰され、その後第４のディジタル
乗算器48に供給される。

第４のディジタル乗算器48には、正弦ディジタル設定
信号sin（ｃ）のうち下位５ビットが供給される。そし
て、正弦ディジタル設定信号sin（ｃ）のうち上位５ビ
ットが第２のディジタル乗算器36に供給される。そし
て、夫々の乗算出力がバッファレジスタ38,49を経てデ
ィジタル加算器39に供給される。

さて、ディジタル基準信号の最大振幅をｎビット、つ
まり５ビットで分解した場合、１ビット当たりの大きさ
はディジタル基準信号の最大振幅の1/（2⁵−１）にな
る。したがって、減衰器44と第３のディジタル乗算器45
とで、第１のディジタル乗算器35の最小分解振幅をさら
に５ビットで分解したことになる。その結果、一対のデ
ィジタル乗算器35,45と減衰器44とで、2nビットのディ
ジタル乗算器として機能することになる。

そのため、この構成によれば、５ビット構成のディジ
タル乗算器を使用できるため、その価格が非常に安くな
る。

第１図及び第10図の例は何れも、正弦ROM33と余弦ROM
32の夫々を使用して正弦及び余弦のディジタル設定信号
を得るようにした場合である。正弦信号と余弦信号とは
直交位相関係にあるから、その何れか一方のROMのみを
使用しても、正弦及び余弦のディジタル設定信号を生成
することができる。

なお、この発明は上述した実施例に限定されるもので
はない。例えば、正弦波信号と余弦波信号は位相が1/4
周期ずれただけで、全く等しい信号であるから、上述し
た実施例において正弦波信号と余弦波信号を交換しても
全く同じ効果が得られる。

また、ディジタル乗算器35,36,45,48においては、正
弦波同士、余弦波同士を乗算するように構成してもよ
い。

ディジタル乗算器39においては、減算処理ではなく、
加算処理を行なってもよい。

［発明の効果］ 以上説明したように、この発明によれば、正弦ディジ
タル基準信号と記憶手段から読出されたディジタル余弦
波データとが第１のディジタル乗算手段で乗算され、第
２のクロック信号と記憶手段から読出されたディジタル
正弦波データとが第２のディジタル乗算手段で乗算さ
れ、それぞれのディジタル出力が加算されてその後アナ
ログ信号に変換される。

記憶手段から読出された互いに直立位相関係を有する
２つのディジタル信号がそのままクロック信号とディジ
タル乗算されるため、より高精度で歪がなく、しかも温
度変化による周波数変動の少ないクロック信号を発生す
ることができる。

また、基準信号の１サイクルごとに演算するというデ
ィジタル周波数変換処理が行なわれるため、この発明に
よれば、線形特性が優れ、高次歪のない、クロック発生
装置を実現できる。

また、ディジタル基準信号の位相を０、π/2,3π/2に
対応するタイミングパルスとして定義して、正弦基準信
号の代りに使用するようにしたから、ディジタル乗算器
を簡単な論理回路で構成できる実益を有する。IC化も容
易である。

【図面の簡単な説明】

第１図及び第10図は夫々この発明に係るディジタル式ク
ロック発生装置の一例を示すブロック図、第２図はROM
のデータ内容を示す図、第３図はディジタル基準信号の
波形図、第４図はディジタル乗算器の接続図、第５図は
その真理値表の図、第６図及び第７図はクロック信号の
説明図、第８図はバンドパスフィルタの帯域特性図、第
９図はその位相特性図、第11図及び第12図は従来のFM変
調器の系統図である。 10……クロック発生装置 20……積分器 30……位相変調器 32,33……正弦及び余弦ROM

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基準クロック信号に対応して予め定める周
   波数の範囲で任意の周波数クロック信号を発生するディ
   ジタル式クロック発生装置であって、 前記基準クロック信号が４ビットのシフトレジスタに供
   給され、π/2ずつ順次位相がずれた４つのディジタル基
   準信号が形成され、前記４つのディジタル基準信号を正
   弦ディジタル基準信号として発生する第１のクロック信
   号発生手段と、 前記第１のクロック信号発生手段から発生された正弦デ
   ィジタル基準信号に応じて前記正弦ディジタル基準信号
   の位相に対して１クロック分遅延された位相を有する第
   ２のクロック信号を発生する第２のクロック信号発生手
   段と、 前記予め定める周波数を設定するためのディジタル設定
   信号が入力される入力端子と、 前記第１のクロック信号発生手段から発生された正弦デ
   ィジタル基準信号に応答して、前記入力端子に入力され
   たディジタル設定信号を積分するための積分手段と、 予め定められた正弦波データと余弦波データとを記憶
   し、前記積分手段によって積分されたディジタル設定信
   号が入力されたことに応じて、それぞれが積分された設
   定信号に応じた振幅値のディジタル正弦波データとディ
   ジタル余弦波データを読出すための記憶手段と、 前記第１のクロック信号発生手段から発生された正弦デ
   ィジタル基準信号と、前記第２のクロック信号発生手段
   から発生された第２のクロック信号と、前記記憶手段か
   ら読出されたディジタル正弦波データとディジタル余弦
   波データとに応じて、位相が前記基準クロック信号に同
   期しかつ前記ディジタル設定信号によって設定された周
   波数の出力クロック信号を発生するための出力クロック
   信号発生手段を含み、 前記出力クロック信号発生手段は、 前記第１のクロック信号発生手段から発生された正弦デ
   ィジタル基準信号と前記記憶手段から読出されたディジ
   タル余弦波データとを乗算する第１のディジタル乗算手
   段と、 前記第２のクロック信号発生手段から発生された第２の
   クロック信号と記憶手段から読出されたディジタル正弦
   波データとを乗算する第２のディジタル乗算手段と、 前記第１および第２のディジタル乗算手段のそれぞれの
   ディジタル出力を加算する加算手段と、 前記加算手段のディジタル出力をアナログ信号に変換す
   るディジタル／アナログ変換手段とを含む、ディジタル
   式クロック発生装置。